JP3166749B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関する。
その製造方法に関する。
【０００２】
【従来の技術】従来より、半導体装置の１つとして図１
９および図２０に示すものが知られている。この半導体
装置は、半導体基板１０１と、この半導体基板１０１の
上に形成されたトレンチ分離膜１０２と、このトレンチ
分離膜１０２の上に形成されたワード線１０３とビット
線用の第１の局所ポリシリパッド１０４と容量コンタク
ト用の第２の局所ポリシリパッド１０５と、前記トレン
チ分離膜１０２と前記ワード線１０３と前記第１の局所
ポリシリパッド１０４と前記第２の局所ポリシリパッド
１０５の上に形成された層間絶縁膜１０６と、この層間
絶縁膜１０６に形成されたコンタクトホール１０７と、
このコンタクトホール１０７に形成されたコンタクト部
材１０８と、前記第１の局所ポリシリパッド１０５の上
面に接続するように前記層間絶縁膜１０６の上に形成さ
れたビット線１０９とを有している。
９および図２０に示すものが知られている。この半導体
装置は、半導体基板１０１と、この半導体基板１０１の
上に形成されたトレンチ分離膜１０２と、このトレンチ
分離膜１０２の上に形成されたワード線１０３とビット
線用の第１の局所ポリシリパッド１０４と容量コンタク
ト用の第２の局所ポリシリパッド１０５と、前記トレン
チ分離膜１０２と前記ワード線１０３と前記第１の局所
ポリシリパッド１０４と前記第２の局所ポリシリパッド
１０５の上に形成された層間絶縁膜１０６と、この層間
絶縁膜１０６に形成されたコンタクトホール１０７と、
このコンタクトホール１０７に形成されたコンタクト部
材１０８と、前記第１の局所ポリシリパッド１０５の上
面に接続するように前記層間絶縁膜１０６の上に形成さ
れたビット線１０９とを有している。
【０００３】この半導体装置の製造方法を説明する。図
２０および図２１に示すように、半導体基板１０１上に
トレンチ分離膜１０２を形成しこのトレンチ分離膜１０
２の上にワード線１０３と、第１の局所ポリシリパッド
１０４と第２の局所ポリシリパッド１０５を形成した後
に、図２１に示すように膜厚が０．５〜１．０マイクロ
メートルである層間絶縁膜１０６を堆積する。次に、図
２２に示すように局所ポリシリパッド１０７の上の層間
絶縁膜１０６の膜厚が約０．１〜０．１５マイクロメー
トルとなるようにＣＭＰにより層間絶縁膜１０６を平坦
化する。その後に図２３に示すように、レジスト１０９
を塗布し、コンタクトホール１０７を形成するための露
光を行った後にレジスト１１０をマスクにセル内のコン
タクトホール１０７を形成する。コンタクトホール１０
７の形成するための露光を行う場合に、例えばセル内に
おいて直径が０．２マイクロメートルである穴を有し、
周辺回路部において直径が０．２５マイクロメートルで
ある穴を有するマスクを用いる。これは、セル内のコン
タクト部材の抵抗より周辺回路部のコンタクト部材の抵
抗を下げるためである。その後に、図１９に示すよう
に、コンタクトホール１０７にコンタクト部材１０８を
形成すると共に、前記第１の局所ポリシリパッド１０５
の上面に接続するように層間絶縁膜１０４の上にビット
線１０９を形成する。
２０および図２１に示すように、半導体基板１０１上に
トレンチ分離膜１０２を形成しこのトレンチ分離膜１０
２の上にワード線１０３と、第１の局所ポリシリパッド
１０４と第２の局所ポリシリパッド１０５を形成した後
に、図２１に示すように膜厚が０．５〜１．０マイクロ
メートルである層間絶縁膜１０６を堆積する。次に、図
２２に示すように局所ポリシリパッド１０７の上の層間
絶縁膜１０６の膜厚が約０．１〜０．１５マイクロメー
トルとなるようにＣＭＰにより層間絶縁膜１０６を平坦
化する。その後に図２３に示すように、レジスト１０９
を塗布し、コンタクトホール１０７を形成するための露
光を行った後にレジスト１１０をマスクにセル内のコン
タクトホール１０７を形成する。コンタクトホール１０
７の形成するための露光を行う場合に、例えばセル内に
おいて直径が０．２マイクロメートルである穴を有し、
周辺回路部において直径が０．２５マイクロメートルで
ある穴を有するマスクを用いる。これは、セル内のコン
タクト部材の抵抗より周辺回路部のコンタクト部材の抵
抗を下げるためである。その後に、図１９に示すよう
に、コンタクトホール１０７にコンタクト部材１０８を
形成すると共に、前記第１の局所ポリシリパッド１０５
の上面に接続するように層間絶縁膜１０４の上にビット
線１０９を形成する。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置の製造方法においては、コンタクトホールを
形成するための露光を行う場合にセル内において直径が
小さい穴を有し、周辺回路において直径が大きい穴を有
するマスクを用いるから、露光量をセル内のマスクの穴
に合わせ込むと周辺回路部のマスクの穴ではオーバー露
光になるため周辺回路部のコンタクトホールの径が所望
のサイズより大きくなりマスク寸法通りに作ることがで
きない問題がある。また、従来の半導体装置およびその
製造方法においては、セルの微細化に伴いセル内コンタ
クトの開口も難しいという問題がある。
半導体装置の製造方法においては、コンタクトホールを
形成するための露光を行う場合にセル内において直径が
小さい穴を有し、周辺回路において直径が大きい穴を有
するマスクを用いるから、露光量をセル内のマスクの穴
に合わせ込むと周辺回路部のマスクの穴ではオーバー露
光になるため周辺回路部のコンタクトホールの径が所望
のサイズより大きくなりマスク寸法通りに作ることがで
きない問題がある。また、従来の半導体装置およびその
製造方法においては、セルの微細化に伴いセル内コンタ
クトの開口も難しいという問題がある。
【０００５】本発明の目的は、コンタクトホールを形成
するための露光マージンを増大させることができ、か
つ、微細なコンタクトホールをセル内に形成する必要が
ない半導体装置およびその製造方法を提供することにあ
る。
するための露光マージンを増大させることができ、か
つ、微細なコンタクトホールをセル内に形成する必要が
ない半導体装置およびその製造方法を提供することにあ
る。
【０００６】
【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、半導体基板と、半導体基板
の上に形成された分離膜と、分離膜の上に形成されたワ
ード線とビット線用の第１の局所導電パッドと、第１の
局所導電パッドの膜厚と同じ膜厚でる容量コンタクト用
の第２の局所導電パッドと、分離膜とワード線の上に形
成され第１の局所導電パッドおよび第２の局所導電パッ
ドの上面が露出するように形成された層間絶縁膜と、層
間絶縁膜の周辺回路部のみに形成されたコンタクトホー
ルと、コンタクトホールに形成された周辺回路部のコン
タクト部材と、コンタクト部材に接続し第１の局所導電
パッドの上面に接続するように層間絶縁膜の上に形成さ
れたビット線とを有することを特徴とする。
に、請求項１記載の発明は、半導体基板と、半導体基板
の上に形成された分離膜と、分離膜の上に形成されたワ
ード線とビット線用の第１の局所導電パッドと、第１の
局所導電パッドの膜厚と同じ膜厚でる容量コンタクト用
の第２の局所導電パッドと、分離膜とワード線の上に形
成され第１の局所導電パッドおよび第２の局所導電パッ
ドの上面が露出するように形成された層間絶縁膜と、層
間絶縁膜の周辺回路部のみに形成されたコンタクトホー
ルと、コンタクトホールに形成された周辺回路部のコン
タクト部材と、コンタクト部材に接続し第１の局所導電
パッドの上面に接続するように層間絶縁膜の上に形成さ
れたビット線とを有することを特徴とする。
【０００７】請求項２記載の発明は、半導体基板と、半
導体基板の上に形成された分離膜と、分離膜の上に形成
されたワード線とビット線用の第１の局所導電パッド
と、第１の局所導電パッドより薄い膜厚の容量コンタク
ト用の第２の局所導電パッドと、分離膜とワード線と第
２の局所導電パッドの上に形成され第１の局所導電パッ
ドの上面のみが露出するように形成された層間絶縁膜
と、層間絶縁膜の周辺回路部のみに形成されたコンタク
トホールと、コンタクトホールに形成された周辺回路部
のコンタクト部材と、コンタクト部材に接続し第１の局
所導電パッドの上面に接続するように層間絶縁膜の上に
形成されたビット線とを有することを特徴とする。
導体基板の上に形成された分離膜と、分離膜の上に形成
されたワード線とビット線用の第１の局所導電パッド
と、第１の局所導電パッドより薄い膜厚の容量コンタク
ト用の第２の局所導電パッドと、分離膜とワード線と第
２の局所導電パッドの上に形成され第１の局所導電パッ
ドの上面のみが露出するように形成された層間絶縁膜
と、層間絶縁膜の周辺回路部のみに形成されたコンタク
トホールと、コンタクトホールに形成された周辺回路部
のコンタクト部材と、コンタクト部材に接続し第１の局
所導電パッドの上面に接続するように層間絶縁膜の上に
形成されたビット線とを有することを特徴とする。
【０００８】請求項３記載の発明は、請求項２記載の発
明において、第１の局所導電パッドの膜厚が第２の局所
導電パッドの膜厚より０．０５〜０．１マイクロメート
ルだけ厚いことを特徴とする。
明において、第１の局所導電パッドの膜厚が第２の局所
導電パッドの膜厚より０．０５〜０．１マイクロメート
ルだけ厚いことを特徴とする。
【０００９】請求項４記載の発明は、半導体基板の上に
分離膜を形成する工程と、分離膜の上にワード線とビッ
ト線用の第１の局所導電パッドと、第１の局所導電パッ
ドの膜厚と同じ膜厚でる容量コンタクト用の第２の局所
導電パッドを形成する工程と、分離膜とワード線と第１
の局所導電パッドと第２の局所導電パッドの上に層間絶
縁膜を堆積する工程と、第１の局所導電パッドおよび第
２の局所導電パッドの上面が露出するまで層間絶縁膜を
平坦化する工程と、層間絶縁膜の周辺回路部のみにコン
タクトホールを形成する工程と、コンタクトホールに周
辺回路部のコンタクト部材を形成するとともにコンタク
ト部材に接続し第１の局所導電パッドの上面に接続する
ように層間絶縁膜の上にビット線を形成する工程とを有
することを特徴とする。
分離膜を形成する工程と、分離膜の上にワード線とビッ
ト線用の第１の局所導電パッドと、第１の局所導電パッ
ドの膜厚と同じ膜厚でる容量コンタクト用の第２の局所
導電パッドを形成する工程と、分離膜とワード線と第１
の局所導電パッドと第２の局所導電パッドの上に層間絶
縁膜を堆積する工程と、第１の局所導電パッドおよび第
２の局所導電パッドの上面が露出するまで層間絶縁膜を
平坦化する工程と、層間絶縁膜の周辺回路部のみにコン
タクトホールを形成する工程と、コンタクトホールに周
辺回路部のコンタクト部材を形成するとともにコンタク
ト部材に接続し第１の局所導電パッドの上面に接続する
ように層間絶縁膜の上にビット線を形成する工程とを有
することを特徴とする。
【００１０】請求項５記載の発明は、半導体基板の上に
分離膜を形成する工程と、分離膜の上にワード線とビッ
ト線用の第１の局所導電パッドと、第１の局所導電パッ
ドより薄い膜厚の容量コンタクト用の第２の局所導電パ
ッドを形成する工程と、分離膜とワード線と第１の局所
導電パッドと第２の局所導電パッドの上に層間絶縁膜を
堆積する工程と、第１の局所導電パッドの上面のみが露
出するまで層間絶縁膜を平坦化する工程と、層間絶縁膜
の周辺回路部のみにコンタクトホールを形成する工程
と、コンタクトホールに周辺回路部のコンタクト部材を
形成するとともにコンタクト部材に接続し第１の局所導
電パッドの上面に接続するように層間絶縁膜の上にビッ
ト線を形成する工程とを有することを特徴とする。
分離膜を形成する工程と、分離膜の上にワード線とビッ
ト線用の第１の局所導電パッドと、第１の局所導電パッ
ドより薄い膜厚の容量コンタクト用の第２の局所導電パ
ッドを形成する工程と、分離膜とワード線と第１の局所
導電パッドと第２の局所導電パッドの上に層間絶縁膜を
堆積する工程と、第１の局所導電パッドの上面のみが露
出するまで層間絶縁膜を平坦化する工程と、層間絶縁膜
の周辺回路部のみにコンタクトホールを形成する工程
と、コンタクトホールに周辺回路部のコンタクト部材を
形成するとともにコンタクト部材に接続し第１の局所導
電パッドの上面に接続するように層間絶縁膜の上にビッ
ト線を形成する工程とを有することを特徴とする。
【００１１】請求項６記載の発明は、請求項５記載の発
明において、第１の局所導電パッドの膜厚が第２の局所
導電パッドの膜厚より０．０５〜０．１マイクロメート
ルだけ厚いことを特徴とする。
明において、第１の局所導電パッドの膜厚が第２の局所
導電パッドの膜厚より０．０５〜０．１マイクロメート
ルだけ厚いことを特徴とする。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態を図面
に基づいて詳細に説明する。図１および図２に本発明の
第１の実施形態としての半導体装置が示されている。本
発明の第１の実施形態としての半導体装置は、半導体基
板１と、この半導体基板１の上に形成されたトレンチ分
離膜２と、このトレンチ分離膜２の上に形成されたワー
ド線３とビット線用の第１の局所ポリシリパッド４と容
量コンタクト用の第２の局所ポリシリパッド５と、トレ
ンチ分離膜２とワード線３の上に形成され第１の局所ポ
リシリパッド４および第２の局所ポリシリパッド５の上
面が露出するように形成された層間絶縁膜６と、この層
間絶縁膜６の周辺回路部のみに形成されたコンタクトホ
ール７と、このコンタクトホール７に形成された周辺回
路部のコンタクト部材８と、このコンタクト部材８に接
続し第１の局所ポリシリパッド４の上面に接続するよう
に層間絶縁膜６の上に形成されたビット線９とを有して
いる。
に基づいて詳細に説明する。図１および図２に本発明の
第１の実施形態としての半導体装置が示されている。本
発明の第１の実施形態としての半導体装置は、半導体基
板１と、この半導体基板１の上に形成されたトレンチ分
離膜２と、このトレンチ分離膜２の上に形成されたワー
ド線３とビット線用の第１の局所ポリシリパッド４と容
量コンタクト用の第２の局所ポリシリパッド５と、トレ
ンチ分離膜２とワード線３の上に形成され第１の局所ポ
リシリパッド４および第２の局所ポリシリパッド５の上
面が露出するように形成された層間絶縁膜６と、この層
間絶縁膜６の周辺回路部のみに形成されたコンタクトホ
ール７と、このコンタクトホール７に形成された周辺回
路部のコンタクト部材８と、このコンタクト部材８に接
続し第１の局所ポリシリパッド４の上面に接続するよう
に層間絶縁膜６の上に形成されたビット線９とを有して
いる。
【００１３】次に、図１および図２の半導体装置の製造
方法を説明する。まず、図３および図４に示すように、
半導体基板１の上にトレンチ分離膜２を形成してから、
このトレンチ分離膜２の上にワード線３とビット線用の
第１の局所ポリシリパッド４とこの第１の局所ポリシリ
パッド４の膜厚と同じ膜厚である容量コンタクト用の第
２の局所ポリシリパッド５を形成する。次に、図４に示
すように、トレンチ分離膜２とワード線３と第１の局所
ポリシリパッド４と第２の局所ポリシリパッド５の上に
膜厚が０．５〜１．０マイクロメートルである層間絶縁
膜６を堆積する。次に、図５および図６に示すように、
第１の局所ポリシリパッド４および第２の局所ポリシリ
パッド５の上面が露出するまで層間絶縁膜６をＣＭＰに
より平坦化する。
方法を説明する。まず、図３および図４に示すように、
半導体基板１の上にトレンチ分離膜２を形成してから、
このトレンチ分離膜２の上にワード線３とビット線用の
第１の局所ポリシリパッド４とこの第１の局所ポリシリ
パッド４の膜厚と同じ膜厚である容量コンタクト用の第
２の局所ポリシリパッド５を形成する。次に、図４に示
すように、トレンチ分離膜２とワード線３と第１の局所
ポリシリパッド４と第２の局所ポリシリパッド５の上に
膜厚が０．５〜１．０マイクロメートルである層間絶縁
膜６を堆積する。次に、図５および図６に示すように、
第１の局所ポリシリパッド４および第２の局所ポリシリ
パッド５の上面が露出するまで層間絶縁膜６をＣＭＰに
より平坦化する。
【００１４】次に、図７に示すように、層間絶縁膜６の
上にレジスト１０を形成してから露光をした後にエッチ
ングにより層間絶縁膜６の周辺回路部のみにコンタクト
ホール７を形成する。次に、図２に示すように、レジス
ト１０を除去してからコンタクトホール７に周辺回路部
のコンタクト部材８を形成すると同時に第１の局所ポリ
シリパッド４の上面に接続するように層間絶縁膜６の上
にビット線９を形成する。これらのコンタクト部材８お
よびビット線９は、次の工程で形成される。まず、層間
絶縁膜６の全面の上に膜厚が約４００〜８００オングソ
トロームであるポリシリ膜１１を堆積した後にこのポリ
シリ膜１１の上に膜厚が約０．１〜０．１５マイクロメ
ートルであるＷＳｉ膜１２を堆積する。次に、配線のた
めの露光を行いエッチングする。
上にレジスト１０を形成してから露光をした後にエッチ
ングにより層間絶縁膜６の周辺回路部のみにコンタクト
ホール７を形成する。次に、図２に示すように、レジス
ト１０を除去してからコンタクトホール７に周辺回路部
のコンタクト部材８を形成すると同時に第１の局所ポリ
シリパッド４の上面に接続するように層間絶縁膜６の上
にビット線９を形成する。これらのコンタクト部材８お
よびビット線９は、次の工程で形成される。まず、層間
絶縁膜６の全面の上に膜厚が約４００〜８００オングソ
トロームであるポリシリ膜１１を堆積した後にこのポリ
シリ膜１１の上に膜厚が約０．１〜０．１５マイクロメ
ートルであるＷＳｉ膜１２を堆積する。次に、配線のた
めの露光を行いエッチングする。
【００１５】次に、本発明の第２の実施形態としての半
導体装置を図面に基づいて詳細に説明する。本発明の第
２の実施形態においては、本発明の第１の実施形態と同
じ構成要素には同じ符号が付されている。図８および図
９に示すように、本発明の第２の実施形態としての半導
体装置は、半導体基板１と、この半導体基板１の上に形
成されたトレンチ分離膜２と、このトレンチ分離膜２の
上に形成されたワード線３とビット線用の第１の局所ポ
リシリパッド４とこの第１の局所ポリシリパッド４より
薄い膜厚の容量コンタクト用の第２の局ポリシリ所パッ
ド５と、トレンチ分離膜２とワード線３と第２の局所ポ
リシリパッド５の上に形成され第１の局所ポリシリパッ
ド４の上面のみが露出するように形成された層間絶縁膜
６と、この層間絶縁膜６の周辺回路部のみに形成された
コンタクトホール７と、このコンタクトホール７に形成
された周辺回路部のコンタクト部材８と、このコンタク
ト部材８に接続し第１の局所ポリシリパッド４の上面に
接続するように層間絶縁膜６の上に形成されたビット線
とを有する。
導体装置を図面に基づいて詳細に説明する。本発明の第
２の実施形態においては、本発明の第１の実施形態と同
じ構成要素には同じ符号が付されている。図８および図
９に示すように、本発明の第２の実施形態としての半導
体装置は、半導体基板１と、この半導体基板１の上に形
成されたトレンチ分離膜２と、このトレンチ分離膜２の
上に形成されたワード線３とビット線用の第１の局所ポ
リシリパッド４とこの第１の局所ポリシリパッド４より
薄い膜厚の容量コンタクト用の第２の局ポリシリ所パッ
ド５と、トレンチ分離膜２とワード線３と第２の局所ポ
リシリパッド５の上に形成され第１の局所ポリシリパッ
ド４の上面のみが露出するように形成された層間絶縁膜
６と、この層間絶縁膜６の周辺回路部のみに形成された
コンタクトホール７と、このコンタクトホール７に形成
された周辺回路部のコンタクト部材８と、このコンタク
ト部材８に接続し第１の局所ポリシリパッド４の上面に
接続するように層間絶縁膜６の上に形成されたビット線
とを有する。
【００１６】次に、図８および図９の半導体装置の製造
方法を説明する。まず、図１０および図１１に示すよう
に、半導体基板１の上にトレンチ分離膜２を形成してか
ら、このトレンチ分離膜２の上にワード線３を形成す
る。次に、図１１に示すように、トレンチ分離膜２およ
びワード線３の上に膜厚が０．５マイクロメートルであ
るポリシリ膜１３と堆積する。次に、図１１に示すよう
に、ポリシリ膜１３の上にレジスト１４を形成して露光
をした後にエッチングを行う。次に、図１２に示すよう
に、ポリシリ膜１３の上にレジスト１５を再び形成して
露光をした後にエッチングを行ってビット線用の第１の
局所ポリシリパッド４とこの第１の局所ポリシリパッド
より薄い膜厚の容量コンタクト用の第２の局所ポリシリ
パッド５を形成する。この場合に、第１の局所ポリシリ
パッド４の膜厚が第２の局所ポリシリパッド５の膜厚よ
り０．０５〜０．１マイクロメートルだけ厚いように第
１の局所ポリシリパッド４および第２の局所ポリシリパ
ッド５を形成する。
方法を説明する。まず、図１０および図１１に示すよう
に、半導体基板１の上にトレンチ分離膜２を形成してか
ら、このトレンチ分離膜２の上にワード線３を形成す
る。次に、図１１に示すように、トレンチ分離膜２およ
びワード線３の上に膜厚が０．５マイクロメートルであ
るポリシリ膜１３と堆積する。次に、図１１に示すよう
に、ポリシリ膜１３の上にレジスト１４を形成して露光
をした後にエッチングを行う。次に、図１２に示すよう
に、ポリシリ膜１３の上にレジスト１５を再び形成して
露光をした後にエッチングを行ってビット線用の第１の
局所ポリシリパッド４とこの第１の局所ポリシリパッド
より薄い膜厚の容量コンタクト用の第２の局所ポリシリ
パッド５を形成する。この場合に、第１の局所ポリシリ
パッド４の膜厚が第２の局所ポリシリパッド５の膜厚よ
り０．０５〜０．１マイクロメートルだけ厚いように第
１の局所ポリシリパッド４および第２の局所ポリシリパ
ッド５を形成する。
【００１７】次に、図１３に示すように、レジスト１
４、１５を除去してから、図１４に示すように、トレン
チ分離膜２とワード線３と第１の局所ポリシリパッド４
と第２の局所ポリシリパッド５の上に膜厚が０．５〜
１．０マイクロメートルである層間絶縁膜６を堆積す
る。次に、図１５、図１６および図１７に示すように、
第１の局所ポリシリパッド４の上面のみが露出するまで
層間絶縁膜６をＣＭＰにより平坦化する。次に、図１８
に示すように、層間絶縁膜６の上にレジスト１６を形成
してから露光をした後にエッチングにより層間絶縁膜６
の周辺回路部のみにコンタクトホール７を形成する。次
に、図８および図９に示すように、レジスト１６を除去
してからコンタクトホール７に周辺回路部のコンタクト
部材８を形成すると同時に第１の局所ポリシリパッド４
の上面に接続するように層間絶縁膜６の上にビット線９
を形成する。これらのコンタクト部材８およびビット線
９は、次の工程で形成される。まず、層間絶縁膜６の全
面の上に膜厚が約４００〜８００オングソトロームであ
るポリシリ膜１１を堆積した後にこのポリシリ膜１１の
上に膜厚が約０．１〜０．１５マイクロメートルである
ＷＳｉ膜１２を堆積する。次に、配線のための露光を行
いてエッチングする。
４、１５を除去してから、図１４に示すように、トレン
チ分離膜２とワード線３と第１の局所ポリシリパッド４
と第２の局所ポリシリパッド５の上に膜厚が０．５〜
１．０マイクロメートルである層間絶縁膜６を堆積す
る。次に、図１５、図１６および図１７に示すように、
第１の局所ポリシリパッド４の上面のみが露出するまで
層間絶縁膜６をＣＭＰにより平坦化する。次に、図１８
に示すように、層間絶縁膜６の上にレジスト１６を形成
してから露光をした後にエッチングにより層間絶縁膜６
の周辺回路部のみにコンタクトホール７を形成する。次
に、図８および図９に示すように、レジスト１６を除去
してからコンタクトホール７に周辺回路部のコンタクト
部材８を形成すると同時に第１の局所ポリシリパッド４
の上面に接続するように層間絶縁膜６の上にビット線９
を形成する。これらのコンタクト部材８およびビット線
９は、次の工程で形成される。まず、層間絶縁膜６の全
面の上に膜厚が約４００〜８００オングソトロームであ
るポリシリ膜１１を堆積した後にこのポリシリ膜１１の
上に膜厚が約０．１〜０．１５マイクロメートルである
ＷＳｉ膜１２を堆積する。次に、配線のための露光を行
いてエッチングする。
【００１８】本発明の第２の実施形態においては、ビッ
ト線を接続する第１の局所ポリシリパッド４の上面のみ
を層間絶縁膜６の平坦化時に露出させることにより他の
第２の局所ポリシリパッド５とのショートを低減できる
利点がある。
ト線を接続する第１の局所ポリシリパッド４の上面のみ
を層間絶縁膜６の平坦化時に露出させることにより他の
第２の局所ポリシリパッド５とのショートを低減できる
利点がある。
【００１９】なお、前記実施の形態において、コンタク
トホール７にコンタクト部材８を形成した後に、このコ
ンタクト部材８と別にビット線９を形成してもよい。
トホール７にコンタクト部材８を形成した後に、このコ
ンタクト部材８と別にビット線９を形成してもよい。
【００２０】
【発明の効果】本発明によれば、サイズの違うセル内と
周辺回路部のコンタクトホールを同時に開口する必要が
無くなり、周辺回路部のみにコンタクトを形成すればよ
いためコンタクトホールの露光マージンを増大させるこ
とができる。また、本発明によれば、層間絶縁膜の平坦
化時に露出された局所ポリシリパッドに直接に配線を形
成できるため微細なコンタクトホールをセル内に形成す
る必要が無くなる。
周辺回路部のコンタクトホールを同時に開口する必要が
無くなり、周辺回路部のみにコンタクトを形成すればよ
いためコンタクトホールの露光マージンを増大させるこ
とができる。また、本発明によれば、層間絶縁膜の平坦
化時に露出された局所ポリシリパッドに直接に配線を形
成できるため微細なコンタクトホールをセル内に形成す
る必要が無くなる。
【図１】本発明の第１の実施形態としての半導体装置を
示す平面図である。
示す平面図である。
【図２】図１の半導体装置をＡ−Ａ´線に沿って切断し
て示す断面図である。
て示す断面図である。
【図３】図１の半導体装置の製造方法の工程を説明する
ための図である。
ための図である。
【図４】図１の半導体装置の製造方法の他の工程を説明
するための図である。
するための図である。
【図５】図１の半導体装置の製造方法の他の工程を説明
するための図である。
するための図である。
【図６】図１の半導体装置の製造方法の他の工程を説明
するための図である。
するための図である。
【図７】図１の半導体装置の製造方法の他の工程を説明
するための図である。
するための図である。
【図８】本発明の第２の実施形態としての半導体装置を
示す平面図である。
示す平面図である。
【図９】図８の半導体装置をＢ−Ｂ´線に沿って切断し
て示す断面図である。
て示す断面図である。
【図１０】図８の半導体装置の製造方法の工程を説明す
るための図である。
るための図である。
【図１１】図８の半導体装置の製造方法の他の工程を説
明するための図である。
明するための図である。
【図１２】図８の半導体装置の製造方法の他の工程を説
明するための図である。
明するための図である。
【図１３】図８の半導体装置の製造方法の他の工程を説
明するための図である。
明するための図である。
【図１４】図８の半導体装置の製造方法の他の工程を説
明するための図である。
明するための図である。
【図１５】図８の半導体装置の製造方法の他の工程を説
明するための図である。
明するための図である。
【図１６】図８の半導体装置の製造方法の他の工程を説
明するための図である。
明するための図である。
【図１７】図８の半導体装置の製造方法の他の工程を説
明するための図である。
明するための図である。
【図１８】図８の半導体装置の製造方法の他の工程を説
明するための図である。
明するための図である。
【図１９】従来の半導体装置を示す断面図である。
【図２０】図１９の従来の半導体装置の製造方法の工程
を説明するための図である。
を説明するための図である。
【図２１】図１９の従来の半導体装置の製造方法の他の
工程を説明するための図である。
工程を説明するための図である。
【図２２】図１９の従来の半導体装置の製造方法の他の
工程を説明するための図である。
工程を説明するための図である。
【図２３】図１９の従来の半導体装置の製造方法の他の
工程を説明するための図である。
工程を説明するための図である。
１ 半導体基板 ２ トレンチ分離膜 ３ ワード線 ４ 第１の局所ポリシリパッド ５ 第２の局所ポリシリパッド ６ 層間絶縁膜 ７ コンタクトホール ８ コンタクト部材 ９ ビット線 １０ レジスト １１ ポリシリ膜 １２ ＷＳｉ膜 １３ ポリシリ膜 １４〜１６ レジスト
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/762 H01L 21/8242
Claims (6)
- 【請求項１】 半導体基板と、 該半導体基板の上に形成された分離膜と、 この分離膜の上に形成されたワード線とビット線用の第
１の局所導電パッドと、 該第１の局所導電パッドの膜厚と同じ膜厚である容量コ
ンタクト用の第２の局所導電パッドと、 前記分離膜と前記ワード線の上に形成され前記第１の局
所導電パッドおよび前記第２の局所導電パッドの上面が
露出するように形成された層間絶縁膜と、 該層間絶縁膜の周辺回路部のみに形成されたコンタクト
ホールと、 該コンタクトホールに形成された周辺回路部のコンタク
ト部材と、 該コンタクト部材に接続し前記第１の局所導電パッドの
上面に接続するように前記層間絶縁膜の上に形成された
ビット線とを有することを特徴とする半導体装置。 - 【請求項２】 半導体基板と、 該半導体基板の上に形成された分離膜と、 該分離膜の上に形成されたワード線とビット線用の第１
の局所導電パッドと、 該第１の局所導電パッドより薄い膜厚の容量コンタクト
用の第２の局所導電パッドと、 前記分離膜と前記ワー
ド線と前記第２の局所導電パッドの上に形成され前記第
１の局所導電パッドの上面のみが露出するように形成さ
れた前記層間絶縁膜と、 該層間絶縁膜の周辺回路部のみに形成されたコンタクト
ホールと、 該コンタクトホールに形成された周辺回路部のコンタク
ト部材と、 該コンタクト部材に接続し前記第１の局所導電パッドの
上面に接続するように前記層間絶縁膜の上に形成された
ビット線とを有することを特徴とする半導体装置。 - 【請求項３】 請求項２に記載の半導体装置において、
前記第１の局所導電パッドの膜厚が前記第２の局所導電
パッドの膜厚より０．０５〜０．１マイクロメートルだ
け厚いことを特徴とする半導体装置。 - 【請求項４】 半導体基板の上に分離膜を形成する工程
と、 前記分離膜の上にワード線とビット線用の第１の局所導
電パッドと、 該第１の局所導電パッドの膜厚と同じ膜厚である容量コ
ンタクト用の第２の局所導電パッドを形成する工程と、 前記分離膜と前記ワード線と前記第１の局所導電パッド
と前記第２の局所導電パッドの上に層間絶縁膜を堆積す
る工程と、 前記第１の局所導電パッドおよび前記第２の局所導電パ
ッドの上面が露出するまで前記層間絶縁膜を平坦化する
工程と、 前記層間絶縁膜の周辺回路部のみにコンタクトホールを
形成する工程と、 前記コンタクトホールに周辺回路部のコンタクト部材を
形成するとともに該コンタクト部材に接続し前記第１の
局所導電パッドの上面に接続するように前記層間絶縁膜
の上にビット線を形成する工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項５】 半導体基板の上に分離膜を形成する工程
と、 前記分離膜の上にワード線とビット線用の第１の局所導
電パッドと、 該第１の局所導電パッドより薄い膜厚の容量コンタクト
用の第２の局所導電パッドを形成する工程と、 前記分離膜と前記ワード線と前記第１の局所導電パッド
と前記第２の局所導電パッドの上に層間絶縁膜を堆積す
る工程と、 前記第１の局所導電パッドの上面のみが露出するまで前
記層間絶縁膜を平坦化する工程と、 前記層間絶縁膜の周辺回路部のみにコンタクトホールを
形成する工程と、 前記コンタクトホールに周辺回路部のコンタクト部材を
形成するとともに該コンタクト部材に接続し前記第１の
局所導電パッドの上面に接続するように前記層間絶縁膜
の上にビット線を形成する工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項６】 請求項５に記載の半導体装置の製造方法
において、前記第１の局所導電パッドの膜厚が前記第２
の局所導電パッドの膜厚より０．０５〜０．１マイクロ
メートルだけ厚いことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01042899A JP3166749B2 (ja) | 1999-01-19 | 1999-01-19 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01042899A JP3166749B2 (ja) | 1999-01-19 | 1999-01-19 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000208738A JP2000208738A (ja) | 2000-07-28 |
| JP3166749B2 true JP3166749B2 (ja) | 2001-05-14 |
Family
ID=11749896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01042899A Expired - Fee Related JP3166749B2 (ja) | 1999-01-19 | 1999-01-19 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3166749B2 (ja) |
-
1999
- 1999-01-19 JP JP01042899A patent/JP3166749B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2000208738A (ja) | 2000-07-28 |
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