JP3123940B2 - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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Description
ジスタ(FET)およびその製造方法に関し、特にゲー
ト電極とショットキー接触する半導体にAlGaAsを
用いた高出力ヘテロ構造FET(HFET)およびその
製造方法に関するものである。
耐圧、低ゲートリークを目的としてヘテロ接合構造を採
用することが検討されている。また、高耐圧化と寄生抵
抗の削減のために、ゲート部に1段ないし2段のリセス
を形成することが行われている。図13は、特開平8−
97237号公報にて提案された2段リセス構造のFE
Tの断面図であって、この従来例では、n型GaAs層
の成長途中に、GaAsのエッチング時にストッパーと
なるAlGaAs層を介在させることにより、リセス深
さのばらつきの低減が図られている。このFETは、以
下のように製作される。GaAs基板101上に、n型
GaAs活性層102(500〜1500Å)、AlG
aAsストッパー層103(50〜200Å)、n型G
aAs活性層104(450〜800Å)、AlGaA
sストッパー層105(50〜200Å)およびn型G
aAs活性層106(950〜2300Å)を順次エピ
タキシャル成長させる。次に、ソース電極111および
ドレイン電極112をn型GaAs活性層106上にフ
ォトリソグラフィおよびリフトオフにより形成する。
を決定する開口径を備えたレジストパターンを形成した
後、このレジストパターンをマスクとして、活性層10
6のウェットエッチング(選択リセスエッチング)を行
う。この時、AlGaAsストッパーに対するエッチン
グ速度の低いエッチング液(例えばクエン酸と過酸化水
素水)を使用して、活性層106を選択的にエッチング
する。その後、レジストパターンを除去したうえで、外
側の幅の広いリセス108内に開口を有するゲート電極
形成用のレジストパターンを形成する。
lGaAsストッパー層105を異方性エッチングして
n型GaAs活性層104を露出させて、更にAlGa
Asストッパー層103に対しエッチング速度の低い前
記エッチング液を使用してn型GaAs活性層104の
部分のみを選択的にリセスエッチングする。その後、レ
ジストパターンをマスクとしてゲート電極を蒸着リフト
オフ法により形成し、レジストパターンを除去すること
で、内側の幅の狭いリセス109内のAlGaAsスト
ッパー層103の上面にゲート電極110が形成され、
これによりリセス形状のプロセスによるばらつきを低減
したFETが得られる。
トキー接合を形成するAlGaAs層の不純物濃度を5
×1017cm−3以上に高くすると、電流密度の上昇
によりデバイス破壊が起こりやすくなり、耐圧も減少す
る。一方で、GaAsエッチング時の選択比を向上させ
るにはAlの組成比を高くすることが有効であることが
知られている。而して、本発明者等の実験によると、シ
ョットキー接合を形成するAlGaAs層の不純物濃度
を一定としてAl組成比を高くしていくと、図14に示
されるように、I−V特性に現れる立ち上がり抵抗Ro
n(Ron=△Vds/△Ids at Vds=0
V、Vg=0V:図15参照)が急激に増大する。従っ
て、ある組成比以上ではAlGaAs層エピタキシャル
成長時の組成比の僅かなばらつきにより、FETの特
性、特にDC特性が大きくばらつくことになる。
5に示すようになり、この時の飽和出力電力Pout、
最大ドレイン効率ηD は以下の式で与えられる。 Pout = 2(Imax−Imin)(Vgd−V
k)/π ηD =(Imax−Imin)(Vgd−Vk)/2
(Imax+Imin)(Vgd+Vk) Ronが大きくなるとVkも大きくなるが、上の二つの
式より、Vkが大きくなるとPout、ηD がともに劣
化してしまう。すなわち、立ち上がり抵抗Ronの増大
により、トランジスタのRF特性も劣化してしまう。
GaAsエッチング時に良好なエッチング選択性が得ら
れ、かつ、高出力での経時変化を抑制できるようにする
とともに、立ち上がり抵抗Ronの上昇を抑えて、均一
で良好なDC、RF特性を備えたFETを提供すること
ができるようにすることである。
リセスを形成する電界効果トランジスタにおいて、ゲー
ト電極とショットキー接合するn型AlGaAs層につ
いて、その不純物濃度に応じた組成比を選択するように
して、立ち上がり抵抗の増大を抑える。また、不純物濃
度を、デバイスが劣化ないし破壊する恐れのある5×1
017cm-3以下、実質的に濃度制御が可能な1×1016
cm-3以上とする。
形成するAlGaAs層の不純物濃度が例えば2.0×
1017cm-3の場合、トランジスタのRonは、図1に
示すように、Al組成が0.2を越えるあたりで、急激
に立ち上がってしまう。この立ち上がり部分の2点を結
ぶ線と、Al組成比0の場合のRonとの交点のA
l組成比は0.21である。ここから、現状のエピタキ
シャル成長での組成ばらつき分(例えば0.01)を減
じた組成比0.20を越えないようにAl組成比を決定
すれば、エピタキシャル成長時の組成ばらつきを考慮し
ても、Ronの上昇を抑え特性のばらつきを抑えること
が可能となる。更に、同様の手法を下記の各不純物濃度
について行って、Ronの上昇を抑えることのできる最
大Al組成比を求めると、以下のようになる。 不純物濃度 Al組成比 1×1016cm-3 0.16 5×1016cm-3 0.17 1×1017cm-3 0.18 5×1017cm-3 0.25 1×1018cm-3 0.30 これらの各点を結ぶ曲線を求めると、図2のが得ら
れ、各不純物濃度についてこの曲線より左側の組成比
であればよいことになる。また、選択エッチング時のエ
ッチング選択比の問題から、Al組成比は0.1以上が
必要だから、Al組成比は直線より右であることが望
ましい。さらに、本発明のFETでは、デバイスの破
壊、特性劣化を招かない不純物濃度として5×1017c
m-3、実質的に制御可能な不純物濃度である1×1016
cm-3を示す各直線、に挟まれた範囲の不純物濃度
に限定される。図2において、不純物濃度2×1017c
m-3における望ましいAl組成比の範囲を矢印にて示
す。
ショットキー接合を形成するAlGaAsの満たすべき
Al組成比と不純物濃度の範囲を示す。この斜線部分
は、 (a) 組成比=0.1を示す直線 (b) 不純物濃度=5×1017cm−3を示す直線 (c) 不純物濃度=1×1016cm−3を示す直線 (d) (不純物濃度=1×1016cm−3、Al
組成比=0.16)、 (不純物濃度=5×1016cm−3、Al組成比=
0.17)、(不純物濃度=1×1017cm−3、
Al組成比=0.18)、(不純物濃度=5×10
17cm−3、Al組成比=0.25)の4点を滑らか
に接続する曲線によって囲まれた領域である。
断面図である。同図に示されるように、GaAs基板1
上に、n型GaAs層2、n型AlGaAs層3、n型
GaAs層4、n型AlGaAs層5、n型GaAs層
6が順にエピタキシャル成長されている。n型GaAs
層6は、部分的に除去されてn型AlGaAs層5上に
幅広のリセス8が形成され、またn型AlGaAs層
5、n型GaAs層4は部分的に除去されて幅狭のリセ
ス9が形成されている。リセス9内にはn型AlGaA
s層3とショットキー接合を形成するゲート電極10が
形成され、またn型GaAs層6上には、これとオーミ
ックに接触するソース電極11とドレイン電極12が形
成されている。本発明に従って、n型AlGaAs層3
のAl組成比と不純物濃度を示す点は図3の斜線の領域
内に含まれている。
断面図である。同図に示されるように、GaAs基板1
上に、n型GaAs層2、n型AlGaAs層3、n型
GaAs層6が順にエピタキシャル成長されている。n
型GaAs層6は、部分的に除去されてn型AlGaA
s層3上にリセス13が形成されている。リセス13内
にはn型AlGaAs層3とショットキー接合を形成す
るゲート電極10が形成され、またn型GaAs層6上
には、これとオーミックに接触するソース電極11とド
レイン電極12が形成されている。本発明に従って、n
型AlGaAs層3のAl組成比と不純物濃度を示す点
は図3の斜線の領域内に含まれている。
て詳細に説明する。 [第1の実施例]図8〜図12は、本発明の第1の実施
例の電界効果トランジスタの製造工程を示す断面図であ
る。GaAs基板1上に、MBE(分子線成長)法によ
り、不純物濃度が2×1017cm-3のn型GaAs層2
を1000Åの膜厚に成長させ、その上に、不純物濃度
が2×1017cm-3のn型AlGaAs層3を200Å
の膜厚に成長させた。このとき、図3により、n型Al
GaAs層3のAl組成比は、0.1〜0.2の範囲で
あることが求められるが、ここでは0.18とした(す
なわち、Al0.18Ga0.82As)。引き続きその上に、
MBE法により、不純物濃度が2×1017cm-3のn型
GaAs層4を500Åの膜厚に、不純物濃度が2×1
017cm-3、Al組成比が0.25のn型AlGaAs
層5を50Åの膜厚に、不純物濃度が5×1017cm-3
のn型GaAs層6を1000Åの膜厚に、それぞれエ
ピタキシャル成長させた。n型GaAs、n型AlGa
AsのドーパントはすべてSiとした。この後に、1段
目のワイドリセスを形成するためにフォトレジストの塗
布、露光・現像を行って幅3.0μmの開口を有するレ
ジストマスク7aを形成した(図6)。
n型AlGaAs層5をストッパーとして、BCl3 /
SF6 を反応ガスとする電子サイクロトロン共鳴(EC
R)を利用したドライエッチングにより、n型GaAs
層6をエッチングして、リセス8を形成した(図7)。
次いで、レジストマスク7aを除去して、フォトレジス
トの塗付、露光・現像により、ゲートリセス開口形状に
開口を有するレジストマスク7bを形成した(図8)。
次に、レジストマスク7bにて保護されていない部分の
n型AlGaAs層5をリン酸系エッチャントを用いた
ウェットエッチングにより除去してn型GaAS層4の
表面を露出させた(図9)。次いで、n型AlGaAs
層3をストッパーとして、n型GaAs4をECR法ド
ライエッチングにより選択的に除去して幅狭のリセス
(ゲートリセス)9を形成し、レジストマスク7bを除
去した(図10)。その後、レジストパターンを形成
し、Alの蒸着とそのリフトオフにより、ゲート電極を
形成し、さらに同様の手法を用いて、AuGeNi/A
uからなるソース電極およびドレイン電極を形成した。
以上の結果、しきい値電圧Vtのばらつきがσ値で80
mV以下と低く、DC/RF特性に優れたHFETを得
ることができた。
の第2の実施例のFETの製造方法を示す工程断面図で
ある。GaAs基板1上に、MBE法により、不純物濃
度が2×1017cm-3のn型GaAs層2を1500Å
の膜厚に、不純物濃度が2×1017cm-3で、Al組成
比が0.15のn型AlGaAs層3を200Åの膜厚
に、5×1017cm-3のn型GaAs層6を1000Å
の膜厚にそれぞれ成長させた。この後に、リセスを形成
するためにフォトレジストの塗布、露光・現像によりリ
セス形状に開口を有するレジストマスク7cを形成した
(図11)。
n型AlGaAs層3をストッパーとして、第1の実施
例の場合と同様のECR法ドライエッチングを用いて、
n型GaAs層6をエッチングして、リセス13を形成
し、レジストマスク7cを除去した(図12)。その
後、それぞれリフトオフ法により、ゲート電極と、ソー
ス電極およびドレイン電極を形成した。以上の結果、特
性のばらつきが低く、DC/RF特性に優れたHFET
を得ることができた。
成長をMBE法を用いて行っていたが、これに代え、有
機金属気相成長(MOVPE)法を用いることができ
る。また、実施例では、GaAs層の選択エッチングを
ECR法ドライエッチングによって行っていたが、これ
に代え、サイクロトロン共鳴を用いない反応性イオンエ
ッチング(RIE)を用いてリセスエッチングを行うこ
とができる。また、n型AlGaAs層5のエッチング
はドライ法で行ってもよい。
効果トランジスタは、ゲート電極とショットキー接触す
るn型AlGaAs層のドーピング濃度を一定値以下と
するとともに、Al組成比をドーピング濃度に応じてデ
バイスの立ち上がり抵抗Ronが急激に立ち上がる値以
下としたものであるので、デバイスの高出力駆動による
破損や劣化を抑えつつ立ち上がり抵抗Ronの抵抗値と
そのばらつきを低く抑えることができる。従って、本発
明によれば、特性の面内およびウェハ間でのばらつきが
少なく、信頼性の高いHFETを提供することができ
る。
×1017cm-3におけるAl組成比とRonとの関係を
示すグラフ。
不純物濃度との関係を示すグラフ。
成比と不純物濃度との関係を示すグラフ。
めの製造途中段階での断面図。
めの製造途中段階での断面図。
めの製造途中段階での断面図。
めの製造途中段階での断面図。
ための製造途中段階での断面図。
ための製造途中段階での断面図。
ための製造途中段階での断面図。
度をパラメータとしたAl組成比とRonとの関係を示
すグラフ。
I−Vカーブと負荷線を示すグラフ。
Claims (4)
- 【請求項1】 第1n型GaAs層、第1n型AlGa
As層、第2n型GaAs層、第2n型AlGaAs
層、第3n型GaAs層がこの順に積層され、第3n型
GaAs層に第2n型AlGaAs層の表面を露出させ
るワイドリセスが形成され、前記ワイドリセス内に第1
n型AlGaAs層の表面を露出させるゲートリセスが
形成され、前記ゲ−トリセス内に前記第1n型AlGa
As層にショットキー接触するゲート電極が形成され、
I−V特性において所定の立ち上がり抵抗Ronを有し
ている電界効果トランジスタにおいて、前記第1n型A
lGaAsの不純物濃度とAlの組成比は、不純物濃度
とAl組成比とを示す図表において、 (a) Al組成比=0.1を示す直線 (b) 不純物濃度=5×1017cm−3を示す直線 (c) 不純物濃度=1×1016cm−3を示す直線 (d) (不純物濃度=1×1016cm−3、Al
組成比=0.16)、 (不純物濃度=5×1016cm−3、Al組成比=
0.17)、(不純物濃度=1×1017cm−3、
Al組成比=0.18)、(不純物濃度=5×10
17cm−3、Al組成比=0.25)の4点を滑らか
に接続する曲線によって囲まれた領域に含まれているこ
とを特徴とする電界効果トランジスタ。 - 【請求項2】 第1n型GaAs層、n型AlGaAs
層、第2n型GaAs層がこの順に積層され、第2n型
GaAs層にn型AlGaAs層の表面を露出させるリ
セスが形成され、前記リセス内に前記n型AlGaAs
層にショットキー接触するゲート電極が形成され、I−
V特性において所定の立ち上がり抵抗Ronを有してい
る電界効果トランジスタにおいて、前記n型AlGaA
sの不純物濃度とAlの組成比は、不純物濃度とAl組
成比とを示す図表において、 (a) Al組成比=0.1を示す直線 (b) 不純物濃度=5×1017cm−3を示す直線 (c) 不純物濃度=1×1016cm−3を示す直線 (d) (不純物濃度=1×10c16m−3、Al
組成比=0.16)、 (不純物濃度=5×1016cm−3、Al組成比=
0.17)、(不純物濃度=1×1017cm−3、
Al組成比=0.18)、(不純物濃度=5×10
17cm−3、Al組成比=0.25)の4点を滑らか
に接続する曲線によって囲まれた領域に含まれているこ
とを特徴とする電界効果トランジスタ。 - 【請求項3】(1)GaAs基板上に第1n型GaAs
層を形成する工程と、(2)前記第1n型GaAs層上
に第1n型AlGaAs層を形成する工程と、(3)前
記第1n型AlGaAs層上に第2n型GaAs層を形
成する工程と、(4)前記第2n型GaAs層上に第2
n型AlGaAs層を形成する工程と、(5)前記第2
n型AlGaAs層上に第3n型GaAs層を形成する
工程と、(6)前記第3n型GaAs層を選択的にエッ
チング除去して前記第2n型AlGaAs層の一部の表
面を露出させるワイドリセスを形成する工程と、 (7)前記ワイドリセス内において前記第2n型GaA
s層を選択的にエッチング除去して前記第1n型AlG
aAs層の一部の表面を露出させるゲートリセスを形成
する工程と、 (8)前記ゲ−トリセス内に前記第1n型AlGaAs
層にショットキー接触するゲート電極を形成する工程
と、を有する、I−V特性において選択された立ち上が
り抵抗Ronを有している電界効果トランジスタの製造
方法において、前記第1n型AlGaAsの不純物濃度
とAlの組成比は、不純物濃度とAl組成比とを示す図
表において、 (a) Al組成比=0.1を示す直線 (b) 不純物濃度=5×1017cm−3を示す直線 (c) 不純物濃度=1×1016cm−3を示す直線 (d) (不純物濃度=1×1016cm−3、Al
組成比=0.16)、 (不純物濃度=5×1016cm−3、Al組成比=
0.17)、(不純物濃度=1×1017cm−3、
Al組成比=0.18)、(不純物濃度=5×10
17cm−3、Al組成比=0.25)の4点を滑らか
に接続する曲線によって囲まれた領域から選択されてい
ることを特徴とする電界効果トランジスタの製造方法。 - 【請求項4】(1)GaAs基板上に第1n型GaAs
層を形成する工程と、(2)前記第1n型GaAs層上
にn型AlGaAs層を形成する工程と、(3)前記n
型AlGaAs層上に第2n型GaAs層を形成する工
程と、(4)前記第2n型GaAs層を選択的にエッチ
ング除去して前記n型AlGaAs層の一部の表面を露
出させるリセスを形成する工程と、 (5)前記リセス内において前記n型AlGaAs層に
ショットキー接触するゲート電極を形成する工程と、を
有する、I−V特性において選択された立ち上がり抵抗
Ronを有している電界効果トランジスタの製造方法に
おいて、前記n型AlGaAs層のAl組成比は、不純
物濃度とAl組成比とを示す図表において、 (a) Al組成比=0.1を示す直線 (b) 不純物濃度=5×1017cm−3を示す直線 (c) 不純物濃度=1×1016cm−3を示す直線 (d) (不純物濃度=1×1016cm−3、Al
組成比=0.16)、 (不純物濃度=5×1016cm−3、Al組成比=
0.17)、(不純物濃度=1×1017cm−3、
Al組成比=0.18)、(不純物濃度=5×10
17cm−3、Al組成比=0.25)の4点を滑らか
に接続する曲線によって囲まれた領域から選択されてい
ることを特徴とする電界効果トランジスタの製造方法。
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