JP3161314B2 - 論理シミュレーション装置および論理シミュレート方法 - Google Patents

論理シミュレーション装置および論理シミュレート方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＬＳＩの論理設
計において使用される論理シミュレーション装置および
論理シミュレート方法に関する。
【０００２】
【従来の技術】ＬＳＩの開発においては、既に開発され
たＬＳＩの論理回路を再利用し、さらに別のＬＳＩを開
発する場合が多い。図４および図５はその例を示すもの
である。まず、図４に示すＬＳＩは、所定の機能を果す
機能マクロＡ１〜Ａ４からなる論理回路Ａを搭載してな
るものである。一方、図５に示すＬＳＩは、この図４に
示すＬＳＩをそっくりそのまま利用したＬＳＩであり、
論理回路Ａの他、論理回路Ｂ，ＣおよびＤを含んだ構成
となっている。
【０００３】このように既に開発された論理回路を再利
用してＬＳＩの開発を行うことは開発コストを低減する
上で極めて有効な手段である。例えばＬＳＩを製造する
ためには、論理回路を構成する素子および配線を半導体
ウェハ上に形成するためのマスクが必要になり、各ＬＳ
Ｉを開発する段階では、このマスクを得るためのマスク
パターンの設計が必要になる。しかしながら、上記例の
ように複数のＬＳＩが共通の論理回路Ａを含んでおり、
かつ、同一の製造プロセスで製造される場合には、その
共通の論理回路Ａについては共通のマスクパターンを使
用するか、あるいは回路規模の増大に対応してマスクパ
ターンをシュリンク（比例縮小）等して使用することが
可能である。従って、図４に示すＬＳＩが開発された
後、図５に示すＬＳＩを開発する際には、論理回路Ａの
分だけ開発工数を削減することができるのである。ま
た、このように既に開発された論理回路を再利用するこ
とは、複数のＬＳＩを異なった製造プロセスで製造し、
マスクパターン情報の再利用をすることができない状況
においても有効な手段である。何故ならば、既に開発さ
れた論理回路は、それを最初に搭載したＬＳＩの開発段
階で正常に機能し得ることが確認されているため、後の
ＬＳＩの開発段階では細部に立入った論理検証が不要で
あるからである。
【０００４】以上のように、各ＬＳＩが共通する論理回
路を有している場合には、その部分について設計情報の
再利用を行うことにより、個々のＬＳＩを開発工数を節
約することが可能である。しかしながら、論理設計段階
において行う論理シミュレーションにおいては、個々の
ＬＳＩの全体としての論理機能の正当性を確認しなけれ
ばならないため、各ＬＳＩ間で共通する論理回路である
にも拘わらず、その部分についても重複した論理シミュ
レーションが行われる。このため、本来は不要な重複し
た演算の実行がなされ、これによりシミュレーションの
所要時間が長くなってしまうという問題があった。すな
わち、次の通りである。
【０００５】まず、図４に示すＬＳＩの論理シミュレー
ションを行う際、設計者は、論理回路Ａに対応したネッ
トリストと、当該論理回路Ａに与える入力信号波形を特
定する入力テストベクタを作成する。ここで、ネットリ
ストは、シミュレーション対象である論理回路の構成を
定義する情報であり、図４の例では、当該論理回路Ａが
機能マクロＡ１〜Ａ４を含む旨の情報と、各機能マクロ
が図示のように接続されていることを表す情報とで構成
されている。そして、ネットリストおよび入力テストベ
クタが論理シミュレータに与えられ、論理回路Ａの論理
シミュレーションが実行される。この論理シミュレーシ
ョンでは、入力テストベクタを論理回路Ａに与えること
によって同回路内の各ノードに生じる信号値の変化（イ
ベント）が逐次演算され、最終的に論理回路Ａの各出力
端から出力される出力テストベクタが求められる。設計
者は、この出力テストベクタに基づいて論理回路Ａの論
理機能が正当か否かを判断する。
【０００６】次に、図５に示すＬＳＩの論理シミュレー
ションを行う際には、設計者は、このＬＳＩに搭載する
論理回路に対応したネットリストと、当該論理回路に対
応した入力テストベクタを作成する。なお、ネットリス
トのうち、論理回路Ａに対応した部分については、図４
に示すＬＳＩの開発時に作成したものを再利用すること
が可能である。そして、ネットリストおよび入力テスト
ベクタが論理シミュレータに与えられ、論理シミュレー
ションが実行される。この論理シミュレーションにおい
ては、ＬＳＩ全体の論理機能を検証する必要があるた
め、論理回路Ａも動作させた状態でシミュレーションが
実行される。従って、論理シミュレータは、論理回路Ａ
の内部のノードについてもイベントの演算を行うことと
なり、シミュレーションの所要時間がこの演算の分だけ
長くなってしまう。
【０００７】
【発明が解決しようとする課題】以上のように、従来
は、開発済みの論理回路を利用したＬＳＩを開発する場
合、当該論理回路については既に正当性の確認がされて
いるにも拘わらず、重複した演算が行われ、シミュレー
ションの所要時間が長引くという問題があった。
【０００８】この発明は、以上説明した事情に鑑みてな
されたものであり、既に開発された論理回路を含む論理
回路のシミュレーションを行う際に当該部分に関連した
演算を極力削減し、大規模な論理回路であっても短い所
要時間で論理シミュレーションを行うことができる論理
シミュレーション装置および論理シミュレート方法を提
供することを目的としている。
【０００９】
【課題を解決するための手段】請求項１に係る発明は、
論理回路を構成する各論理素子の接続状態を表現した回
路接続情報に基づいて、前記論理回路に対し所定の入力
信号を与えたときの動作のシミュレーションを実行する
論理シミュレーション装置において、前記シミュレーシ
ョンの実行結果に基づいて、前記論理回路若しくはその
一部によって行われる論理演算と等価な論理演算を行う
ＲＯＭマクロを生成するマクロ生成手段を具備し、前記
論理素子に関する記述として前記ＲＯＭマクロの記述を
含んだ前記回路接続情報に基づいてシミュレーションを
実行するようにしたことを特徴とする論理シミュレーシ
ョン装置を要旨とする。
【００１０】請求項２に係る発明は、前記マクロ生成手
段は、前記論理回路若しくはその一部によって行われる
論理演算をモデル化したＲＯＭと、該論理回路若しくは
その一部の入出力応答の遅延をモデル化した遅延素子と
からなるＲＯＭマクロを生成することを特徴とする請求
項１記載の論理シミュレーション装置を要旨とする。請
求項３に係る発明は、論理回路を構成する各論理素子の
接続状態を表現した回路接続情報に基づいて、前記論理
回路に対し所定の入力信号を与えたときの動作のシミュ
レーションを実行する論理シミュレート方法であって、
計算機が、前記シミュレーションの実行結果に基づい
て、前記論理回路若しくはその一部によって行われる論
理演算と等価な論理演算を行うＲＯＭマクロを生成し、
生成したＲＯＭマクロを保存するステップと、計算機
が、前記保存されたＲＯＭマクロの記述を前記論理素子
に関する記述として含んだ前記回路接続情報に基づい
て、シミュレーションを実行するステップとを有するこ
とを特徴とする論理シミュレート方法を要旨とする。
【００１１】
【発明の実施の形態】以下、本発明を更に理解しやすく
するため、実施の形態について説明する。かかる実施の
形態は、本発明の一態様を示すものであり、この発明を
限定するものではなく、本発明の範囲で任意に変更可能
である。
【００１２】Ａ．第１の実施形態 図１にこの発明の第１の実施形態による論理シミュレー
タ１の構成を示す。図１に示すように、論理シミュレー
タ１は、シミュレーション実行部２とマクロ生成部３と
により構成されている。まず、シミュレーション実行部
２は、ネットリスト１０と入力テストベクタ１１とに基
づいて論理シミュレーションを実行し、その結果を表す
出力テストベクタ１２を出力する手段である。
【００１３】ここで、ネットリスト１０は、上述した通
り、シミュレーション対象たる論理回路の構成を定義し
た情報である。入力テストベクタ１１は、当該論理回路
の各入力端子に与えられる各入力信号をパターン化した
情報であり、同一タイミングでの各入力信号の瞬時値に
よって１パターンを構成し、各タイミングでのパターン
を時系列的に並べたものである。出力テストベクタ１２
は、論理シミュレーションによって演算された論理回路
の各出力信号をパターン化した情報である。
【００１４】シミュレーション実行部２が果すシミュレ
ーション機能自体は従来の論理シミュレータと何等変わ
るところがない。ただし、本実施形態におけるシミュレ
ーション実行部２は、ネットリスト１０内に後述のＲＯ
Ｍマクロ１３に関する記述がある場合にはこれを参照し
て論理シミュレーションを実行し、少ない演算量で論理
シミュレーションを実行し得るように構成されている。
【００１５】マクロ生成部３は、シミュレーション実行
部２に与えられる入力テストベクタ１１とシミュレーシ
ョン実行部２から得られる出力テストベクタ１２に基づ
いて、シミュレーション対象たる論理回路と等価な論理
機能を営むＲＯＭのＲＯＭコードを生成する。このＲＯ
Ｍコードは、適当なマクロ名が付与され、ＲＯＭマクロ
１３として保存される。このようにして保存されたＲＯ
Ｍマクロ１３が、以後行われる論理シミュレーションに
おいてシミュレーション実行部２によって参照される。
そして、その際にネットリスト１０がＲＯＭマクロ１３
を引用して記述されている場合には、当該ＲＯＭマクロ
１３のＲＯＭコードがイベントの演算に使用される。
【００１６】以下、図４および図５に示す各ＬＳＩの論
理シミュレーションを実行する場合を例に本実施形態の
動作を説明する。まず、図４に示すＬＳＩに対応したネ
ットリスト１０および入力テストベクタ１１がシミュレ
ーション実行部２に与えられ、論理シミュレーションが
実行される。この論理シミュレーションにおいては、入
力テストベクタ１１を構成する各パターンがシミュレー
ション実行部２によって１パターンずつ参照されてゆ
く。そして、各パターンが与えられることによって論理
回路Ａの内部の各ノードに生じるイベントが逐次演算さ
れ、各パターンに応答して論理回路Ａの各出力端から出
力される各出力信号が求められる。そして、このように
して求められた出力信号が出力テストベクタ１２として
出力される。
【００１７】マクロ生成部３は、この論理シミュレーシ
ョンの際の入力テストベクタ１１および出力テストベク
タ１２に基づいて、論理回路ＡをＲＯＭによってモデル
化する。すなわち、入力テストベクタを構成する各パタ
ーンがシミュレーション実行部２によって参照され、各
パターンに対応した論理回路Ａの出力信号のパターンが
求められる毎に、入力テストベクタの各パターンをＲＯ
Ｍのアドレスとみなし、各アドレスに論理回路Ａの出力
信号のパターンをマッピングしてゆく。この処理が入力
テストベクタ１１を構成する全パターンについて実行さ
れる結果、論理回路Ａと論理的に等価なＲＯＭのＲＯＭ
コードが得られる。マクロ生成部３は、このＲＯＭコー
ドに対し、論理シミュレータ１の使用者によって指定さ
れたマクロ名（例えばマクロ名“Ａ”）を付与し、ＲＯ
Ｍマクロ１３として保存する。
【００１８】次に、図５に示すＬＳＩの論理シミュレー
ションを行う場合について説明する。この場合、設計者
は、このＬＳＩにおける論理回路Ａの構成を記述する代
わりに、ＲＯＭマクロ１３として保存された論理回路Ａ
と等価なＲＯＭコードのマクロ名を使用してネットリス
ト１０を作成する。すなわち、図２に示すように論理回
路ＡをＲＯＭマクロに置き換えた論理回路のネットリス
トを作成する訳である。そして、このようにして作成し
たネットリスト１０を入力テストベクタ１１と共にシミ
ュレーション実行部２に与える。
【００１９】この結果、シミュレーション実行部２によ
り、図２に示す論理回路の論理シミュレーションが実行
される。この論理シミュレーションにおいて、論理回路
Ａと等価なＲＯＭマクロの入力信号の変化が生じた場合
には、ＲＯＭマクロ１３内のＲＯＭコードの中から、そ
の時点におけるＲＯＭマクロの各入力信号値によって与
えられるアドレスに対応した記憶データが読み出され、
論理回路Ａの出力信号を表すイベントとして取り扱われ
る。このように論理回路Ａに関しては、その内部で生じ
るイベントの演算は行われず、ＲＯＭマクロ１３を参照
することのみにより出力信号が求められるため、論理回
路Ａの分だけ少ない演算量でＬＳＩ全体の論理シミュレ
ーションが実行される。
【００２０】必要があれば、この論理シミュレーション
における入力テストベクタと出力テストベクタを使用し
てさらにＲＯＭマクロ１３を生成し、図５に示すＬＳＩ
を含んださらに大規模なＬＳＩの論理シミュレーション
に使用してもよい。
【００２１】Ｂ．第２の実施形態 ＬＳＩの論理設計において、論理回路の構成がある程度
固まると、論理回路を構成する個々の論理素子の遅延を
考慮した論理シミュレーションが実行される。本実施形
態は、この遅延を考慮した論理シミュレーションに本発
明を適用するものである。
【００２２】本実施形態において、図１におけるシミュ
レーション実行部２は、論理シミュレーションを実行す
る際、論理回路を構成する各論理素子の遅延量を考慮
し、各イベントの生起タイミングを決定する。
【００２３】マクロ生成部３は、シミュレーション実行
部２が行う論理シミュレーションの結果を監視し、上記
第１の実施形態と同様にＲＯＭコードの編集を行う他、
入力テストベクタ１１を構成する各パターンが印加され
てから論理回路の各出力信号の変化するまでの遅延時間
を求める。そして、シミュレーション対象たる論理回路
のモデルとして、図３に例示するように、ＲＯＭと遅延
素子群とからなるマクロを生成する。
【００２４】図３において、ＲＯＭは、シミュレーショ
ン対象たる論理回路の論理機能のみをモデル化したもの
であり、論理回路と同数の入力端子および出力端子を有
している。ＲＯＭの記憶データの作成手順は、上記第１
の実施形態において説明した通りである。
【００２５】遅延素子群は、論理回路の遅延特性をモデ
ル化したものである。論理回路は、多数の信号経路を有
しており、入力信号が変化してから出力信号が変化する
までの遅延時間は出力端によって異なるのが一般的であ
るため、ＲＯＭの各出力端の後段に遅延素子が設けられ
ている。マクロ生成部３は、論理回路の各出力信号が得
られるまでの各遅延時間を各々対応する遅延素子に設定
する。
【００２６】また、論理回路によっては、別々の入力端
から入力された信号が共通の出力端に伝播するような構
成のものもあり、出力信号が変化するまでの遅延時間は
入力信号によって異なるのが一般的である。このような
状況に対処するため、ＲＯＭの各入力端の前段にも遅延
素子が設けられている。マクロ生成部３は、同一の出力
信号でありながらパターンによって遅延時間が異なって
いる場合には、各パターンにおいて当該出力信号を変化
させるトリガとなっている各入力信号を調べる。そし
て、シミュレーションの結果の通り、各パターンにおい
て遅延時間に差が現れるように、各入力信号が入力され
る各遅延素子の遅延量を調整する。
【００２７】そして、このシミュレーションのなされた
論理回路を利用し、さらに大規模なＬＳＩの開発が行わ
れる際には、上記のようにして作成されたＲＯＭマクロ
を使用して論理シミュレーションが行われる。
【００２８】Ｃ．他の実施形態 以上、本発明の各実施形態について説明したが、本発明
の適用範囲はこれに限定されるものではなく、本発明の
技術的思想から逸脱しない範囲で様々な変形を行うこと
が可能である。例えば、上記実施形態では、シミュレー
ション対象たる論理回路に入力される入力テストベクタ
と、論理回路から得られる出力テストベクタとに基づい
てＲＯＭマクロを作成したが、このようにシユレーショ
ン対象全体をモデル化の対象にするのでなく、その一部
のモデル化を行うようにしてもよい。すなわち、シミュ
レーション対象となっている論理回路に含まれる任意の
論理回路の入力信号および出力信号を観測し、この観測
結果に基づいてＲＯＭマクロを生成する。このようにす
ることで、シミュレーション対象たるＬＳＩのうち、他
のＬＳＩによって再利用される可能性のある部分だけＲ
ＯＭマクロを作成して保存しておくことができる。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
シミュレーション対象たる論理回路をそのままシミュレ
ーションするのではなく、既にシミュレーションの実行
された部分についてはこの部分と論理的に等価なＲＯＭ
マクロに置き換えてシミュレーションを実行するように
したので、大規模な論理回路であっても短い所要時間で
論理シミュレーションを行うことができるという効果が
ある。
【図面の簡単な説明】
【図１】 この発明の第１の実施形態である論理シミュ
レータの構成を示す図である。
【図２】 同実施形態において行われる論理シミュレー
ションの内容を説明する図である。
【図３】 この発明の第２の実施形態におけるマクロ生
成部の処理内容を説明する図である。
【図４】 従来の論理シミュレーションの実施形態を説
明する図である。
【図５】 従来の論理シミュレーションの実施形態を説
明する図である。
【符号の説明】
１……論理シミュレータ、２……シミュレーション実行
部、３……マクロ生成部、１０……ネットリスト（回路
接続情報）、１１……入力テストベクタ、１２……出力
テストベクタ、１３……ＲＯＭマクロ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−174075（ＪＰ，Ａ) 特開 平３−152673（ＪＰ，Ａ) 特開 昭60−118940（ＪＰ，Ａ) 特開 昭58−146948（ＪＰ，Ａ) 特開 平９−34926（ＪＰ，Ａ) 特開 平８−263530（ＪＰ，Ａ) 特開 平３−288270（ＪＰ，Ａ) 特開 平４−359376（ＪＰ，Ａ) 特開 昭60−29865（ＪＰ，Ａ) 特開 平４−245571（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 論理回路を構成する各論理素子の接続状
    態を表現した回路接続情報に基づいて、前記論理回路に
    対し所定の入力信号を与えたときの動作のシミュレーシ
    ョンを実行する論理シミュレーション装置において、 前記シミュレーションの実行結果に基づいて、前記論理
    回路若しくはその一部によって行われる論理演算と等価
    な論理演算を行うＲＯＭマクロを生成するマクロ生成手
    段を具備し、 前記論理素子に関する記述として前記ＲＯＭマクロの記
    述を含んだ前記回路接続情報に基づいてシミュレーショ
    ンを実行するようにしたことを特徴とする論理シミュレ
    ーション装置。
  2. 【請求項２】 前記マクロ生成手段は、前記論理回路若
    しくはその一部によって行われる論理演算をモデル化し
    たＲＯＭと、該論理回路若しくはその一部の入出力応答
    の遅延をモデル化した遅延素子とからなるＲＯＭマクロ
    を生成することを特徴とする請求項１記載の論理シミュ
    レーション装置。
  3. 【請求項３】 論理回路を構成する各論理素子の接続状
    態を表現した回路接続情報に基づいて、前記論理回路に
    対し所定の入力信号を与えたときの動作のシミュレーシ
    ョンを実行する論理シミュレート方法であって、計算機が、 前記シミュレーションの実行結果に基づい
    て、前記論理回路若しくはその一部によって行われる論
    理演算と等価な論理演算を行うＲＯＭマクロを生成し、
    生成したＲＯＭマクロを保存するステップと、計算機が、前記保存されたＲＯＭマクロの記述を前記論
    理素子に関する記述として 含んだ前記回路接続情報に基
    づいて、シミュレーションを実行するステップとを有す
    ることを特徴とする論理シミュレート方法。
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