JPH06243190A - 論理シミュレータ - Google Patents
論理シミュレータInfo
- Publication number
- JPH06243190A JPH06243190A JP5026614A JP2661493A JPH06243190A JP H06243190 A JPH06243190 A JP H06243190A JP 5026614 A JP5026614 A JP 5026614A JP 2661493 A JP2661493 A JP 2661493A JP H06243190 A JPH06243190 A JP H06243190A
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- JP
- Japan
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- logic
- signal
- value
- test pattern
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- Granted
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- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
ョンにおいて、大規模回路に対して高速なシミュレーシ
ョンの実行を可能にする。 【構成】 テストパターンD1 から全シミュレーション
時間において、値が論理値「0」、「1」又は「X(不
定)」に固定されて変化しない信号データD2を抽出す
る第1の抽出手段1と、そのテストパターンの信号の影
響により、値が論理値で「0」、「1」又は「X(不
定)」に固定される信号線と、この信号線の論理値によ
りゲーティングされる素子にのみ収斂する全ての素子、
即ち回路部分とを抽出し、そのデータD4 を出力する第
2の抽出手段と、ネットリストD3から前記データD4
を削除し、削除後のネットリストD6 を出力する削除手
段3と、削除後のネットリストD6 及びテストパターン
D5 に基づき論理シミュレーションを実行する手段5と
を備える。
Description
をコンピュータで模擬し、期待している動作が実現され
るか否かを知る論理検証のための論理シミュレータに関
する。
検証対象である論理回路を構成する素子間の接続情報,
所謂ネットリストと、論理回路に入力するテストパター
ンを、その検証対象領域の広,狭の如何にかかわらず変
更することなく論理シミュレーションを行っている。
手順を示すフローチャートである。先ず、論理検証対象
である論理回路のネットリストと、この論理回路に入力
するテストパターンを設定し(ステップS20)、これらに
基づいて論理シミュレーションを開始する。そしてこの
論理シミュレーションの過程で各信号線に信号値の変化
(以下イベントという)があるか否かを判断し (ステッ
プS21)、いずれの信号線にもイベントが存在しない場合
には論理シミュレーションを終了する。
合には、その信号線に接続されている素子を特定し (ス
テップS22)、当該素子の出力値を計算する (ステップS2
3)。計算された出力値が変化するか否かを判断し (ステ
ップS24)、変化する場合にはその素子の出力信号にイベ
ントを発生させる (ステップS25)。そしてイベントがな
くなったと判断された場合には論理シミュレーションを
終了する。
従来の論理検証にあっては、大規模論理回路の論理検証
において、論理回路の一部分しか動作しないテストパタ
ーンを入力する場合においても、検証対象回路に関して
の全てのネットリストを用いて行うために論理シミュレ
ーションに長い時間を要するという問題があった。
分しか動作しないテストパターンを用いてシミュレーシ
ョンを行う場合、また全回路が動作するテストパターン
を用いる場合であっても、不必要な信号線,回路部分を
特定し、これをネットリストから削除することで高速な
論理シミュレーションを可能とした論理シミュレータを
提供することにある。
ミュレータは、テストパターンから全シミュレーション
時間において、論理値が変化しない信号を抽出する第1
の抽出手段と、抽出されたこの変化しない信号に基づき
論理値が固定になる信号線及びこの信号線の値によりゲ
ーティングされる素子にのみ収斂する回路部分をネット
リストから抽出する第2の抽出手段と、この信号線及び
素子をネットリストから削除する手段とを備える。
ストパターンから全シミュレーション時間に対する所定
の割合の時間において、論理値が固定されている間を1
つの動作モードとして決定する手段と、各動作モード毎
に固定となるテストパターンの信号により、論理値が固
定になる信号線及びこの信号線の論理値によりゲーティ
ングされる素子にのみ収斂する回路部分をネットリスト
から抽出する第2の抽出手段と、抽出した信号線,回路
部分をネットリストから削除する手段とを備える。
シミュレーション時間において、論理値が変化しない信
号をテストパターンから抽出し、更に第2の抽出手段で
前記論理値が変化しない信号に基づき、論理値が固定に
なる信号線及び出力端子に影響を与えない回路部分をネ
ットリストから抽出し、これら信号線及び回路部分をネ
ットリストから削除することにより、論理シミュレーシ
ョン対象である論理回路規模が縮小され、高速な論理シ
ミュレーションが可能となる。
り全シミュレーション時間に対する所定の割合の時間に
わたって論理値が変化しない信号をテストパターンから
抽出し、更に動作モード決定手段にてこの変化しない信
号により値が所定時間にわたって論理値が固定されてい
る間を1つの動作モードとして特定し、夫々の動作モー
ド毎に論理値が固定となる信号により、論理値が固定さ
れる信号線を決定し、この信号線及びこの論理値により
出力端に影響を与えない回路部分を抽出し、これを削除
手段により前記ネットリストから削除することにより、
ネットリストが縮減され、高速な論理シミュレーション
が行える。
き具体的に説明する。 (実施例1)図1は本発明に係る論理シミュレータを構
成する各手段及びその入,出力データを示すブロック図
である。図中1は第1の抽出手段、2は同じく第2の抽
出手段、3は第1の削除手段、4は第2の削除手段、5
はシミュレーション手段を示している。前記第1の抽出
手段1は論理シミュレーション実行に先立って、論理検
証対象である論理回路に入力すべきテストパターンD1
に基づき全シミュレーション時間にわたって論理値が変
化しない信号を抽出し、これを論理値が変化しない信号
データD2 として出力する。
から抽出された変化しない信号データD2 と論理回路の
各素子の論理的機能及び素子間の接続情報であるネット
リストD3 とに基づき、全シミュレーション時間にわた
って論理値が固定される全信号線、及びこの論理値が固
定される全信号線により検証対象論理回路の出力端子の
出力値に影響を与えない回路部分をネットリストD3 か
ら抽出し、これをデータD4 として出力する。
D1 から第1の抽出手段1にて抽出された論理値が変化
しない信号データD2 を削除し、削除後のテストパター
ンD5 をシミュレーション手段5へ与える。また第2の
削除手段4は抽出された論理値が固定された全信号線及
び出力端子の出力値に影響を与えない回路部分のデータ
D4 を前記ネットリストD3 中から削除し、削除後のネ
ットリストD6 を出力する。5は論理シミュレーション
手段であり、前記削除後のテストパターンD5 及び削除
後のネットリストD6 に基づき論理シミュレーションを
実行する。
チャートに従って説明する。まず検証対象論理回路の素
子とその素子間の配線情報であるネットリストD3と、
検証対象論理回路へ与えるテストパターンD1 とを設定
する(ステップS1)。テストパターンD1 に基づいて全
シミュレーション時間にわたって信号のレベル値が論理
値でみて「0」,「1」又は「X(不定)」のいずれか
で変化しない信号(入力信号)を検索する(ステップS
2) 。
す如きテストパターンを用いて論理検証を行う場合につ
いて具体的に説明する。図3において11,13 はAND ゲー
ト、12,16 はORゲート、14,15 は反転素子、L1 〜L10
はいずれも信号線を示している。図4においてA,B,
C,Dはいずれも図3に示す信号線L1 ,L2 ,L3,
L7 に対する各入力信号である。図4(a) に示す入力信
号Aは全シミュレーション時間にわたって「L」レベ
ル,即ち論理値「0」のままで変化しないから、入力信
号Aを全シミュレーション時間にわたって変化しない信
号と決定する。
より信号のレベル値が論理値で「0」,「1」又は「X
(不定)」のいずれかに固定される信号線を決定する
(ステップS3) 。例えば図3の論理回路においては入力
信号Aの影響により信号線L1 ,L5 ,L6 が論理値
「0」に固定されるから、信号線L1 ,L5 ,L6 を論
理値が固定された信号線と決定する。
によりゲーティングされる素子にのみ収斂するすべての
素子(回路部分)と信号線とをネットリストから削除す
ると共に、ステップS1で設定したテストパターンからス
テップS2で検索した入力信号を削除する(ステップS4)
。例えば図3に示す論理回路の場合、ステップS3で既
に信号線L1 ,L5 ,L6 が論理値「0」に固定と決定
されているが、その「0」固定のためにAND ゲート11,1
3 が信号線L4 ,L8 の値を夫々ゲーティングすること
になる。
ことにより信号線L4 にのみ収斂するORゲート12と信号
線L2 ,L3 ,L4 をネットリストD3 から削除する。
更にゲーティングするAND ゲート11とゲーティングされ
る信号線L4 もネットリストD3 から削除する。同様に
信号線L8 からネットリストD3 を遡ることにより信号
線L8 にのみ収斂する素子及び信号線もネットリストD
3 から削除することになるが、信号線L8 は反転素子15
への入力にもなっているためネットリストD3を遡るこ
とを終了し、ゲーティングするAND ゲート13をネットリ
ストD3 から削除し、その出力信号線L6 に全シミュレ
ーション時間にわたって論理値「0」を出力する素子を
接続し、ステップS4の処理を終了する。ステップS4の処
理を終了した時点で図3に示す論理回路のネットリスト
D3 は、等価的に図5に示す論理回路のネットリストと
同じになる。
同じく削除されたネットリストD6とに基づいて論理シ
ミュレーションを開始する。この論理シミュレーション
の過程で各信号線L6 ,L7 ,L8 ,L9 ,L10にイベ
ントがあるか否かを判断し (ステップS5) 、いずれの信
号線にもイベントが存在しないとき論理シミュレーショ
ンを終了する。またイベントがある場合には従来と同様
にイベントのある信号に接続される素子を取出し (ステ
ップS6) 、その素子の出力値を計算し (ステップS7) 、
出力値の変化があるか否かを判断し (ステップS8) 、無
い場合はステップS5に戻り、また有る場合はイベントを
発生させ、信号線上に変化の情報を付加する (ステップ
S9) 。このような実施例1にあってはテストパターン、
特にネットリストD3 が大幅に簡略化され、論理シミュ
レーションに要する時間ガ短縮されることとなる。
成する各手段及びその入,出力データを示すブロック図
である。この実施例2にあっては第1の抽出手段1にて
テストパターンD1 から全シミュレーション時間に対す
る所定割合の時間の間、論理値が変化しない入力信号デ
ータD2 を抽出し、この抽出した入力信号データD2 を
動作モード決定手段6及び第1の削除手段3へ与える。
動作モード決定手段6は入力信号の値が固定されている
間を、1つの動作モードとして識別し、例えば動作モー
ド「1」として特定し、動作モードデータD7 として第
2の抽出手段2へ与える。
D7 ,ネットリストD3 に基づき動作モード毎に、その
各動作モード夫々の全時間にわたって論理値が固定され
る全信号線と、論理値が固定される前記各信号線により
検証対象論理回路の出力端子の出力値に影響を与えない
回路部分とを抽出し、これをデータD4 として第2の削
除手段4へ与える。第1の削除手段3は最初のテストパ
ターンD1 から第1の抽出手段1にて抽出された、値が
変化しない信号データD2 を削除し、削除後のテストパ
ターンD5をシミュレーション手段5へ与える。第2の
削除手段4は抽出した全信号線及び回路部分のデータD
4 をネットリストD3 から削除し、削除後のネットリス
トD6 をシミュレーション手段5に与える。シミュレー
ション手段5は前記削除後のネットリストD6 及びテス
トパターンD5 に基づき論理検証を行う。
ャートに従って説明する。実施例1では、テストパター
ンから、全シミュレーション時間にわたって、論理値が
「0」,「1」又は「X(不定)」に固定、即ち変化し
ない信号を抽出したが、実施例2では全シミュレーショ
ン時間に対する所定の割合の時間だけ、論理値が
「0」,「1」又は「X(不定)」に固定される場合に
おいて、その固定されている間を1つの動作モードとし
て特定する(ステップS11)。
図3に示す論理回路を論理検証する場合についてみる
と、図8に示すテストパターンでは、全シミュレーショ
ン時間の例えば50%以上にわたって信号の値が変らない
信号を検索する。検索した信号をテストパターンD1 か
ら削除し、削除後のテストパターンD5 としてこれをシ
ミュレーション手段5へ与える。図8(a) に示す入力信
号Aは全シミュレーション時間に対する50%以上の間に
わたって値が論理値「0」に固定されるため、この入力
信号Aが論理値「0」である期間を動作モード「1」と
決定する。なお全シミュレーション時間に対する割合は
特に50%以上に限るものではなく、これ以下であっても
よい。
は、その動作モード毎に、換言すればテストパターンを
時間で分割して各分割した区分毎に実施例1と同様にそ
の動作モード「1」において論理値が変化しない入力信
号を決定し(ステップS12)、更に決定した信号の影響に
より、値が論理値「0」,「1」又は「X(不定)」に
固定される信号線を決定し(ステップS13)、その信号線
の論理値によりゲーティングされる素子にのみ収斂する
全ての素子、即ち回路部分と、前記信号線とをネットリ
ストから削除し (ステップS14)、削除した後のネットリ
ストD6 をシミュレーション手段5へ与える。その後は
実施例1と同様に論理シミュレーション手段5にて論理
検証を実行する。
トパターンから全シミュレーション時間にわたって論理
値が変化しない信号を抽出し、抽出したこの信号の影響
により論理値が固定される信号線を決定し、その信号線
の論理値によりゲーティングされる回路部分と前記信号
線とをネットリストから削除することにより、大規模論
理回路を実質的に縮減した状態とすることで高速にシミ
ュレーションすることができる。
全シミュレーション時間に対して、所定の割合の時間、
論理値が変化しない信号を抽出し、抽出したこの信号の
論理値が固定されている間を1つの動作モードとして決
定し、夫々の動作モード毎に論理値が固定となる信号の
影響により、論理値が固定される信号線を決定し、その
信号線の論理値によりゲーティングされる回路部分と前
記信号線とをネットリストから削除することにより、大
規模論理回路を実質的に縮減した状態とすることで高速
にシミュレーションすることができる。
る。
ートである。
パターンを示すタイミングチャートである。
処理を施した後の等価回路の回路図である。
る。
ートである。
ストパターンを示すタイミングチャートである。
手順を示すフローチャートである。
Claims (2)
- 【請求項1】 検証対象論理回路のネットリスト及びテ
ストパターンに基づき論理シミュレーションを行う論理
シミュレータにおいて、前記テストパターンから、全シ
ミュレーション時間にわたって論理値が変化しない信号
を抽出して出力する第1の抽出手段と、前記抽出された
信号に基づき全シミュレーション時間にわたって論理値
が固定される全信号線と、前記検証対象論理回路の出力
端子の出力レベルに影響を与えない回路部分とを前記ネ
ットリストから抽出する第2の抽出手段と、抽出した信
号線及び回路部分のデータを前記ネットリストから削除
する手段とを備えたことを特徴とする論理シミュレー
タ。 - 【請求項2】 検証対象論理回路のネットリスト及びテ
ストパターンに基づき論理シミュレーションを行う論理
シミュレータにおいて、前記テストパターンから、全シ
ミュレーション時間に対して所定の割合の時間にわたっ
て論理値が変化しない信号を抽出して出力する第1の抽
出手段と、前記抽出された信号の値が固定されている間
を1つの動作モードとして決定する手段と、前記動作モ
ード毎に夫々の動作モードの間、論理値が固定される全
信号線,前記論理値が固定される信号線により前記検証
対象論理回路の出力端子の出力値に影響を与えない回路
部分を前記ネットリストから抽出する第2の抽出手段
と、前記信号線及び回路部分のデータを前記ネットリス
トから削除する手段とを備えたことを特徴とする論理シ
ミュレータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02661493A JP3265384B2 (ja) | 1993-02-16 | 1993-02-16 | 論理シミュレーション方法及びこれに用いる論理シミュレーション装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02661493A JP3265384B2 (ja) | 1993-02-16 | 1993-02-16 | 論理シミュレーション方法及びこれに用いる論理シミュレーション装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06243190A true JPH06243190A (ja) | 1994-09-02 |
JP3265384B2 JP3265384B2 (ja) | 2002-03-11 |
Family
ID=12198370
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02661493A Expired - Fee Related JP3265384B2 (ja) | 1993-02-16 | 1993-02-16 | 論理シミュレーション方法及びこれに用いる論理シミュレーション装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3265384B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6965853B2 (en) | 2000-07-27 | 2005-11-15 | Renesas Technology Corp. | Back annotation apparatus for carrying out a simulation based on the extraction result in regard to parasitic elements |
US6978429B2 (en) | 2002-12-02 | 2005-12-20 | Renesas Technology Corp. | Logic simulation apparatus for performing logic simulation in high speed |
-
1993
- 1993-02-16 JP JP02661493A patent/JP3265384B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6965853B2 (en) | 2000-07-27 | 2005-11-15 | Renesas Technology Corp. | Back annotation apparatus for carrying out a simulation based on the extraction result in regard to parasitic elements |
US6978429B2 (en) | 2002-12-02 | 2005-12-20 | Renesas Technology Corp. | Logic simulation apparatus for performing logic simulation in high speed |
Also Published As
Publication number | Publication date |
---|---|
JP3265384B2 (ja) | 2002-03-11 |
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