JP3179004B2 - 論理回路検証システムおよび方法 - Google Patents
論理回路検証システムおよび方法Info
- Publication number
- JP3179004B2 JP3179004B2 JP26881595A JP26881595A JP3179004B2 JP 3179004 B2 JP3179004 B2 JP 3179004B2 JP 26881595 A JP26881595 A JP 26881595A JP 26881595 A JP26881595 A JP 26881595A JP 3179004 B2 JP3179004 B2 JP 3179004B2
- Authority
- JP
- Japan
- Prior art keywords
- signal line
- signal lines
- logic
- signal
- equivalent
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、内部状態を持たな
い２つの組合せ論理回路が与えられた時に、それらの論
理回路が機能的に等価であるかどうかを検証する論理回
路検証システムおよびその方法に関する。
い２つの組合せ論理回路が与えられた時に、それらの論
理回路が機能的に等価であるかどうかを検証する論理回
路検証システムおよびその方法に関する。
【０００２】
【従来の技術】論理回路を設計する際には、ゲート数や
遅延時間等に関する様々な制約条件に対応するために、
一度設計した回路の機能を変えずにその回路の構成を修
正する場合が多い。このような回路修正は、計算機プロ
グラムで自動で行えるものもあるが、通常は熟練した設
計者が人手で行うのが普通である。その際に、修正ミス
によって回路の機能が変わってしまうことを防ぐため、
修正前の回路と修正後の回路が機能的に等価であるかど
うか検証する必要がある。したがって、論理回路の等価
性を検証することは、回路設計における重要な問題であ
る。
遅延時間等に関する様々な制約条件に対応するために、
一度設計した回路の機能を変えずにその回路の構成を修
正する場合が多い。このような回路修正は、計算機プロ
グラムで自動で行えるものもあるが、通常は熟練した設
計者が人手で行うのが普通である。その際に、修正ミス
によって回路の機能が変わってしまうことを防ぐため、
修正前の回路と修正後の回路が機能的に等価であるかど
うか検証する必要がある。したがって、論理回路の等価
性を検証することは、回路設計における重要な問題であ
る。
【０００３】等価検証を行う１つの方法としては、２つ
の回路に同じ入力パターンを印加して論理シミュレーシ
ョンを行い、出力が同じ値になるかどうかを調べること
が考えられる。しかし、この方法ではすべての入力パタ
ーンを試さない限り、等価であることを保証できない。
回路の外部入力の数をｎとすると検証に必要な総パター
ン数は２n となり、ｎが数十になると、すべてのパター
ンを尽くしてシミュレーションすることは現実的には不
可能である。
の回路に同じ入力パターンを印加して論理シミュレーシ
ョンを行い、出力が同じ値になるかどうかを調べること
が考えられる。しかし、この方法ではすべての入力パタ
ーンを試さない限り、等価であることを保証できない。
回路の外部入力の数をｎとすると検証に必要な総パター
ン数は２n となり、ｎが数十になると、すべてのパター
ンを尽くしてシミュレーションすることは現実的には不
可能である。
【０００４】また、検証される回路の外部出力の論理関
数を２分決定グラフと呼ばれるデータ構造で表し、２つ
の回路の外部出力の２分決定グラフが同形であるかどう
かを調べることにより等価検証を行う方法もある。しか
し、この方法でもやはり、回路規模や回路の性質によっ
てはグラフの節点数が爆発してしまい、２分決定グラフ
を構築できない場合がある。
数を２分決定グラフと呼ばれるデータ構造で表し、２つ
の回路の外部出力の２分決定グラフが同形であるかどう
かを調べることにより等価検証を行う方法もある。しか
し、この方法でもやはり、回路規模や回路の性質によっ
てはグラフの節点数が爆発してしまい、２分決定グラフ
を構築できない場合がある。
【０００５】一方、Kunzらはrecursive learningと呼ば
れる間接的な含意操作を用いて等価検証を行う方法を提
案した（W. Kunz and D. K. Pradhan,“Recursive lear
ning: A new implication technique for efficient so
lutions to CAD problems -test, verification, and o
ptimization.", in IEEE Trans. on Computer-aidedDes
ign of Integrated Circuits and Sysems, Vol.13, No.
9, pages 1143-1157, September, 1994. Hannibal ）。
また、Reddy らはこのrecursive learningと２分決定グ
ラフを組み合わせた方法を提案した（S. M. Reddy, W.
Kunz and D.K. Pradhan, “Novel Verification Framew
ork Combining Structural and OBDDMethods in a Synt
hesis Environment", in Proc. 32nd Design automatio
n conf., pp. 414-419, June 1995.）。
れる間接的な含意操作を用いて等価検証を行う方法を提
案した（W. Kunz and D. K. Pradhan,“Recursive lear
ning: A new implication technique for efficient so
lutions to CAD problems -test, verification, and o
ptimization.", in IEEE Trans. on Computer-aidedDes
ign of Integrated Circuits and Sysems, Vol.13, No.
9, pages 1143-1157, September, 1994. Hannibal ）。
また、Reddy らはこのrecursive learningと２分決定グ
ラフを組み合わせた方法を提案した（S. M. Reddy, W.
Kunz and D.K. Pradhan, “Novel Verification Framew
ork Combining Structural and OBDDMethods in a Synt
hesis Environment", in Proc. 32nd Design automatio
n conf., pp. 414-419, June 1995.）。
【０００６】Reddy らの方法によると、まずrecursive
learningを用いて２つの回路の間の等価な内部信号線の
組を求め、外部出力から最も近い等価な内部信号線を擬
似的な入力とする。そして、それらの擬似的な入力を用
いて外部出力の論理関数を２分決定グラフで作成し、対
応する２つの外部出力間でそれらの論理関数を比較す
る。この方法によれば、回路内部の信号線を擬似的な入
力として論理関数を作成することで、２分決定グラフの
節点数が爆発することを抑えることができる。しかし、
比較する２つの論理関数が等しい時には回路の等価性を
保証できるが、論理関数が等しくない場合に必ずしも等
価でないとは限らない。
learningを用いて２つの回路の間の等価な内部信号線の
組を求め、外部出力から最も近い等価な内部信号線を擬
似的な入力とする。そして、それらの擬似的な入力を用
いて外部出力の論理関数を２分決定グラフで作成し、対
応する２つの外部出力間でそれらの論理関数を比較す
る。この方法によれば、回路内部の信号線を擬似的な入
力として論理関数を作成することで、２分決定グラフの
節点数が爆発することを抑えることができる。しかし、
比較する２つの論理関数が等しい時には回路の等価性を
保証できるが、論理関数が等しくない場合に必ずしも等
価でないとは限らない。
【０００７】図１１は、構造の異なる等価回路の例を示
している。図１１の左の回路はＮＡＮＤゲート１、ＡＮ
Ｄゲート２、ＡＮＤゲート３、およびＯＲゲート４から
なり、入力信号Ａ、Ｂ、Ｃから出力信号ｘ１を生成す
る。また、右の回路は、ＮＡＮＤゲート５、ＡＮＤゲー
ト６、ＡＮＤゲート７、およびＸＯＲ（exclusive or）
ゲート８からなり、入力信号Ａ、Ｂ、Ｃから出力信号ｘ
２を生成する。これらの２つの回路は、出力段の素子が
互いに異なっているが、回路全体としての機能は等価で
ある。これらの回路の等価性をReddy らの方法により検
証するとき、論理関数の疑似的な入力としてＯＲゲート
４の入力信号ｓ１、ｔ１、およびＸＯＲゲート８の入力
信号ｓ２、ｔ２が用いられる。ところが、ｓ１およびｔ
１を入力として作成した外部出力ｘ１の論理関数は、ｓ
２およびｔ２を入力として作成した外部出力ｘ２の論理
関数と明らかに異なる。
している。図１１の左の回路はＮＡＮＤゲート１、ＡＮ
Ｄゲート２、ＡＮＤゲート３、およびＯＲゲート４から
なり、入力信号Ａ、Ｂ、Ｃから出力信号ｘ１を生成す
る。また、右の回路は、ＮＡＮＤゲート５、ＡＮＤゲー
ト６、ＡＮＤゲート７、およびＸＯＲ（exclusive or）
ゲート８からなり、入力信号Ａ、Ｂ、Ｃから出力信号ｘ
２を生成する。これらの２つの回路は、出力段の素子が
互いに異なっているが、回路全体としての機能は等価で
ある。これらの回路の等価性をReddy らの方法により検
証するとき、論理関数の疑似的な入力としてＯＲゲート
４の入力信号ｓ１、ｔ１、およびＸＯＲゲート８の入力
信号ｓ２、ｔ２が用いられる。ところが、ｓ１およびｔ
１を入力として作成した外部出力ｘ１の論理関数は、ｓ
２およびｔ２を入力として作成した外部出力ｘ２の論理
関数と明らかに異なる。
【０００８】このような場合、さらにその擬似的な入力
となった内部信号線の組が外部出力を異ならせるような
値をとることがあるかどうかを調べる必要がある。Redd
yらは内部信号線に０または１の値を仮に割り当ててゆ
き、すべての割り当てが矛盾なく行えて外部出力が異な
るような場合には等価ではないと判定することにしてい
る。また、外部出力を異ならせるための値の割り当てが
矛盾を起こす場合には等価であると判定する。
となった内部信号線の組が外部出力を異ならせるような
値をとることがあるかどうかを調べる必要がある。Redd
yらは内部信号線に０または１の値を仮に割り当ててゆ
き、すべての割り当てが矛盾なく行えて外部出力が異な
るような場合には等価ではないと判定することにしてい
る。また、外部出力を異ならせるための値の割り当てが
矛盾を起こす場合には等価であると判定する。
【０００９】また、Jainらもfunctional learning と呼
ばれる操作を用いてReddy らの方法と同様の検証を行う
方法を提案している（J. Jain, R. Mukherjee and M. F
ujita,“Advanced Verification Techniques Based on
Learning", in Proc. 32nd Design automation conf.,
pp. 420-426, June 1995. ）。Jainらの方法も、外部出
力から見て最も近い等価な内部信号線を擬似的な入力と
して２つの外部出力の論理関数を作り、それらが等しい
場合には等価と判定する方法である。それらが等しくな
い場合には、擬似的な入力となっている内部信号線の組
が外部出力を異ならせるような値をとり得るかどうかの
検証を行う。この検証では、まず擬似的な入力となった
内部信号線よりも外部入力に近い信号線の組を選んで、
それらの信号線を新たに擬似的な入力とする。そして、
元の擬似的な入力の信号線を疑似的な出力とし、その出
力の論理関数を作って、外部出力を異ならせるような入
力が存在するかどうかを調べる。
ばれる操作を用いてReddy らの方法と同様の検証を行う
方法を提案している（J. Jain, R. Mukherjee and M. F
ujita,“Advanced Verification Techniques Based on
Learning", in Proc. 32nd Design automation conf.,
pp. 420-426, June 1995. ）。Jainらの方法も、外部出
力から見て最も近い等価な内部信号線を擬似的な入力と
して２つの外部出力の論理関数を作り、それらが等しい
場合には等価と判定する方法である。それらが等しくな
い場合には、擬似的な入力となっている内部信号線の組
が外部出力を異ならせるような値をとり得るかどうかの
検証を行う。この検証では、まず擬似的な入力となった
内部信号線よりも外部入力に近い信号線の組を選んで、
それらの信号線を新たに擬似的な入力とする。そして、
元の擬似的な入力の信号線を疑似的な出力とし、その出
力の論理関数を作って、外部出力を異ならせるような入
力が存在するかどうかを調べる。
【００１０】
【発明が解決しようとする課題】Reddy らの方法もJain
らの方法も、最初に比較的高速ではあるが強力ではない
判定方法で内部信号線間の関係を求め、それらの情報を
元にそれよりも出力寄りにある内部信号線間や外部出力
の等価検証を行っている。ところが、図１２に示すよう
に、外部入力の近くの回路構成が異なっていて外部出力
は機能的に等価であるような２つの回路の検証を行う場
合には、これらの方法は必ずしも有効ではない。
らの方法も、最初に比較的高速ではあるが強力ではない
判定方法で内部信号線間の関係を求め、それらの情報を
元にそれよりも出力寄りにある内部信号線間や外部出力
の等価検証を行っている。ところが、図１２に示すよう
に、外部入力の近くの回路構成が異なっていて外部出力
は機能的に等価であるような２つの回路の検証を行う場
合には、これらの方法は必ずしも有効ではない。
【００１１】図１２において、一方の論理回路は組合せ
回路９および１０から成り、もう一方の論理回路は組合
せ回路１１および１２から成る。そして、組合せ回路９
と組合せ回路１１は機能的には等価であるが構造が異な
り、組合せ回路１０と組合せ回路１２は全く同じ構造を
持つ。この場合、最初に行う高速な判定法では、外部入
力近くの組合せ回路９と組合せ回路１１の差異のため
に、２つの論理回路の間で等価な内部信号線の関係がほ
とんど見つけられないことがある。このような場合に
は、外部出力が等価かどうかの判定に非常に時間がかか
ったり、若しくは現実的な時間内では処理が行えなかっ
たりする。
回路９および１０から成り、もう一方の論理回路は組合
せ回路１１および１２から成る。そして、組合せ回路９
と組合せ回路１１は機能的には等価であるが構造が異な
り、組合せ回路１０と組合せ回路１２は全く同じ構造を
持つ。この場合、最初に行う高速な判定法では、外部入
力近くの組合せ回路９と組合せ回路１１の差異のため
に、２つの論理回路の間で等価な内部信号線の関係がほ
とんど見つけられないことがある。このような場合に
は、外部出力が等価かどうかの判定に非常に時間がかか
ったり、若しくは現実的な時間内では処理が行えなかっ
たりする。
【００１２】例えば、図１２において内部信号線ｉ１，
ｉ２，．．．，ｉＮとｊ１，ｊ２，．．．，ｊＮとが等
価であることが分かれば、これらの信号線の出力側の部
分回路はともに同じ構造を持っているので、組合せ回路
１０および１２に含まれるすべての信号線は等価と判定
される。ところが、Reddy らのrecursive learningで
は、値を割り当てる信号線の数をｍとすると場合分けの
総数は２m となり、ｍが数十になれば現実的な処理は不
可能になる。従って、検証される回路の規模が大きくな
れば場合分けの数をある程度制限する必要が生じ、内部
信号線ｉ１，ｉ２，．．．，ｉＮとｊ１，ｊ
２，．．．，ｊＮとが等価であることを見落す可能性も
出てくる。このとき、組合せ回路９および１１内部の信
号線も調べることになるが、これらの構造は互いに異な
るため、等価な内部信号線を発見することはさらに困難
になる。
ｉ２，．．．，ｉＮとｊ１，ｊ２，．．．，ｊＮとが等
価であることが分かれば、これらの信号線の出力側の部
分回路はともに同じ構造を持っているので、組合せ回路
１０および１２に含まれるすべての信号線は等価と判定
される。ところが、Reddy らのrecursive learningで
は、値を割り当てる信号線の数をｍとすると場合分けの
総数は２m となり、ｍが数十になれば現実的な処理は不
可能になる。従って、検証される回路の規模が大きくな
れば場合分けの数をある程度制限する必要が生じ、内部
信号線ｉ１，ｉ２，．．．，ｉＮとｊ１，ｊ
２，．．．，ｊＮとが等価であることを見落す可能性も
出てくる。このとき、組合せ回路９および１１内部の信
号線も調べることになるが、これらの構造は互いに異な
るため、等価な内部信号線を発見することはさらに困難
になる。
【００１３】また、Jainらのfunctional learning で
は、最初の検証である内部信号線の組を擬似的な入力と
して論理関数を作って比較を行った結果、それらが異な
っていた場合には、新たな内部信号線の組を選ばなけれ
ばならない。しかし、次にどの内部信号線まで遡って論
理関数を作るかは具体的に示されていない。試行錯誤的
に内部信号線を選んだのでは、内部信号線ｉ１，ｉ
２，．．．，ｉＮとｊ１，ｊ２，．．．，ｊＮの等価性
を見落す可能性が大きく、recursive learningと同様の
問題を生じる。
は、最初の検証である内部信号線の組を擬似的な入力と
して論理関数を作って比較を行った結果、それらが異な
っていた場合には、新たな内部信号線の組を選ばなけれ
ばならない。しかし、次にどの内部信号線まで遡って論
理関数を作るかは具体的に示されていない。試行錯誤的
に内部信号線を選んだのでは、内部信号線ｉ１，ｉ
２，．．．，ｉＮとｊ１，ｊ２，．．．，ｊＮの等価性
を見落す可能性が大きく、recursive learningと同様の
問題を生じる。
【００１４】このように、従来の等価検証方法はいずれ
も内部信号線の等価関係の確認が完全ではなく、このた
め実用的な検証方法として完成しているとは言いがた
い。本発明は、２つの組合せ論理回路が機能的に等価で
あるかどうかを効率良く検証する論理回路検証システム
およびその方法を提供することを目的とする。
も内部信号線の等価関係の確認が完全ではなく、このた
め実用的な検証方法として完成しているとは言いがた
い。本発明は、２つの組合せ論理回路が機能的に等価で
あるかどうかを効率良く検証する論理回路検証システム
およびその方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】図１は、本発明の論理回
路検証システムの原理図である。図１の論理回路検証シ
ステムは、回路情報記憶手段２１、信号線選択手段２
２、論理関数生成手段２３、および判定手段２４を備え
る。
路検証システムの原理図である。図１の論理回路検証シ
ステムは、回路情報記憶手段２１、信号線選択手段２
２、論理関数生成手段２３、および判定手段２４を備え
る。
【００１６】回路情報記憶手段２１は、上記２つの論理
回路を構成する複数の論理素子に関する回路情報と、検
証に用いる第１の信号線の組とを記憶する。信号線選択
手段２２は、上記２つの論理回路から１つずつ取り出し
た比較すべき２つの信号線より入力側にあり、それらの
２つの信号線の両方に影響を及ぼす信号線を選んで、第
１の信号線の組に加える。
回路を構成する複数の論理素子に関する回路情報と、検
証に用いる第１の信号線の組とを記憶する。信号線選択
手段２２は、上記２つの論理回路から１つずつ取り出し
た比較すべき２つの信号線より入力側にあり、それらの
２つの信号線の両方に影響を及ぼす信号線を選んで、第
１の信号線の組に加える。
【００１７】論理関数生成手段２３は、上記回路情報と
第１の信号線の組とを用いて、上記２つの信号線の各々
の論理関数を生成する。判定手段２４は、生成された２
つの論理関数の形状から上記２つの信号線が等価かどう
かを判定し、その判定結果を用いて上記２つの論理回路
が機能的に等価かどうかを検証する。
第１の信号線の組とを用いて、上記２つの信号線の各々
の論理関数を生成する。判定手段２４は、生成された２
つの論理関数の形状から上記２つの信号線が等価かどう
かを判定し、その判定結果を用いて上記２つの論理回路
が機能的に等価かどうかを検証する。
【００１８】回路情報記憶手段２１は、等価検証の対象
となる２つの論理回路のそれぞれを構成する各論理素子
の機能や素子間の接続関係を回路情報として記憶する。
論理回路検証システムは、これらの論理回路の等価性を
検証するために、まず各論理回路から適当に等価と思わ
れる内部信号線を１つずつ取り出し、それらが等価かど
うかを判定する。
となる２つの論理回路のそれぞれを構成する各論理素子
の機能や素子間の接続関係を回路情報として記憶する。
論理回路検証システムは、これらの論理回路の等価性を
検証するために、まず各論理回路から適当に等価と思わ
れる内部信号線を１つずつ取り出し、それらが等価かど
うかを判定する。
【００１９】信号線選択手段２２は、取り出された２つ
の内部信号線の両方に影響を及ぼすような入力側の信号
線を選んで、その信号線を含む第１の信号線の組を生成
し、回路情報記憶手段２１に格納する。そして、論理関
数生成手段２３は、第１の信号線の組に含まれる信号線
を疑似的な入力として、比較すべき２つの内部信号線の
各々の論理関数を生成し、判定手段２４は、これらの論
理関数の形状が同じであれば判定対象の２つの内部信号
線を等価であると判定する。
の内部信号線の両方に影響を及ぼすような入力側の信号
線を選んで、その信号線を含む第１の信号線の組を生成
し、回路情報記憶手段２１に格納する。そして、論理関
数生成手段２３は、第１の信号線の組に含まれる信号線
を疑似的な入力として、比較すべき２つの内部信号線の
各々の論理関数を生成し、判定手段２４は、これらの論
理関数の形状が同じであれば判定対象の２つの内部信号
線を等価であると判定する。
【００２０】第１の信号線の組の中には、判定対象の２
つの内部信号線に影響を与える共通の信号線が少なくと
も１つは含まれているので、２つの論理関数はこの共通
の信号線を用いて表されることになる。このため、これ
らの内部信号線が等価であれば、対応する２つの論理関
数の形状が等しくなる可能性が高くなる。したがって、
２つの論理回路の間で等価な内部信号線の情報が効率良
く得られ、得られた等価信号線の対を元にして、検証対
象の回路部分を限定していくことができる。
つの内部信号線に影響を与える共通の信号線が少なくと
も１つは含まれているので、２つの論理関数はこの共通
の信号線を用いて表されることになる。このため、これ
らの内部信号線が等価であれば、対応する２つの論理関
数の形状が等しくなる可能性が高くなる。したがって、
２つの論理回路の間で等価な内部信号線の情報が効率良
く得られ、得られた等価信号線の対を元にして、検証対
象の回路部分を限定していくことができる。
【００２１】例えば、２つの論理回路の外部入力に近い
部分から順に等価な内部信号線の対を決定していけば、
検証対象の回路部分はそれらの内部信号線の位置から外
部出力までの間に限定される。そして、最終的には２つ
の論理回路の対応する外部出力の対が比較の対象とな
り、これらの論理関数が同様にして生成されて等価検証
が行われ、検証結果が出力される。このように、等価な
内部信号線の情報が、確実に、かつ効率良く得られるの
で、論理回路の等価検証が高速化される。
部分から順に等価な内部信号線の対を決定していけば、
検証対象の回路部分はそれらの内部信号線の位置から外
部出力までの間に限定される。そして、最終的には２つ
の論理回路の対応する外部出力の対が比較の対象とな
り、これらの論理関数が同様にして生成されて等価検証
が行われ、検証結果が出力される。このように、等価な
内部信号線の情報が、確実に、かつ効率良く得られるの
で、論理回路の等価検証が高速化される。
【００２２】論理関数生成手段２３は、比較すべき２つ
の内部信号線の論理関数を元にして、それらの差異を表
す論理関数を生成することもでき、その場合、判定手段
２４は、その差異の論理関数が恒等的に０になれば２つ
の内部信号線を等価と判定する。このような差異の論理
関数は、例えば２つの内部信号線の排他的論理和をとる
ことにより生成される。
の内部信号線の論理関数を元にして、それらの差異を表
す論理関数を生成することもでき、その場合、判定手段
２４は、その差異の論理関数が恒等的に０になれば２つ
の内部信号線を等価と判定する。このような差異の論理
関数は、例えば２つの内部信号線の排他的論理和をとる
ことにより生成される。
【００２３】また、信号線選択手段２２は、得られた第
１の信号線の組の中で、他の信号線にあまり依存しな
い、比較的独立性の高い信号線のみを残し、論理関数生
成手段２３は、これらの独立性の高い信号線を疑似的な
入力として、判定対象の２つの内部信号線の論理関数を
生成する。
１の信号線の組の中で、他の信号線にあまり依存しな
い、比較的独立性の高い信号線のみを残し、論理関数生
成手段２３は、これらの独立性の高い信号線を疑似的な
入力として、判定対象の２つの内部信号線の論理関数を
生成する。
【００２４】例えば、第１の信号線の組の中に、その中
の他の信号線の論理関数で表されるような信号線が含ま
れているとする。このとき、生成された判定対象の内部
信号線の論理関数にそのような信号線が含まれるため、
上記他の信号線に対する依存性が陽に現れてこない場合
がある。このため、２つの内部信号線が等価な場合で
も、それらの論理関数の形状が見掛け上等しくならない
ことがある。
の他の信号線の論理関数で表されるような信号線が含ま
れているとする。このとき、生成された判定対象の内部
信号線の論理関数にそのような信号線が含まれるため、
上記他の信号線に対する依存性が陽に現れてこない場合
がある。このため、２つの内部信号線が等価な場合で
も、それらの論理関数の形状が見掛け上等しくならない
ことがある。
【００２５】そこで、独立性の高い信号線のみを用いて
２つの内部信号線の論理関数を生成するようにすれば、
それらの信号線に対する依存性がより明確となり、等価
な２つの内部信号線の論理関数が一致する可能性が高く
なる。したがって、内部信号線の等価性の判定が効率化
され、論理回路の等価検証の高速化に寄与する。
２つの内部信号線の論理関数を生成するようにすれば、
それらの信号線に対する依存性がより明確となり、等価
な２つの内部信号線の論理関数が一致する可能性が高く
なる。したがって、内部信号線の等価性の判定が効率化
され、論理回路の等価検証の高速化に寄与する。
【００２６】例えば、図１の回路情報記憶手段２１は、
実施形態の図２におけるメモリ３２に対応し、信号線選
択手段２２、論理関数生成手段２３、および判定手段２
４は、ＣＰＵ（中央処理装置）３１とメモリ３２に対応
する。
実施形態の図２におけるメモリ３２に対応し、信号線選
択手段２２、論理関数生成手段２３、および判定手段２
４は、ＣＰＵ（中央処理装置）３１とメモリ３２に対応
する。
【００２７】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を詳細に説明する。図２は、実施形態の論
理回路検証システムの構成図である。図２の論理回路検
証システムは、ＣＰＵ３１、メモリ３２、入力装置３
３、表示装置３４、およびそれらを結合するバス３５を
備える情報処理装置により実現される。入力装置３３
は、例えばキーボードやポインティング・デバイス等で
あり、オペレータが検証したい論理回路を指定するのに
用いる。表示装置３４は、例えばディスプレイ装置であ
り、論理回路や検証結果等を表示する。メモリ３２は論
理回路の回路データおよび等価検証処理のプログラムを
記憶する。また、ＣＰＵ３１は、指定された論理回路を
表示装置３４の画面に表示し、メモリ３２を用いて等価
検証処理を実行する。
の実施の形態を詳細に説明する。図２は、実施形態の論
理回路検証システムの構成図である。図２の論理回路検
証システムは、ＣＰＵ３１、メモリ３２、入力装置３
３、表示装置３４、およびそれらを結合するバス３５を
備える情報処理装置により実現される。入力装置３３
は、例えばキーボードやポインティング・デバイス等で
あり、オペレータが検証したい論理回路を指定するのに
用いる。表示装置３４は、例えばディスプレイ装置であ
り、論理回路や検証結果等を表示する。メモリ３２は論
理回路の回路データおよび等価検証処理のプログラムを
記憶する。また、ＣＰＵ３１は、指定された論理回路を
表示装置３４の画面に表示し、メモリ３２を用いて等価
検証処理を実行する。
【００２８】図３は、論理回路の等価検証処理のフロー
チャートである。図３において処理が開始されると、Ｃ
ＰＵ３１は、まず指定された２つの回路の外部入力に対
して乱数で発生した入力パターンを印加し、論理シミュ
レーションを行う。論理シミュレーションにおいては、
各入力パターン毎に２つの回路の各内部信号線の値を調
べ、等価と思われる内部信号線の組を列挙する（ステッ
プＳ１）。このとき、印加したすべての入力パターンに
対して同じ値を示した内部信号線の組を、等価な信号線
の組の候補リストに加える。もちろん、すべての入力パ
ターンを尽くしてシミュレーションを行うわけではない
ので、実際には等価ではなくても、たまたま与えられた
パターンでは同じ値をとるような信号線の組も含まれ
る。これらの組は後の処理で除かれなければならない。
与える入力パターンの数は、例えば、シミュレーション
対象のすべての信号線の値が変化しなくなってから一定
数というように決められる。
チャートである。図３において処理が開始されると、Ｃ
ＰＵ３１は、まず指定された２つの回路の外部入力に対
して乱数で発生した入力パターンを印加し、論理シミュ
レーションを行う。論理シミュレーションにおいては、
各入力パターン毎に２つの回路の各内部信号線の値を調
べ、等価と思われる内部信号線の組を列挙する（ステッ
プＳ１）。このとき、印加したすべての入力パターンに
対して同じ値を示した内部信号線の組を、等価な信号線
の組の候補リストに加える。もちろん、すべての入力パ
ターンを尽くしてシミュレーションを行うわけではない
ので、実際には等価ではなくても、たまたま与えられた
パターンでは同じ値をとるような信号線の組も含まれ
る。これらの組は後の処理で除かれなければならない。
与える入力パターンの数は、例えば、シミュレーション
対象のすべての信号線の値が変化しなくなってから一定
数というように決められる。
【００２９】次に、等価と思われる内部信号線の組を外
部入力に近い順に候補リストから取り出して、それらの
信号線の等価検証を行う。ここでは、まずすべての内部
信号線の等価検証を行ったかどうかを判定し（ステップ
Ｓ２）、未処理の内部信号線の組が残っていれば、それ
らのうち外部入力に最も近い２つの信号線の等価検証を
行う（ステップＳ３）。そして、それらが等価と判定さ
れた場合には、どちらか一方の信号線を代表として残
し、もう一方の信号線をその代表の信号線につなぎ替え
る。また、それらの信号線を等価な信号線の組のリスト
に加える（ステップＳ４）。内部信号線の等価検証処理
については後に詳しく説明する。
部入力に近い順に候補リストから取り出して、それらの
信号線の等価検証を行う。ここでは、まずすべての内部
信号線の等価検証を行ったかどうかを判定し（ステップ
Ｓ２）、未処理の内部信号線の組が残っていれば、それ
らのうち外部入力に最も近い２つの信号線の等価検証を
行う（ステップＳ３）。そして、それらが等価と判定さ
れた場合には、どちらか一方の信号線を代表として残
し、もう一方の信号線をその代表の信号線につなぎ替え
る。また、それらの信号線を等価な信号線の組のリスト
に加える（ステップＳ４）。内部信号線の等価検証処理
については後に詳しく説明する。
【００３０】図４は、図１１の２つの回路において、等
価と判定された信号線をつなぎ替える例を示している。
つなぎ替え前の図４（ａ）の回路において、内部信号線
ｓ１とｓ２が等価と判定され、ｔ１とｔ２が等価と判定
されると、図４（ｂ）のように、ｓ１とｔ１が代表信号
線として残され、ｓ２とｔ２がこれらの信号線につなぎ
替えられる。この結果、ＸＯＲゲート８はＡＮＤゲート
６および７から切り離され、ＡＮＤゲート２および３に
接続されて、３入力２出力の新たな論理回路が作成され
る。
価と判定された信号線をつなぎ替える例を示している。
つなぎ替え前の図４（ａ）の回路において、内部信号線
ｓ１とｓ２が等価と判定され、ｔ１とｔ２が等価と判定
されると、図４（ｂ）のように、ｓ１とｔ１が代表信号
線として残され、ｓ２とｔ２がこれらの信号線につなぎ
替えられる。この結果、ＸＯＲゲート８はＡＮＤゲート
６および７から切り離され、ＡＮＤゲート２および３に
接続されて、３入力２出力の新たな論理回路が作成され
る。
【００３１】外部入力から順に外部出力までこのような
処理を行い、ステップＳ２において未処理の内部信号線
がなくなれば、対応する外部出力の組が等価と判定され
たかどうかを調べ（ステップＳ５）、処理を終了する。
等価な信号線の組のリストに、対応する外部出力の組が
すべて含まれていれば、２つの回路が等価であることが
検証される。この方法では、外部入力から順に等価な内
部信号線の組を求めるので、一旦等価な信号線の組が求
まれば、それらの位置から外部出力までの回路の等価性
を検証すればよくなる。したがって、検証対象の回路部
分を確実に小さく限定していくことができる。
処理を行い、ステップＳ２において未処理の内部信号線
がなくなれば、対応する外部出力の組が等価と判定され
たかどうかを調べ（ステップＳ５）、処理を終了する。
等価な信号線の組のリストに、対応する外部出力の組が
すべて含まれていれば、２つの回路が等価であることが
検証される。この方法では、外部入力から順に等価な内
部信号線の組を求めるので、一旦等価な信号線の組が求
まれば、それらの位置から外部出力までの回路の等価性
を検証すればよくなる。したがって、検証対象の回路部
分を確実に小さく限定していくことができる。
【００３２】図５は、図３のステップＳ３で行われる信
号線の等価検証処理のフローチャートである。図５にお
いて処理が開始されると、ＣＰＵ３１は、まず比較する
２つの信号線ａ、ｂが等価でない場合があるかどうかを
確かめるために、これらの信号線の組Ｘ0 ＝｛ａ，ｂ｝
から論理関数
号線の等価検証処理のフローチャートである。図５にお
いて処理が開始されると、ＣＰＵ３１は、まず比較する
２つの信号線ａ、ｂが等価でない場合があるかどうかを
確かめるために、これらの信号線の組Ｘ0 ＝｛ａ，ｂ｝
から論理関数
【００３３】
【数１】
【００３４】を作る（ステップＳ１１）。このＲ0 （Ｘ
0 ）はａとｂの排他的論理和を表し、ａとｂが等価なら
ば常にＲ0 （Ｘ0 ）＝０となるはずである。逆に、Ｒ0
（Ｘ0）＝１となることがあればａとｂは等価とは言え
ない。
0 ）はａとｂの排他的論理和を表し、ａとｂが等価なら
ば常にＲ0 （Ｘ0 ）＝０となるはずである。逆に、Ｒ0
（Ｘ0）＝１となることがあればａとｂは等価とは言え
ない。
【００３５】次に、Ｒ0 （Ｘ0 ）＝１となることがある
かどうかを確かめるために、ｉ＝０としてステップＳ１
２からＳ１６までのループ処理を行う。ループ処理にお
いては、まず２つ以上の信号線の組Ｘi ＝｛ｓi 1 ，ｓ
i 2 ，．．．｝を元にして、Ｘi より入力側にあって、
Ｘi に含まれるできるだけ多くの信号線に影響を及ぼ
し、互いに独立性が高い信号線の組Ｘi+1 ＝
｛ｓi+1 1 ，ｓi+1 2 ，．．．｝を求める（ステップＳ
１２）。このようなＸi+1 を求める方法については後で
説明する。
かどうかを確かめるために、ｉ＝０としてステップＳ１
２からＳ１６までのループ処理を行う。ループ処理にお
いては、まず２つ以上の信号線の組Ｘi ＝｛ｓi 1 ，ｓ
i 2 ，．．．｝を元にして、Ｘi より入力側にあって、
Ｘi に含まれるできるだけ多くの信号線に影響を及ぼ
し、互いに独立性が高い信号線の組Ｘi+1 ＝
｛ｓi+1 1 ，ｓi+1 2 ，．．．｝を求める（ステップＳ
１２）。このようなＸi+1 を求める方法については後で
説明する。
【００３６】次に、与えられたＸi の論理関数Ｒi （Ｘ
i ）を、Ｘi+1 に含まれる信号線の論理関数Ｒi+1 （Ｘ
i+1 ）として表す（ステップＳ１３）。このとき、まず
Ｘiの各要素ｓi 1 ，ｓi 2 ，．．．を擬似的な出力信
号とし、Ｘi+1 を擬似的な入力信号の組とした論理関数
Ｆi 1 （Ｘi+1 ），Ｆi 2 （Ｘi+1 ），．．．を計算す
る。そして、これらのＦi j （Ｘi+1 ）およびＲi （Ｘ
i ）から次式によりＲ i+1 （Ｘi+1 ）を計算する。 Ｒi+1 ＝∃ｓi 1 ，ｓi 2 ，．．．Ｒi （Ｘi ）・［ｓi 1 ≡Ｆi 1 （Ｘi+1 ）］ ・［ｓi 2 ≡Ｆi 2 （Ｘi+1 ）］・‥‥ …（１） ここで、ｓi j ≡Ｆi j （Ｘi+1 ）は論理関数
i ）を、Ｘi+1 に含まれる信号線の論理関数Ｒi+1 （Ｘ
i+1 ）として表す（ステップＳ１３）。このとき、まず
Ｘiの各要素ｓi 1 ，ｓi 2 ，．．．を擬似的な出力信
号とし、Ｘi+1 を擬似的な入力信号の組とした論理関数
Ｆi 1 （Ｘi+1 ），Ｆi 2 （Ｘi+1 ），．．．を計算す
る。そして、これらのＦi j （Ｘi+1 ）およびＲi （Ｘ
i ）から次式によりＲ i+1 （Ｘi+1 ）を計算する。 Ｒi+1 ＝∃ｓi 1 ，ｓi 2 ，．．．Ｒi （Ｘi ）・［ｓi 1 ≡Ｆi 1 （Ｘi+1 ）］ ・［ｓi 2 ≡Ｆi 2 （Ｘi+1 ）］・‥‥ …（１） ここで、ｓi j ≡Ｆi j （Ｘi+1 ）は論理関数
【００３７】
【数２】
【００３８】を表し、Ｒi+1 （Ｘi+1 ）は、Ｒ
i （Ｘi ）＝１となる場合に疑似入力Ｘi+1 ＝｛ｓi+1
1 ，ｓi+1 2 ，．．．｝が取り得る値の組合せを表す。
したがって、（１）式の計算の結果、Ｒi+1 （Ｘi+1 ）
＝０となった場合には、Ｒi （Ｘi ）＝１となるＸi+1
の値の組合せが存在しないことを意味する。ループ処理
はｉ＝０から始まっているので、あるｉについてＲi+1
（Ｘi+1 ）＝０となれば、元々のＲ0 （Ｘ0 ）＝０であ
ることが分かり、Ｘ0 の要素ａとｂは等価であることが
検証される。
i （Ｘi ）＝１となる場合に疑似入力Ｘi+1 ＝｛ｓi+1
1 ，ｓi+1 2 ，．．．｝が取り得る値の組合せを表す。
したがって、（１）式の計算の結果、Ｒi+1 （Ｘi+1 ）
＝０となった場合には、Ｒi （Ｘi ）＝１となるＸi+1
の値の組合せが存在しないことを意味する。ループ処理
はｉ＝０から始まっているので、あるｉについてＲi+1
（Ｘi+1 ）＝０となれば、元々のＲ0 （Ｘ0 ）＝０であ
ることが分かり、Ｘ0 の要素ａとｂは等価であることが
検証される。
【００３９】そこで、Ｒi+1 （Ｘi+1 ）＝０となったか
どうかを調べ（ステップＳ１４）、Ｒi+1 （Ｘi+1 ）＝
０の場合には検証成功として処理を終了する。また、Ｒ
i+1（Ｘi+1 ）が０でない場合には、ｉ＝ｉ＋１として
（ステップＳ１５）、Ｘi が外部入力に相当するかどう
かを調べる（ステップＳ１６）。Ｘi が外部入力でなな
ればステップＳ１２以降の処理を繰り返す。このような
ループ処理を繰り返し、ステップＳ１６で最終的にＸi
が外部入力となってしまった場合には、外部入力を適当
に選べばＲ0 （Ｘ0 ）＝１となる場合があることが分か
る。したがって、Ｘ0 の要素ａとｂは等価ではなく、検
証失敗として処理を終了する。
どうかを調べ（ステップＳ１４）、Ｒi+1 （Ｘi+1 ）＝
０の場合には検証成功として処理を終了する。また、Ｒ
i+1（Ｘi+1 ）が０でない場合には、ｉ＝ｉ＋１として
（ステップＳ１５）、Ｘi が外部入力に相当するかどう
かを調べる（ステップＳ１６）。Ｘi が外部入力でなな
ればステップＳ１２以降の処理を繰り返す。このような
ループ処理を繰り返し、ステップＳ１６で最終的にＸi
が外部入力となってしまった場合には、外部入力を適当
に選べばＲ0 （Ｘ0 ）＝１となる場合があることが分か
る。したがって、Ｘ0 の要素ａとｂは等価ではなく、検
証失敗として処理を終了する。
【００４０】図５の信号線の等価検証処理によれば、２
つの信号線が等価かどうかを完全に検証することができ
る。したがって、図３のステップＳ１で列挙した等価と
思われる内部信号線の対に対して、常に正しい検証を行
うことができる。
つの信号線が等価かどうかを完全に検証することができ
る。したがって、図３のステップＳ１で列挙した等価と
思われる内部信号線の対に対して、常に正しい検証を行
うことができる。
【００４１】これに対して、従来のReddy らの方法およ
びJainらの方法では、内部信号線の等価性をrecursive
learningやfunctional learning という不完全な検証方
法を用いて評価しているので、実際には等価な内部信号
線の対に対してもそれを確認することができない場合が
ある。このため、外部出力の等価性検証に役立つ内部信
号線の情報が少なくなって、検証に時間がかかったり、
現実的な時間内では検証が行えなくなったりする問題が
生じていた。
びJainらの方法では、内部信号線の等価性をrecursive
learningやfunctional learning という不完全な検証方
法を用いて評価しているので、実際には等価な内部信号
線の対に対してもそれを確認することができない場合が
ある。このため、外部出力の等価性検証に役立つ内部信
号線の情報が少なくなって、検証に時間がかかったり、
現実的な時間内では検証が行えなくなったりする問題が
生じていた。
【００４２】しかし、本発明の方法によれば、すべての
等価な信号線に関して正確に検証することができるの
で、より多くの等価な内部信号線の情報を得ることがで
き、効率の良い検証が行える。
等価な信号線に関して正確に検証することができるの
で、より多くの等価な内部信号線の情報を得ることがで
き、効率の良い検証が行える。
【００４３】次に、図６から図１０までを参照しなが
ら、図５のステップＳ１２で次の信号線の組Ｘi+1 を求
める処理と、得られたＸi+1 を用いて信号線の等価検証
を行う処理について説明する。
ら、図５のステップＳ１２で次の信号線の組Ｘi+1 を求
める処理と、得られたＸi+1 を用いて信号線の等価検証
を行う処理について説明する。
【００４４】図６は、信号線の組Ｘi から次の信号線の
組Ｘi+1 を求める処理のフローチャートである。図６に
おいて処理が開始されると、ＣＰＵ３１は、まずＸi の
各要素ｓi 1 ，ｓi 2 ，．．．からファンイン方向に向
かって、信号線のラベル付けを行う（ステップＳ２
１）。このラベル付け処理においては、ｓi 1 ，
ｓi 2 ，．．．より入力側にある信号線ｓのラベル値を
Ｌ（ｓ）とし、最初にそれらの信号線のラベル値を０に
セットしておく。そして、Ｘi に含まれる１つの信号線
から入力方向にたどることのできる信号線にラベルを付
加し、それらのラベル値に１ずつ加算していく。このよ
うな加算処理をＸi のすべての要素について行えば、Ｘ
i の入力側にある信号線ｓには、ラベル付けされた回数
がＬ（ｓ）として記録される。このラベル値Ｌ（ｓ）
は、Ｘi に含まれる信号線のうち、信号線ｓが影響を与
える可能性のあるものの数を表している。
組Ｘi+1 を求める処理のフローチャートである。図６に
おいて処理が開始されると、ＣＰＵ３１は、まずＸi の
各要素ｓi 1 ，ｓi 2 ，．．．からファンイン方向に向
かって、信号線のラベル付けを行う（ステップＳ２
１）。このラベル付け処理においては、ｓi 1 ，
ｓi 2 ，．．．より入力側にある信号線ｓのラベル値を
Ｌ（ｓ）とし、最初にそれらの信号線のラベル値を０に
セットしておく。そして、Ｘi に含まれる１つの信号線
から入力方向にたどることのできる信号線にラベルを付
加し、それらのラベル値に１ずつ加算していく。このよ
うな加算処理をＸi のすべての要素について行えば、Ｘ
i の入力側にある信号線ｓには、ラベル付けされた回数
がＬ（ｓ）として記録される。このラベル値Ｌ（ｓ）
は、Ｘi に含まれる信号線のうち、信号線ｓが影響を与
える可能性のあるものの数を表している。
【００４５】次に、ラベル付けされた信号線を入力側か
ら順に調べていき、信号線ｓのラベル値とそのファンイ
ン側にある他のすべての信号線のラベル値のうち、最大
値を求めてそれを最大ラベル値Ｍ（ｓ）とする（ステッ
プＳ２２）。信号線ｓの直接のファンインをｔ1 ，
ｔ2 ，．．．とすると、Ｍ（ｓ）は次式により計算され
る。 Ｍ（ｓ）＝ｍａｘ（Ｌ（ｓ），ｍａｘk Ｍ（ｔk ）） …（２） ここで、ｍａｘk Ｍ（ｔk ）は、信号線ｔ1 ，
ｔ2 ，．．．の各最大ラベル値のうち最も大きな値を表
し、ｍａｘ（α，β）はαとβの最大値を表す。この最
大ラベル値Ｍ（ｓ）は、信号線ｓの入力側にある信号線
が影響を与えることのできるＸi の要素の最大数を表し
ている。ラベル値Ｌ（ｓ）および最大ラベル値Ｍ（ｓ）
は、信号線ｓの識別子とともにメモリ３２に格納され
る。
ら順に調べていき、信号線ｓのラベル値とそのファンイ
ン側にある他のすべての信号線のラベル値のうち、最大
値を求めてそれを最大ラベル値Ｍ（ｓ）とする（ステッ
プＳ２２）。信号線ｓの直接のファンインをｔ1 ，
ｔ2 ，．．．とすると、Ｍ（ｓ）は次式により計算され
る。 Ｍ（ｓ）＝ｍａｘ（Ｌ（ｓ），ｍａｘk Ｍ（ｔk ）） …（２） ここで、ｍａｘk Ｍ（ｔk ）は、信号線ｔ1 ，
ｔ2 ，．．．の各最大ラベル値のうち最も大きな値を表
し、ｍａｘ（α，β）はαとβの最大値を表す。この最
大ラベル値Ｍ（ｓ）は、信号線ｓの入力側にある信号線
が影響を与えることのできるＸi の要素の最大数を表し
ている。ラベル値Ｌ（ｓ）および最大ラベル値Ｍ（ｓ）
は、信号線ｓの識別子とともにメモリ３２に格納され
る。
【００４６】次に、ｓi 1 ，ｓi 2 ，．．．の各信号線
から再びファンイン方向に探索を行い、Ｌ（ｓ）とＭ
（ｓ）の値が等しい信号線であって、最もｓi 1 ，ｓi
2 ，．．．に近いものをＸi+1 の要素の候補とし、メモ
リ３２内でそれらの信号線に印を付ける（ステップＳ２
３）。これにより、Ｌ（ｓ）がＭ（ｓ）より小さい信号
線がＸi+1 の要素から除外され、できるだけ多くのＸi
の要素からラベル付けされる信号線を、論理関数Ｒi+1
（Ｘi+1 ）の疑似入力として選ぶことができる。
から再びファンイン方向に探索を行い、Ｌ（ｓ）とＭ
（ｓ）の値が等しい信号線であって、最もｓi 1 ，ｓi
2 ，．．．に近いものをＸi+1 の要素の候補とし、メモ
リ３２内でそれらの信号線に印を付ける（ステップＳ２
３）。これにより、Ｌ（ｓ）がＭ（ｓ）より小さい信号
線がＸi+1 の要素から除外され、できるだけ多くのＸi
の要素からラベル付けされる信号線を、論理関数Ｒi+1
（Ｘi+1 ）の疑似入力として選ぶことができる。
【００４７】このように、多くのＸi+1 の要素からラベ
ル付けされる信号線を次の信号線の候補とすることで、
元の信号線の間に存在する関係を表すことが可能にな
る。元の信号線の間の関係とは、例えば、ｓi 1 とｓi
2 が０の時には必ずｓi 3 は１になるというような依存
関係を意味する。元の信号線の間の関係を表す次の信号
線の組Ｘi+1 が求まれば、Ｒi （Ｘi ）が０でなくても
Ｒi+1 （Ｘi+1 ）が０になる可能性が出てくる。
ル付けされる信号線を次の信号線の候補とすることで、
元の信号線の間に存在する関係を表すことが可能にな
る。元の信号線の間の関係とは、例えば、ｓi 1 とｓi
2 が０の時には必ずｓi 3 は１になるというような依存
関係を意味する。元の信号線の間の関係を表す次の信号
線の組Ｘi+1 が求まれば、Ｒi （Ｘi ）が０でなくても
Ｒi+1 （Ｘi+1 ）が０になる可能性が出てくる。
【００４８】図７は、信号線の組Ｘ0 に対する次の信号
線の組Ｘ1 の例を示している。図７において、等価検証
の対象の信号線ａとｂは、論理素子４１、４２、４３、
４４、４５、４６、４７、４８、４９、５０から構成さ
れる部分回路の出力信号である。ただし、これらの各論
理素子は１出力のゲート素子であり、同じ論理素子から
出ている矢印は同じ出力を表すものとする。
線の組Ｘ1 の例を示している。図７において、等価検証
の対象の信号線ａとｂは、論理素子４１、４２、４３、
４４、４５、４６、４７、４８、４９、５０から構成さ
れる部分回路の出力信号である。ただし、これらの各論
理素子は１出力のゲート素子であり、同じ論理素子から
出ている矢印は同じ出力を表すものとする。
【００４９】例えば、疑似出力Ｘ0 ＝｛ａ，ｂ｝に対し
て、論理素子４３、４４、４５、４６の出力信号線の組
Ｘa を新たな擬似入力として論理関数を作っても、Ｘa
の各信号線は各々論理素子４１または４２にしか影響を
及ぼさないため、Ｘ0 の要素であるａとｂの間の関係を
表すことはできない。これに対して、論理素子４７、４
８、４９、５０の出力信号線の組Ｘb を擬似的な入力と
して論理関数を作れば、Ｘb の各信号線は論理素子４１
および４２の両方に影響を及ぼしているため、ａとｂの
間の関係を表せる可能性がある。このような場合には、
Ｘa ではなくＸ b を次の信号線の組Ｘ1 に選ぶことが望
ましい。
て、論理素子４３、４４、４５、４６の出力信号線の組
Ｘa を新たな擬似入力として論理関数を作っても、Ｘa
の各信号線は各々論理素子４１または４２にしか影響を
及ぼさないため、Ｘ0 の要素であるａとｂの間の関係を
表すことはできない。これに対して、論理素子４７、４
８、４９、５０の出力信号線の組Ｘb を擬似的な入力と
して論理関数を作れば、Ｘb の各信号線は論理素子４１
および４２の両方に影響を及ぼしているため、ａとｂの
間の関係を表せる可能性がある。このような場合には、
Ｘa ではなくＸ b を次の信号線の組Ｘ1 に選ぶことが望
ましい。
【００５０】ここで、図４（ｂ）の回路を例に取り、ラ
ベル付け処理について説明する。図８は、図４（ｂ）の
回路の２つの出力ｘ１とｘ２の等価性を検証するため
に、Ｘ 0 ＝｛ｘ１，ｘ２｝からＸ1 を求める際のラベル
値を示している。図８では、ＯＲゲート４とＸＯＲゲー
ト８の入力はともに信号線ｓ１、ｔ１に接続されている
ので、これらの信号線は信号線ｘ１とｘ２の両方からラ
ベル付けされる。したがって、Ｌ（ｓ１）＝Ｌ（ｔ１）
＝２となる。また、ｓ１、ｔ１より入力側にあるすべて
の信号線もｘ１とｘ２からたどることができるので、そ
れらのラベル値Ｌは２となる（ステップＳ２１）。今、
信号線Ａ、Ｂ、Ｃを外部入力とすると、Ｌ（Ａ）＝Ｌ
（Ｂ）＝Ｌ（Ｃ）＝２であるから、これらの最大ラベル
値もまたラベル値に等しく、Ｍ（Ａ）＝Ｍ（Ｂ）＝Ｍ
（Ｃ）＝２となる。したがって、（２）式より、ラベル
付けされたすべての信号線の最大ラベル値Ｍは２となる
（ステップＳ２２）。
ベル付け処理について説明する。図８は、図４（ｂ）の
回路の２つの出力ｘ１とｘ２の等価性を検証するため
に、Ｘ 0 ＝｛ｘ１，ｘ２｝からＸ1 を求める際のラベル
値を示している。図８では、ＯＲゲート４とＸＯＲゲー
ト８の入力はともに信号線ｓ１、ｔ１に接続されている
ので、これらの信号線は信号線ｘ１とｘ２の両方からラ
ベル付けされる。したがって、Ｌ（ｓ１）＝Ｌ（ｔ１）
＝２となる。また、ｓ１、ｔ１より入力側にあるすべて
の信号線もｘ１とｘ２からたどることができるので、そ
れらのラベル値Ｌは２となる（ステップＳ２１）。今、
信号線Ａ、Ｂ、Ｃを外部入力とすると、Ｌ（Ａ）＝Ｌ
（Ｂ）＝Ｌ（Ｃ）＝２であるから、これらの最大ラベル
値もまたラベル値に等しく、Ｍ（Ａ）＝Ｍ（Ｂ）＝Ｍ
（Ｃ）＝２となる。したがって、（２）式より、ラベル
付けされたすべての信号線の最大ラベル値Ｍは２となる
（ステップＳ２２）。
【００５１】次に、信号線ｘ１、ｘ２からファンイン方
向に向かってラベル値および最大ラベル値を調べると、
Ｌ（ｓ１）＝Ｍ（ｓ１）＝２、Ｌ（ｔ１）＝Ｍ（ｔ１）
＝２であることが分かる。そこで、信号線ｓ１とｔ１に
印を付けて、次の信号線の組Ｘ1 の候補とする（ステッ
プＳ２３）。
向に向かってラベル値および最大ラベル値を調べると、
Ｌ（ｓ１）＝Ｍ（ｓ１）＝２、Ｌ（ｔ１）＝Ｍ（ｔ１）
＝２であることが分かる。そこで、信号線ｓ１とｔ１に
印を付けて、次の信号線の組Ｘ1 の候補とする（ステッ
プＳ２３）。
【００５２】次に、ステップＳ２３で印を付けた信号線
のファンインを調べ、印の付いていないファンインの数
が一定数以下であるような信号線の印を消して、そのラ
ベル値Ｌを０にする（ステップＳ２４）。そして、印の
消された信号線があったかどうかを判定し（ステップＳ
２５）、そのような信号線があれば、もう一度ステップ
Ｓ２３以降の処理を繰り返し、次の信号線の組を修正す
る。一度印を消された信号線のラベル値Ｌは０になって
おり、その最大ラベル値Ｍとは異なるので、それが再び
印付けされることはない。
のファンインを調べ、印の付いていないファンインの数
が一定数以下であるような信号線の印を消して、そのラ
ベル値Ｌを０にする（ステップＳ２４）。そして、印の
消された信号線があったかどうかを判定し（ステップＳ
２５）、そのような信号線があれば、もう一度ステップ
Ｓ２３以降の処理を繰り返し、次の信号線の組を修正す
る。一度印を消された信号線のラベル値Ｌは０になって
おり、その最大ラベル値Ｍとは異なるので、それが再び
印付けされることはない。
【００５３】印の付いていないファンインの数が一定数
以下の信号線とは、言い換えれば、印の付いたファンイ
ンの割合が比較的大きいものを意味する。このような信
号線の値は、印の付いた他の信号線の値に大きく依存す
る。したがって、この信号線の印を消すことにより、他
の信号線と完全に独立なものや比較的独立性の高いもの
だけを、次の信号線の候補として残すことができる。こ
の後、ステップＳ２３において印の消された信号線の印
の付いていないファンインをたどり、Ｌ＝Ｍとなるよう
な新たな信号線を求めることになる。このとき、印の付
いていないファンインが多過ぎると処理に時間がかかる
ので、ステップＳ２４では、印の付いていないファンイ
ンの数を１以下に限定することが望ましい。
以下の信号線とは、言い換えれば、印の付いたファンイ
ンの割合が比較的大きいものを意味する。このような信
号線の値は、印の付いた他の信号線の値に大きく依存す
る。したがって、この信号線の印を消すことにより、他
の信号線と完全に独立なものや比較的独立性の高いもの
だけを、次の信号線の候補として残すことができる。こ
の後、ステップＳ２３において印の消された信号線の印
の付いていないファンインをたどり、Ｌ＝Ｍとなるよう
な新たな信号線を求めることになる。このとき、印の付
いていないファンインが多過ぎると処理に時間がかかる
ので、ステップＳ２４では、印の付いていないファンイ
ンの数を１以下に限定することが望ましい。
【００５４】尚、ステップＳ２３において印を付けられ
る信号線の数の上限値をあらかじめ決めておき、ステッ
プＳ２４において、その上限値を超えない範囲で信号線
の印を消すようにしてもよい。つまり、印の付いていな
いファンインを多数持つ信号線であっても、その印を消
して印付けを再度行った結果、次の信号線の候補の数が
上限値以下となると見込まれれば、その信号線の印を消
すことにする。このような操作を行えば、次の信号線の
組Ｘi+1 の要素の数を上限値以下に抑えることができ
る。
る信号線の数の上限値をあらかじめ決めておき、ステッ
プＳ２４において、その上限値を超えない範囲で信号線
の印を消すようにしてもよい。つまり、印の付いていな
いファンインを多数持つ信号線であっても、その印を消
して印付けを再度行った結果、次の信号線の候補の数が
上限値以下となると見込まれれば、その信号線の印を消
すことにする。このような操作を行えば、次の信号線の
組Ｘi+1 の要素の数を上限値以下に抑えることができ
る。
【００５５】こうした処理を次の信号線の候補が変化し
なくなるまで繰り返し、ステップＳ２５で印の消された
信号線がなければ、最終的に印の付いた信号線をＸi+1
の要素として（ステップＳ２６）、処理を終了する。
なくなるまで繰り返し、ステップＳ２５で印の消された
信号線がなければ、最終的に印の付いた信号線をＸi+1
の要素として（ステップＳ２６）、処理を終了する。
【００５６】例えば、図８において、印の付いていない
ファンインの数が１以下であるような信号線の印を消す
ことにする。このとき、印の付けられた信号線ｓ１を出
力とするＡＮＤゲート２のファンインは２つあるが、両
方とも印を持たないので印を消す条件に該当しない（ス
テップＳ２４）。また、信号線ｔ１も同様の理由で条件
に該当しないので、結局、これらの２つの信号線の印は
消去されず、ｓ１とｔ１はＸ1 の要素として残ることに
なる（ステップＳ２６）。
ファンインの数が１以下であるような信号線の印を消す
ことにする。このとき、印の付けられた信号線ｓ１を出
力とするＡＮＤゲート２のファンインは２つあるが、両
方とも印を持たないので印を消す条件に該当しない（ス
テップＳ２４）。また、信号線ｔ１も同様の理由で条件
に該当しないので、結局、これらの２つの信号線の印は
消去されず、ｓ１とｔ１はＸ1 の要素として残ることに
なる（ステップＳ２６）。
【００５７】次に、図５のステップＳ１３において、得
られたＸ1 からＲ1 （Ｘ1 ）を計算する。ここでは、Ｘ
0 ＝｛ｘ１，ｘ２｝であるから、
られたＸ1 からＲ1 （Ｘ1 ）を計算する。ここでは、Ｘ
0 ＝｛ｘ１，ｘ２｝であるから、
【００５８】
【数３】
【００５９】となり、ｘ１とｘ２をＸ1 ＝｛ｓ１，ｔ
１｝の関数として表すと、それぞれ、
１｝の関数として表すと、それぞれ、
【００６０】
【数４】
【００６１】となる。したがって、（１）式より、
【００６２】
【数５】
【００６３】となる。（３）式の右辺を計算すると、結
果的にＲ0 （Ｘ0 ）のｘ１とｘ２をそれぞれｓ１とｔ１
を用いて書き換えた結果と同じになり、
果的にＲ0 （Ｘ0 ）のｘ１とｘ２をそれぞれｓ１とｔ１
を用いて書き換えた結果と同じになり、
【００６４】
【数６】
【００６５】となる。（４）式の右辺の論理関数は０で
はないので、次にｉ＝１として（ステップＳ１５）、Ｘ
1 から次の信号線の組Ｘ2 を求める（ステップＳ１
２）。ここで、再び図６のステップＳ２１、Ｓ２２の処
理を行う。
はないので、次にｉ＝１として（ステップＳ１５）、Ｘ
1 から次の信号線の組Ｘ2 を求める（ステップＳ１
２）。ここで、再び図６のステップＳ２１、Ｓ２２の処
理を行う。
【００６６】図９は、図８のＸ1 ＝｛ｓ１，ｔ１｝から
Ｘ2 を求める際のラベル値を示している。図９では、信
号線Ａは信号線ｓ１からのみラベル付けされるので、Ｌ
（Ａ）＝Ｍ（Ａ）＝１となる。一方、信号線Ｂはｓ１と
ｔ１の両方からラベル付けされるので、Ｌ（Ｂ）＝Ｍ
（Ｂ）＝２となる。また、ＮＡＮＤゲート１の出力信号
線と信号線Ｃは、ともにｔ１からのみラベル付けされる
ので、それらのラベル値Ｌは１となる。このとき、ＮＡ
ＮＤゲート１の入力信号線Ｂのラベル値は２であるか
ら、その出力信号線の最大ラベル値Ｍも２となり、ラベ
ル値Ｌと異なる値をとる。これに対して、信号線Ｃの最
大ラベル値Ｍ（Ｃ）はＬ（Ｃ）と同じく１である。
Ｘ2 を求める際のラベル値を示している。図９では、信
号線Ａは信号線ｓ１からのみラベル付けされるので、Ｌ
（Ａ）＝Ｍ（Ａ）＝１となる。一方、信号線Ｂはｓ１と
ｔ１の両方からラベル付けされるので、Ｌ（Ｂ）＝Ｍ
（Ｂ）＝２となる。また、ＮＡＮＤゲート１の出力信号
線と信号線Ｃは、ともにｔ１からのみラベル付けされる
ので、それらのラベル値Ｌは１となる。このとき、ＮＡ
ＮＤゲート１の入力信号線Ｂのラベル値は２であるか
ら、その出力信号線の最大ラベル値Ｍも２となり、ラベ
ル値Ｌと異なる値をとる。これに対して、信号線Ｃの最
大ラベル値Ｍ（Ｃ）はＬ（Ｃ）と同じく１である。
【００６７】次に、信号線ｓ１、ｔ１からファンイン方
向に向かってラベル値および最大ラベル値を調べると、
Ｌ（Ａ）＝Ｍ（Ａ）＝１、Ｌ（Ｂ）＝Ｍ（Ｂ）＝２、Ｌ
（Ｃ）＝Ｍ（Ｃ）＝１であることが分かる。そこで、こ
れらの信号線Ａ、Ｂ、Ｃに印を付けて、次の信号線の組
Ｘ2 の候補とする（ステップＳ２３）。ここでは、ｔ１
のみにしか影響を与えないＮＡＮＤゲート１の出力信号
線がスキップされて、ｓ１とｔ１の両方に影響する信号
線ＢがＸ2 の要素の候補に選ばれている。Ｘ2に含まれ
る信号線Ａ、Ｂ、Ｃはいずれも外部入力なのでファンイ
ンを持たない。このため、ステップＳ２４では印が消さ
れず、これらの信号線の組がＸ2 として確定する（ステ
ップＳ２６）。
向に向かってラベル値および最大ラベル値を調べると、
Ｌ（Ａ）＝Ｍ（Ａ）＝１、Ｌ（Ｂ）＝Ｍ（Ｂ）＝２、Ｌ
（Ｃ）＝Ｍ（Ｃ）＝１であることが分かる。そこで、こ
れらの信号線Ａ、Ｂ、Ｃに印を付けて、次の信号線の組
Ｘ2 の候補とする（ステップＳ２３）。ここでは、ｔ１
のみにしか影響を与えないＮＡＮＤゲート１の出力信号
線がスキップされて、ｓ１とｔ１の両方に影響する信号
線ＢがＸ2 の要素の候補に選ばれている。Ｘ2に含まれ
る信号線Ａ、Ｂ、Ｃはいずれも外部入力なのでファンイ
ンを持たない。このため、ステップＳ２４では印が消さ
れず、これらの信号線の組がＸ2 として確定する（ステ
ップＳ２６）。
【００６８】次に、再び図５のステップＳ１３におい
て、得られたＸ2 からＲ2 （Ｘ2 ）を計算する。まず、
ｓ１とｔ１をＸ2 ＝｛Ａ，Ｂ，Ｃ｝の関数として表す
と、それぞれ、
て、得られたＸ2 からＲ2 （Ｘ2 ）を計算する。まず、
ｓ１とｔ１をＸ2 ＝｛Ａ，Ｂ，Ｃ｝の関数として表す
と、それぞれ、
【００６９】
【数７】
【００７０】となる。したがって、（１）、（４）式よ
り、
り、
【００７１】
【数８】
【００７２】となる。ここで、Ｒ2 （Ｘ2 ）＝０となっ
たので、元々の出力信号線であるｘ１とｘ２は等価であ
ることが検証された。もし、ｘ１とｘ２が外部出力であ
る場合には、図３のステップＳ２の判定結果はｙｅｓと
なり、図４（ａ）および図４（ｂ）の２つの回路は等価
であると判定して（ステップＳ５）、処理を終了する。
たので、元々の出力信号線であるｘ１とｘ２は等価であ
ることが検証された。もし、ｘ１とｘ２が外部出力であ
る場合には、図３のステップＳ２の判定結果はｙｅｓと
なり、図４（ａ）および図４（ｂ）の２つの回路は等価
であると判定して（ステップＳ５）、処理を終了する。
【００７３】ところで、図６のステップＳ２４で、特定
の信号線の印を消すことにより独立性の高い信号線だけ
を候補として残しているのは、例えば、図１０のような
場合に対応するためである。図１０の論理回路におい
て、信号線ａとｂの間の関係を表すために、｛ｃ，ｄ，
ｅ｝という信号線の組を用いると、 ａ＝ｃ・ｄ ｂ＝ｃ・ｅ となり、これだけではａとｂが等価かどうかは分からな
い。ところが、｛ｃ，ｄ，ｅ｝からｄおよびｅに依存し
ている信号線ｃを除外して、｛ｄ，ｅ｝という信号線の
組を用いると、 ａ＝ｄ・ｅ・ｄ＝ｄ・ｅ ｂ＝ｄ・ｅ・ｅ＝ｄ・ｅ となり、ａ＝ｂであることが直ちに分かる。このよう
に、他の信号線に対する依存性が強いものを論理関数の
疑似入力から除外することにより、等価検証をより効率
良く行える可能性が大きい。
の信号線の印を消すことにより独立性の高い信号線だけ
を候補として残しているのは、例えば、図１０のような
場合に対応するためである。図１０の論理回路におい
て、信号線ａとｂの間の関係を表すために、｛ｃ，ｄ，
ｅ｝という信号線の組を用いると、 ａ＝ｃ・ｄ ｂ＝ｃ・ｅ となり、これだけではａとｂが等価かどうかは分からな
い。ところが、｛ｃ，ｄ，ｅ｝からｄおよびｅに依存し
ている信号線ｃを除外して、｛ｄ，ｅ｝という信号線の
組を用いると、 ａ＝ｄ・ｅ・ｄ＝ｄ・ｅ ｂ＝ｄ・ｅ・ｅ＝ｄ・ｅ となり、ａ＝ｂであることが直ちに分かる。このよう
に、他の信号線に対する依存性が強いものを論理関数の
疑似入力から除外することにより、等価検証をより効率
良く行える可能性が大きい。
【００７４】図８および図９の論理回路では、ステップ
Ｓ２４で印が消された信号線はなかったので、次に、図
１１の論理回路を例に取って、図６の処理を再び説明す
る。図１１の回路において、ＡＮＤゲート５１の出力信
号線ｙ１およびＡＮＤゲート５２の出力信号線ｙ２の組
をＸ0 とし、Ｘ0 から次の信号線の組Ｘ1 を求めるもの
とする。
Ｓ２４で印が消された信号線はなかったので、次に、図
１１の論理回路を例に取って、図６の処理を再び説明す
る。図１１の回路において、ＡＮＤゲート５１の出力信
号線ｙ１およびＡＮＤゲート５２の出力信号線ｙ２の組
をＸ0 とし、Ｘ0 から次の信号線の組Ｘ1 を求めるもの
とする。
【００７５】まず、ＯＲゲート５３、ＡＮＤゲート５
４、５５、ＯＲゲート５６、５７、５８の各出力信号線
ｙ３、ｙ４、ｙ５、ｙ６、ｙ７、ｙ８について、ｙ１と
ｙ２からラベル付けを行うと、それらのラベル値はＬ
（ｙ３）＝Ｌ（ｙ５）＝１、Ｌ（ｙ４）＝Ｌ（ｙ６）＝
Ｌ（ｙ７）＝Ｌ（ｙ８）＝２となる（ステップＳ２
１）。また、Ｍ（ｙ５）＝１、Ｍ（ｙ６）＝Ｍ（ｙ７）
＝Ｍ（ｙ８）＝２とすると、（２）式よりＭ（ｙ３）＝
Ｍ（ｙ４）＝２となる（ステップＳ２２）。
４、５５、ＯＲゲート５６、５７、５８の各出力信号線
ｙ３、ｙ４、ｙ５、ｙ６、ｙ７、ｙ８について、ｙ１と
ｙ２からラベル付けを行うと、それらのラベル値はＬ
（ｙ３）＝Ｌ（ｙ５）＝１、Ｌ（ｙ４）＝Ｌ（ｙ６）＝
Ｌ（ｙ７）＝Ｌ（ｙ８）＝２となる（ステップＳ２
１）。また、Ｍ（ｙ５）＝１、Ｍ（ｙ６）＝Ｍ（ｙ７）
＝Ｍ（ｙ８）＝２とすると、（２）式よりＭ（ｙ３）＝
Ｍ（ｙ４）＝２となる（ステップＳ２２）。
【００７６】次に、ｙ１、ｙ２からファンイン方向に向
かってラベル値および最大ラベル値を調べていくと、最
初に現れる両者が等しい信号線はｙ５、ｙ６、ｙ４、ｙ
８の４つであることが分かる。そこで、これらの信号線
に印を付け、次の信号線の組の候補Ｘ1 ′とする（ステ
ップＳ２３）。ここで、ｙ４、ｙ５、ｙ６、ｙ８のファ
ンインを調べてみると、ｙ５、ｙ６、ｙ８は印のないフ
ァンインを２つずつ持ち、ｙ４は印の付いたファンイン
ｙ６、ｙ８と印のないファンインｙ７を持つことが分か
る。そこで、印のないファンインの数が１以下の信号線
の印を消すことにすると、ｙ４の印が消され、Ｌ（ｙ
４）＝０となる（ステップＳ２４）。
かってラベル値および最大ラベル値を調べていくと、最
初に現れる両者が等しい信号線はｙ５、ｙ６、ｙ４、ｙ
８の４つであることが分かる。そこで、これらの信号線
に印を付け、次の信号線の組の候補Ｘ1 ′とする（ステ
ップＳ２３）。ここで、ｙ４、ｙ５、ｙ６、ｙ８のファ
ンインを調べてみると、ｙ５、ｙ６、ｙ８は印のないフ
ァンインを２つずつ持ち、ｙ４は印の付いたファンイン
ｙ６、ｙ８と印のないファンインｙ７を持つことが分か
る。そこで、印のないファンインの数が１以下の信号線
の印を消すことにすると、ｙ４の印が消され、Ｌ（ｙ
４）＝０となる（ステップＳ２４）。
【００７７】印の消された信号線があったため、再びス
テップＳ２３で印付けが行われる。今度は、印の消され
た信号線ｙ４からファンイン方向に向かってラベル値等
が調べられ、新たに信号線ｙ７に印が付けられる。こう
して、ステップＳ２４の処理により、他の信号線ｙ６お
よびｙ８に対する依存性を持つｙ４が次の信号線の候補
からはずされ、その後のステップＳ２３の処理により、
独立な信号線ｙ７が候補に加えられる。ｙ７は印のない
ファンインを２つ持っているので、その印が消されるこ
とはなく（ステップＳ２４）、信号線ｙ５、ｙ６、ｙ
７、ｙ８の組がＸ 1 として確定する（ステップＳ２
６）。
テップＳ２３で印付けが行われる。今度は、印の消され
た信号線ｙ４からファンイン方向に向かってラベル値等
が調べられ、新たに信号線ｙ７に印が付けられる。こう
して、ステップＳ２４の処理により、他の信号線ｙ６お
よびｙ８に対する依存性を持つｙ４が次の信号線の候補
からはずされ、その後のステップＳ２３の処理により、
独立な信号線ｙ７が候補に加えられる。ｙ７は印のない
ファンインを２つ持っているので、その印が消されるこ
とはなく（ステップＳ２４）、信号線ｙ５、ｙ６、ｙ
７、ｙ８の組がＸ 1 として確定する（ステップＳ２
６）。
【００７８】以上説明したように、図５のステップＳ１
２において、できるだけ多くの出力信号に影響を与え、
互いに独立性の高い入力信号の組を求めているので、内
部信号線の等価検証を高速かつ確実に行うことができ
る。したがって、等価と判定された内部信号線の情報を
用いて、検証対象の回路部分を徐々に狭めていくことが
でき、回路全体の等価検証もまた効率化される。
２において、できるだけ多くの出力信号に影響を与え、
互いに独立性の高い入力信号の組を求めているので、内
部信号線の等価検証を高速かつ確実に行うことができ
る。したがって、等価と判定された内部信号線の情報を
用いて、検証対象の回路部分を徐々に狭めていくことが
でき、回路全体の等価検証もまた効率化される。
【００７９】
【発明の効果】本発明によれば、２つの組合せ論理回路
の等価検証において、内部信号線同士の等価関係を完全
に確認することができ、その結果を用いて論理回路の等
価検証を効率良く行うことができる。このため、検証に
要する処理時間が大幅に短縮され、実用性の高い等価検
証が可能になる。
の等価検証において、内部信号線同士の等価関係を完全
に確認することができ、その結果を用いて論理回路の等
価検証を効率良く行うことができる。このため、検証に
要する処理時間が大幅に短縮され、実用性の高い等価検
証が可能になる。
【図１】本発明の原理図である。
【図２】実施形態のシステム構成図である。
【図３】回路の等価検証処理のフローチャートである。
【図４】等価信号線のつなぎかえの例を示す図である。
【図５】信号線の等価検証処理のフローチャートであ
る。
る。
【図６】信号線の組を求める処理のフローチャートであ
る。
る。
【図７】信号線の組の例を示す図である。
【図８】Ｘ1 を求めるためのラベル値の例を示す図であ
る。
る。
【図９】Ｘ2 を求めるためのラベル値の例を示す図であ
る。
る。
【図１０】独立な信号線の組の例を示す図である。
【図１１】信号線の組を求める他の例を示す図である。
【図１２】構造の異なる等価な回路の例を示す図であ
る。
る。
【図１３】検証が困難な回路の例を示す図である。
１、５ ＮＡＮＤゲート ２、３、６、７、５１、５２、５４、５５ ＡＮＤゲー
ト ４、５３、５６、５７、５８ ＯＲゲート ８ ＸＯＲゲート ９、１０、１１、１２ 組合せ回路 ２１ 回路情報記憶手段 ２２ 信号線選択手段 ２３ 論理関数生成手段 ２４ 判定手段 ３１ ＣＰＵ ３２ メモリ ３３ 入力装置 ３４ 表示装置 ３５ バス ４１、４２、４３、４４、４５、４６、４７、４８、４
９、５０ 論理素子
ト ４、５３、５６、５７、５８ ＯＲゲート ８ ＸＯＲゲート ９、１０、１１、１２ 組合せ回路 ２１ 回路情報記憶手段 ２２ 信号線選択手段 ２３ 論理関数生成手段 ２４ 判定手段 ３１ ＣＰＵ ３２ メモリ ３３ 入力装置 ３４ 表示装置 ３５ バス ４１、４２、４３、４４、４５、４６、４７、４８、４
９、５０ 論理素子
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 664 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (14)
- 【請求項１】 ２つの論理回路の等価性を検証し、検証
結果を出力する情報処理システムにおいて、 前記２つの論理回路を構成する複数の論理素子に関する
回路情報と、検証に用いる第１の信号線の組とを記憶す
る回路情報記憶手段と、前記２つの論理回路において、等価な２つの信号線の一
方を代表信号線として残し、他方を該代表信号線につな
ぎ替える処理手段と、 前記２つの論理回路から１つずつ取り出した比較すべき
２つの信号線より入力側にあり、該比較すべき２つの信
号線の両方に影響を及ぼす信号線を選んで、前記第１の
信号線の組に加える信号線選択手段と、 前記回路情報と第１の信号線の組とを用いて、前記比較
すべき２つの信号線の各々の論理関数を生成する論理関
数生成手段と、 生成された２つの論理関数に基づいて前記比較すべき２
つの信号線が等価かどうかを判定し、判定結果を用いて
前記２つの論理回路が機能的に等価かどうかを検証する
判定手段とを備えることを特徴とする論理回路検証シス
テム。 - 【請求項２】 前記信号線選択手段は、前記第１の信号
線の組に含まれる各信号線の直接のファンインを調べ、
該第１の信号線の組に含まれないファンインの数が一定
数以下であるような信号線を、該第１の信号線の組から
除去することを特徴とする請求項１記載の論理回路検証
システム。 - 【請求項３】 前記信号線選択手段は、前記比較すべき
２つの信号線からファンイン側に向かって信号線をたど
り、通過経路上の信号線にラベル付けを行い、該比較す
べき２つの信号線の両方からラベル付けされる信号線を
前記第１の信号線の組に加えることを特徴とする請求項
１記載の論理回路検証システム。 - 【請求項４】 前記信号線選択手段は、前記第１の信号
線の組に含まれる各信号線の直接のファンインを調べ、
すべてのファンインが該第１の信号線の組に含まれるよ
うな信号線を、該第１の信号線の組から除去することを
特徴とする請求項１記載の論理回路検証システム。 - 【請求項５】 前記信号線選択手段は、前記第１の信号
線の組に含まれる各信号線の直接のファンインを調べ、
該第１の信号線の組に含まれないファンインの数が一定
数以下であるような信号線を、該第１の信号線の組から
除去することを特徴とする請求項１記載の論理回路検証
システム。 - 【請求項６】 前記論理関数生成手段は、前記２つの論
理回路の外部入力側から順に信号線の対を取り出して、
該信号線の対の各々の論理関数を生成し、前記判定手段
は、等価と判定した信号線の対の情報を用いて前記回路
情報記憶手段が記憶する前記回路情報を書き換えること
を特徴とする請求項１記載の論理回路検証システム。 - 【請求項７】 前記論理関数生成手段は、前記２つの論
理関数から前記比較すべき２つの信号線の差異を表す論
理関数を生成し、前記判定手段は、該差異を表す論理関
数を用いて該比較すべき２つの信号線が等価かどうかを
判定することを特徴とする請求項１記載の論理回路検証
システム。 - 【請求項８】 前記論理関数生成手段は、前記第１の信
号線の組を擬似的な入力とし、前記比較すべき２つの信
号線を疑似的な出力とする前記２つの論理関数を計算
し、前記判定手段は、該２つの論理関数が等価なときは
該比較すべき２つの信号線が等価であると判定し、等価
でないときは該比較すべき２つの信号線の出力値が異な
るような入力値の組合せを該第１の信号線の組が取り得
るかどうかを調べることを特徴とする請求項１記載の論
理回路検証システム。 - 【請求項９】 前記２つの論理関数が等価でないとき、
前記信号線選択手段は、前記第１の信号線の組より入力
側にあり、該第１の信号線の組の中の少なくとも２つ以
上の信号線に影響を及ぼす信号線を含む第２の信号線の
組を生成し、前記論理関数生成手段は、該第２の信号線
の組を擬似的な入力とし、該第１の信号線の組を擬似的
な出力とする第１の信号線の組の論理関数を生成し、前
記判定手段は、該第１の信号線の組の論理関数と前記２
つの論理関数とを用いて、前記比較すべき２つの信号線
の出力値が異なる場合があるかどうかを調べることを特
徴とする請求項８記載の論理回路検証システム。 - 【請求項１０】 前記信号線選択手段は、前記第１の信
号線の組からファンイン側に向かって信号線をたどり、
通過経路上の信号線にラベル付けを行い、該第１の信号
線の組に含まれるできるだけ多くの信号線からラベル付
けされる信号線を、前記第２の信号線の組に加えること
を特徴とする請求項９記載の論理回路検証システム。 - 【請求項１１】 前記信号線選択手段は、前記第２の信
号線の組に含まれる各信号線の直接のファンインを調
べ、該第２の信号線の組に含まれないファンインの数が
一定数以下であるような信号線を、該第２の信号線の組
から除去することを特徴とする請求項９記載の論理回路
検証システム。 - 【請求項１２】 前記信号線選択手段は、前記第２の信
号線の組から前記２つの論理回路の外部入力に至るまで
の間で、新たな信号線の組を順に生成し、前記論理関数
生成手段は、生成された信号線の組を新たに疑似的な入
力として直近の信号線の組を疑似的な出力とする論理関
数を順に生成していき、前記判定手段は、生成された論
理関数を用いて、前記比較すべき２つの信号線の出力値
が異なる場合があるかどうかを調べることを特徴とする
請求項９記載の論理回路検証システム。 - 【請求項１３】 ２つの論理回路の等価性を検証し、検
証結果を出力する情報処理システムにおいて、 前記２つの論理回路を構成する複数の論理素子に関する
回路情報と、検証に用いる第１の信号線の組を記憶する
回路情報記憶手段と、前記２つの論理回路において、等価な２つの信号線の一
方を代表信号線として残し、他方を該代表信号線につな
ぎ替える処理手段と、 前記２つの論理回路から１つずつ取り出した比較すべき
２つの信号線より入力側にある信号線を選んで、前記第
１の信号線の組に加え、該第１の信号線の組に含まれる
各信号線の直接のファンインを調べて、該第１の信号線
の組に含まれないファンインの数が一定数以下であるよ
うな信号線を、該第１の信号線の組から除去する信号線
選択手段と、 前記回路情報と前記第１の信号線の組とを用いて、前記
比較すべき２つの信号線の各々の論理関数を生成する論
理関数生成手段と、 生成された２つの論理関数に基づいて前記比較すべき２
つの信号線が等価かどうかを判定し、判定結果を用いて
前記２つの論理回路が機能的に等価かどうかを検証する
判定手段とを備えることを特徴とする論理回路検証シス
テム。 - 【請求項１４】 ２つの論理回路を構成する複数の論理
素子に関する回路情報を情報処理装置に格納し、 前記情報処理装置が、前記回路情報を用いて、以下の
ａ）、ｂ）、ｃ）、ｄ）、ｅ）およびｆ）の処理を行う
ことを特徴とする論理回路検証方法。 ａ）前記２つの論理回路において、等価な２つの信号線
の一方を代表信号線として残し、他方を該代表信号線に
つなぎ替える処理 ｂ）前記２つの論理回路から１つずつ比較すべき２つの
信号線を取り出す処理 ｃ）前記 比較すべき２つの信号線より入力側にあり、該
比較すべき２つの信号線の両方に影響を及ぼす信号線を
選んで、選んだ信号線を含む第１の信号線の組を生成
し、該第１の信号線の組を記憶する処理 ｄ）前記 回路情報と前記第１の信号線の組とを用いて、
前記２つの信号線の各々の論理関数を生成する処理 ｅ） 生成された２つの論理関数に基づいて前記２つの信
号線が等価かどうかを判定する処理 ｆ） 判定結果を用いて前記２つの論理回路が機能的に等
価かどうかを検証する処理
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26881595A JP3179004B2 (ja) | 1995-10-17 | 1995-10-17 | 論理回路検証システムおよび方法 |
| US08/692,096 US5909374A (en) | 1995-10-17 | 1996-08-07 | System and method for verifying logic circuit based on signal line set affecting internal signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26881595A JP3179004B2 (ja) | 1995-10-17 | 1995-10-17 | 論理回路検証システムおよび方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09114869A JPH09114869A (ja) | 1997-05-02 |
| JP3179004B2 true JP3179004B2 (ja) | 2001-06-25 |
Family
ID=17463645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26881595A Expired - Fee Related JP3179004B2 (ja) | 1995-10-17 | 1995-10-17 | 論理回路検証システムおよび方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5909374A (ja) |
| JP (1) | JP3179004B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1131164A (ja) * | 1997-07-11 | 1999-02-02 | Fujitsu Ltd | 回路シミュレーション方法および装置 |
| US6026222A (en) * | 1997-12-23 | 2000-02-15 | Nec Usa, Inc. | System for combinational equivalence checking |
| US6662323B1 (en) * | 1999-07-07 | 2003-12-09 | Nec Corporation | Fast error diagnosis for combinational verification |
| US6473884B1 (en) * | 2000-03-14 | 2002-10-29 | International Business Machines Corporation | Method and system for equivalence-checking combinatorial circuits using interative binary-decision-diagram sweeping and structural satisfiability analysis |
| JP2001290859A (ja) * | 2000-04-06 | 2001-10-19 | Mitsubishi Electric Corp | 論理検証方法及び装置 |
| US6625789B2 (en) * | 2000-04-14 | 2003-09-23 | Hitachi, Ltd. | Computer-readable medium for recording interface specifications |
| US6993730B1 (en) * | 2001-01-10 | 2006-01-31 | Tempus Fugit, Inc. | Method for rapidly determining the functional equivalence between two circuit models |
| US7093218B2 (en) * | 2004-02-19 | 2006-08-15 | International Business Machines Corporation | Incremental, assertion-based design verification |
| FR2870000B1 (fr) * | 2004-05-05 | 2006-08-11 | Hispano Suiza Sa | Controle de la robustesse d'une modelisation d'un systeme physique |
| JP4519097B2 (ja) | 2006-03-29 | 2010-08-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR100837270B1 (ko) * | 2006-06-07 | 2008-06-11 | 삼성전자주식회사 | 스마트 카드 및 그것의 데이터 보안 방법 |
| US9878233B2 (en) | 2012-12-10 | 2018-01-30 | Dianne Elizabeth MacIntyre | Dice board game |
| US20140159307A1 (en) * | 2012-12-10 | 2014-06-12 | Dianne Elizabeth MacIntyre-Melody | Gresham dice/board game |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243538B1 (en) * | 1989-08-09 | 1995-11-07 | Hitachi Ltd | Comparison and verification system for logic circuits and method thereof |
-
1995
- 1995-10-17 JP JP26881595A patent/JP3179004B2/ja not_active Expired - Fee Related
-
1996
- 1996-08-07 US US08/692,096 patent/US5909374A/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 松永裕介、"関数処理に基づく含意操作と組み合せ回路の等価性検証について"、情報処理学会研究報告、情報処理学会、平成７年１０月１９日、Ｖｏｌ．９５、Ｎｏ．９９、ｐ．５３〜６０（ＤＡ−７７） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09114869A (ja) | 1997-05-02 |
| US5909374A (en) | 1999-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6718520B1 (en) | Method and apparatus for selectively providing hierarchy to a circuit design | |
| JP3179004B2 (ja) | 論理回路検証システムおよび方法 | |
| US6637013B1 (en) | Method and system for automating design rule check error correction in a CAD environment | |
| JP3168839B2 (ja) | 論理エミュレーションシステム及び等価回路生成方法 | |
| JPH11328251A (ja) | モデル検査のための動作環境を自動的に生成する方法 | |
| JP3153403B2 (ja) | 半導体集積回路の遅延時間計算装置 | |
| JP2004038617A (ja) | 論理検証システム及び方法、論理コーン抽出装置及び方法、論理検証及び論理コーン抽出プログラム | |
| JPH07129642A (ja) | 初期化可能非同期回路設計を合成する方法 | |
| US20080235640A1 (en) | Method and apparatus for performing static analysis optimization in a design verification system | |
| Entrena et al. | Timing optimization by an improved redundancy addition and removal technique | |
| US20070266361A1 (en) | Logic verification method, logic verification apparatus and recording medium | |
| US20220327269A1 (en) | Computing device and method for detecting clock domain crossing violation in design of memory device | |
| US7735035B1 (en) | Method and system for creating a boolean model of multi-path and multi-strength signals for verification | |
| JP3161314B2 (ja) | 論理シミュレーション装置および論理シミュレート方法 | |
| US20240037312A1 (en) | Selective scan insertion for rapid scan design verification | |
| JP2845154B2 (ja) | 論理シミュレーション用モデルの作成方法 | |
| JP2001235522A (ja) | テストベクタ作成装置 | |
| JP3696302B2 (ja) | テストベクトル生成方法及び生成装置 | |
| JP4182279B2 (ja) | 論理検証方法及びプログラム | |
| JPWO2003036523A1 (ja) | シミュレーション方法、シミュレーションプログラム及び表示処理方法 | |
| JPH08202743A (ja) | スイッチレベルシミュレーションシステム | |
| JP2002041595A (ja) | バックアノテーション装置およびその方法 | |
| JP3652220B2 (ja) | 論理回路検証装置及び論理回路検証方法及び論理回路検証プログラムを格納した記録媒体 | |
| JPH06243190A (ja) | 論理シミュレータ | |
| JPH09204450A (ja) | 電子回路の論理生成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010403 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080413 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090413 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090413 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100413 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110413 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110413 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120413 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130413 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140413 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |