JP2001127287A - 絶縁ゲート型半導体装置 - Google Patents
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Abstract
れないようにしてサージ耐量を改善した絶縁ゲート型半
導体装置を提供する。 【解決手段】 SOI基板1のn-型シリコン層1cが
素子分離領域2により区画されて高抵抗ドレイン層3が
形成される。このドレイン層3の表面にp型ベース層4
が形成され、このベース層4内にn+型ソース層5が形
成される。ドレイン層3のベース層4から離れた位置に
n+型ドレイン・コンタクト層6が形成される。ベース
層4の素子分離領域2に近い方の周縁表面をチャネル領
域7として、ここにゲート絶縁膜8を介してゲート電極
9が形成される。ソース電極11は、ゲート電極9とド
レイン・コンタクト層6との間でソース層5とベース層
4に同時にコンタクトするように形成される。
Description
出力回路等に用いて好適な絶縁ゲート型半導体装置に関
する。
示すように、nチャネルMOSトランジスタQ1,Q2
を用いて構成したものがよく用いられる。nチャネルM
OSトランジスタを用いるのは、pチャネルに比べて電
流駆動能力が高く、またサージ耐性も高いからである。
これらの出力回路トランジスタQ1,Q2に好適な構造
として、SOI(Silicon-On-Insulator)基板に形成さ
れるDMOS(Double-Diffused MOS)トランジスタが
知られている。
ランジスタ構造を示している。SOI基板のn-型シリ
コン層1cの一部が素子分離領域2により囲まれて高抵
抗ドレイン層3となる。素子分離領域2は、シリコン層
1cの底部絶縁膜1bに達する深さに溝2aを形成し、
その側壁に絶縁膜2bを形成して多結晶シリコン2cを
埋め込んで形成される。これにより高抵抗ドレイン層3
は、他の素子領域から完全に誘電体分離される。
層4が形成され、このベース層4の表面にn+型のソー
ス層5が形成される。高抵抗ドレイン層3には、ベース
層4から所定距離離れてn+型のドレイン・コンタクト
層6が形成される。ベース層4のソース層5と高抵抗ド
レイン層3により挟まれた領域をチャネル領域7とし
て、この上にゲート絶縁膜8を介してゲート電極9が形
成される。ソース電極11はソース層5とp型ベース層
4に同時にコンタクトするように形成される。ドレイン
・コンタクト層6にはドレイン電極12が接続される。
は、ベース層4とソース層5とは、ゲート電極9を拡散
マスクの一部とする不純物の二重拡散により形成され、
これらのベース層4とソース層5の拡散深さの差により
チャネル領域7がゲート電極9に対して自己整合的に形
成される。
(Electrostatic-Discharge)耐量(サージ耐量)に対
する要求が厳しい。上述したDMOSトランジスタを用
いた場合のサージ耐量を改善する方法として従来は、ソ
ース・ドレイン間隔を大きくして、トランジスタ耐圧そ
のものを高くする方法、トランジスタ面積を大きくして
その寄生容量によりサージパルスを吸収する方法、等が
考えられている。
耐量の改善の方法は、素子面積を大きくする割には、サ
ージ耐量の改善効果が小さいという問題があった。特
に、図7に示すように、SOI基板を用いたDMOSト
ランジスタでは、素子領域が完全に絶縁分離されてい
て、寄生トランジスタ等により基板にサージ電流を流す
経路は形成されない。従って、サージ電流が全て素子内
部を流れ、これがサージ耐量の改善を難しくしている。
サージによる降伏電流の一部が、破線で示すように、ゲ
ート絶縁膜8を通りゲート電極9に抜けることである。
即ち、通常のDMOSトランジスタ構造では、ソース電
極11とドレイン電極12の間にゲート電極9が配置さ
れる。このため、ドレインからソースに抜ける降伏電流
はp型ベース層4のゲート電極9の直下を通り、ベース
層4での電圧降下によりチャネル領域7が電位上昇す
る。この結果、降伏電流の一部がゲート電極9に抜ける
ために、ゲート絶縁膜8が破壊される。
もので、サージによる降伏電流がゲート電極直下を流れ
ないようにしてサージ耐量を改善した絶縁ゲート型半導
体装置を提供することを目的としている。
ト型半導体装置は、半導体基板と、この半導体基板に素
子分離領域により区画された第1導電型のドレイン層
と、このドレイン層の表面に形成された第2導電型のベ
ース層と、前記ドレイン層の表面に前記ベース層から離
れて形成された第1導電型のドレイン・コンタクト層
と、前記ベース層の表面に選択的に形成された第1導電
型のソース層と、前記ベース層の前記素子分離領域に近
い側の周縁表面をチャネル領域として、このチャネル領
域上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極とドレイン層との間に配置されて前記ソ
ース層とベース層にコンタクトするソース電極と、を有
することを特徴とする。
・コンタクト層に近い側の周縁ではなく、素子分離領域
に近い側の周縁表面をチャネル領域として用いることに
より、ドレイン・コンタクト層との関係でゲートとソー
スの配置が従来のMOSトランジスタとは逆になる。従
ってこの発明によるMOSトランジスタでは、サージに
よるドレイン・ソース間の降伏電流は、ゲート電極直下
を通ることなくソース電極に抜ける。このため、従来の
ようなゲート電極直下の電位上昇、その結果としてのゲ
ート絶縁膜を通るゲート電極への電流突き抜けが生じる
ことはなく、サージによるゲート絶縁膜破壊という事故
が抑制される。
は、支持基板と、この支持基板上に第1の絶縁膜により
支持基板と分離された状態で形成された第1導電型の半
導体層とを有するSOI基板とする。この場合ドレイン
層は、半導体層の一部が素子分離領域により囲まれたも
のである。またこの発明において好ましくは、素子分離
領域は、ドレイン層を囲んで第1の絶縁膜に達する深さ
に形成された素子分離溝と、この素子分離溝の少なくと
も側壁に形成された第2の絶縁膜とを有するものとす
る。
層は例えば、ゲート電極を拡散マスクの一部として用い
た不純物の二重拡散により形成され、これによりDMO
Sトランジスタが得られる。ベース層及びソース層は、
ドレイン・コンタクト層を挟んで二箇所に配置されても
よいし、或いはベース層、ソース層及びゲート電極が、
ドレイン・コンタクト層を取り囲んでリング状に形成さ
れてもよい。
また、半導体基板と、この半導体基板に素子分離領域に
より区画された第1導電型の第1ベース層と、この第1
ベース層の表面に形成された第2導電型の第2ベース層
と、前記第1ベース層の表面に前記第2ベース層から離
れて形成された第2導電型のドレイン層と、前記第2ベ
ース層の表面に選択的に形成された第1導電型のソース
層と、前記第2ベース層の前記素子分離領域に近い側の
周縁表面をチャネル領域として、このチャネル領域上に
ゲート絶縁膜を介して形成されたゲート電極と、前記ソ
ース層と第2ベース層にコンタクトするように形成され
たソース電極とを備えて、IGBT(Insulated Gate B
ipolar Transistor)として構成することもできる。
の実施の形態を説明する。以下の実施の形態では、第1
導電型としてn型、第2導電型としてp型を用いるが、
各部の導電型を逆にしてもよい。 [実施の形態1]図1Aはこの発明の実施の形態による
DMOSトランジスタの平面図であり、図1Bは図1A
のA−A’断面図である。半導体基板1はこの実施の形
態の場合、支持基板としてのp-型シリコン基板1a
と、この上にシリコン酸化膜等の絶縁膜1bを介して形
成されたn-型シリコン層1cとからなるSOI基板で
ある。このSOI基板1は具体的には、シリコン基板の
直接接着技術により作られる。
に、素子分離領域2により囲まれた高抵抗のドレイン層
3が区画される。素子分離領域2はこの実施の形態の場
合、底部絶縁膜1bに達する深さに素子分離溝2aを形
成し、この溝2aの側壁にシリコン酸化膜等の絶縁膜2
bを形成して、多結晶シリコン2cを埋め込んで構成さ
れている。これによりドレイン層3は他の領域から完全
に誘電体分離される。
に区画されており、その表面の長手方向の一端寄りに矩
形のp型ベース層4が形成され、このベース層4から離
れてドレイン層3の長手方向の他端寄りに矩形のn+型
ドレイン・コンタクト層6が形成されている。p型ベー
ス層4のドレイン・コンタクト層6側とは反対の周縁寄
りには矩形のn+型ソース層5が形成されている。図1
Bに示すように、ソース層5とドレイン・コンタクト層
6を横切るA−A’断面では、ベース層4の周縁は、ド
レイン・コンタクト層6に近い方と素子分離領域2に近
い方の2箇所あるが、そのうち素子分離領域2に近い方
の周縁表面をチャネル領域7として、この上にゲート絶
縁膜8を介してゲート電極9が形成されている。
ソース層5より先にゲート電極9が作られる。そしてゲ
ート電極9を不純物拡散マスクの一部として用いて(即
ち図1Bにおいて、ゲート電極9の右側エッジをマスク
開口のエッジとして)、p型不純物とn型不純物の二重
拡散を行うことにより、ベース層4とソース層5を形成
する。これにより、ゲート電極9に自己整合された形で
チャネル領域7が形成される。
絶縁膜10で覆われ、これにコンタクト孔が開けられ
て、ソース層5及びドレイン・コンタクト層6にそれぞ
れコンタクトするソース電極11及びドレイン電極12
が形成される。ソース電極11はソース層5と同時に、
ベース層4にもコンタクトさせる。これにより、DMO
Sトランジスタのバルク領域であるベース層4は、ソー
スと同電位に固定されることになる。
ース層4のドレイン・コンタクト層6から遠い方の周縁
(言い換えれば、素子分離領域2に近い側の周縁)の表
面をチャネル領域7としている。即ち、ソース電極11
とドレイン電極12の間にゲート電極9が配置される通
常の電極配置と異なり、この実施の形態ではゲート電極
9、ソース電極11、ドレイン電極12の順に配置され
る。従ってゲート電極9に正のバイアスを与えてDMO
Sトランジスタをオンさせたとき、ソースからドレイン
に流れる電子電流は、図1Bに破線で示したように流れ
る。即ち、ソース層5から流れ出る電子電流は、ドレイ
ン・コンタクト層6から離れる方向にチャネル領域7を
通ってドレイン層3に入り、ベース層4の側面を迂回し
ながらその底面下を流れて、ドレイン・コンタクト層6
まで流れる。
おいて、サージによりドレイン・ソース間に降伏電流が
流れる様子を、従来の図8(a)と対応させて図8
(b)に示した。この実施の形態の場合、ゲート電極9
がソース電極11の外側にあるから、破線で示すように
降伏電流はゲート電極9の直下を流れることがなく、ソ
ース電極11に抜ける。これにより、サージによるゲー
ト絶縁膜の破壊が防止され、高いESD耐性が得られ
る。
実施の形態によるDMOSトランジスタの平面図であ
り、図2Bは図2AのA−A’断面図である。先の実施
の形態と対応する部分には先の実施の形態と同じ符号を
付して詳細な説明は省く。この実施の形態では、素子分
離された高抵抗ドレイン層3の表面の長手方向両端部に
p型ベース層4a,4bが形成され、これらのベース層
4a,4bのそれぞれにn+型ソース層5a,5bが形
成されている。n+型ドレイン・コンタクト層6は、二
つのベース層4a,4bの中間位置に一つ形成されてい
る。ベース層4a,4bのドレイン・コンタクト層6か
ら遠い方の周縁表面がそれぞれチャネル領域7a,7b
とされ、ここにゲート絶縁膜8を介してゲート電極9
a,9bが形成されている。
造は、先の実施の形態のゲート及びソース部分をドレイ
ンを挟んで対称的に二つ配置したものということができ
る。但しゲート電極9a,9bは、図2Aに示すように
同じ多結晶シリコン膜等により連続的にパターン形成さ
れる。ソース層5a,5bとベース層4a,4bにコン
タクトするソース電極11a,11bも同様に、図2A
に示したように連続的にメタル膜によりパターン形成さ
れる。
造は、先の実施の形態に比べて電流容量を大きいものと
する場合に有効である。サージ耐量については、先の実
施の形態と同様の理由で改善される。
形態によるDMOSトランジスタの平面図である。断面
図は先の実施の形態の図2Bと同じになるので省略し
た。この実施の形態では、p型ベース層4、更にその中
のn+型ソース層5が、ドレイン・コンタクト層6を取
り囲むようにリング状に拡散形成されている。そして、
ベース層4の外周部表面を全てチャネル領域7として、
ゲート電極9もリング状にパターン形成されている。そ
の他、先の実施の形態1,2と同様である。この実施の
形態によっても、先の実施の形態と同様の効果が得られ
る。
は、多数キャリアの伝導を利用する通常のMOSトラン
ジスタであるが、この発明は導電変調型のMOSトラン
ジスタ、即ちバイポーラ動作をするIGBTにも同様に
適用可能である。図4はその様な実施の形態のIBGT
断面構造を、実施の形態1の図1Bに対応させて示して
いる。実施の形態1と異なる点は、実施の形態1のn+
型ドレイン・コンタクト層6の部分が、p+型ドレイン
層42となることである。また実施の形態1の高抵抗ド
レイン層3は、この実施の形態では機能的には第1ベー
ス層41となり、実施の形態1と同様のp型ベース層4
が第2ベース層となる。平面図は図1Aと同様であるの
で省略する。
によりソース層5からの電子注入と、電子がドレイン層
42に到達することによるドレイン層42からのホール
注入とによる導電変調が起こる点が通常のMOSトラン
ジスタと異なる。そして導電変調の効果により、低いオ
ン電圧が得られる。そしてこのIGBTの場合も、先の
各実施の形態と同様の理由でサージ耐量が大きいものと
なる。IGBTについて、実施の形態2或いは実施の形
態3と同様のレイアウトを採用することももちろん有効
である。
変形した実施の形態のDMOSトランジスタの断面を図
1Bに対応させて示している。この実施の形態の半導体
基板1はSOI基板ではなく、支持基板としてのp-型
シリコン基板51aにn-型シリコン層51bを例えば
エピタキシャル成長させたエピタキシャル基板を用いて
いる。また素子分離領域2も誘電体分離でなく、シリコ
ン基板1に達するp+型拡散層52を形成したpn接合
分離を利用している。その他は、実施の形態1と同様で
ある。この実施の形態によっても、ゲート、ソース、ド
レインの配置関係により、先の実施の形態と同様にサー
ジ耐量が高いものとなる。このpn接合分離の構造で実
施の形態2,3と同様のレイアウトを採用した場合も同
様である。
ージによる降伏電流がゲート電極直下を流れないように
拡散層及び電極のレイアウトを考慮することにより、サ
ージ耐量を改善した絶縁ゲート型半導体装置を得ること
ができる。
平面図である。
平面図である。
面図である。
面図である。
の断面図である。
MOSトランジスタのサージによる降伏電流の流れる様
子を示す図である。
…シリコン層、2…素子分離領域、2a…素子分離溝、
2b…絶縁膜、2c…多結晶シリコン、3…高抵抗ドレ
イン層、4…p型ベース層、5…n+型ソース層、6…
n+型ドレイン・コンタクト層、7…チャネル領域、8
…ゲート絶縁膜、9…ゲート電極、10…絶縁膜、11
…ソース電極、12…ドレイン電極。
Claims (7)
- 【請求項1】 半導体基板と、 この半導体基板に素子分離領域により区画された第1導
電型のドレイン層と、 このドレイン層の表面に形成された第2導電型のベース
層と、 前記ドレイン層の表面に前記ベース層から離れて形成さ
れた第1導電型のドレイン・コンタクト層と、 前記ベース層の表面に選択的に形成された第1導電型の
ソース層と、 前記ベース層の前記素子分離領域に近い側の周縁表面を
チャネル領域として、このチャネル領域上にゲート絶縁
膜を介して形成されたゲート電極と、 前記ソース層とベース層にコンタクトするソース電極
と、を有することを特徴とする絶縁ゲート型半導体装
置。 - 【請求項2】 前記半導体基板は、支持基板と、この支
持基板上に第1の絶縁膜により支持基板と分離された状
態で形成された第1導電型の半導体層とを有し、 前記ドレイン層は、前記半導体層の一部が前記素子分離
領域により囲まれたものであることを特徴とする請求項
1記載の絶縁ゲート型半導体装置。 - 【請求項3】 前記素子分離領域は、前記ドレイン層を
囲んで前記第1の絶縁膜に達する深さに形成された素子
分離溝と、この素子分離溝の少なくとも側壁に形成され
た第2の絶縁膜とを有することを特徴とする請求項2記
載の絶縁ゲート型半導体装置。 - 【請求項4】 前記ベース層とソース層は、前記ゲート
電極を拡散マスクの一部として用いた不純物の二重拡散
により形成されていることを特徴とする請求項1記載の
絶縁ゲート型半導体装置。 - 【請求項5】 前記ベース層及びソース層は、前記ドレ
イン・コンタクト層を挟んで二箇所に配置されているこ
とを特徴とする請求項1記載の絶縁ゲート型半導体装
置。 - 【請求項6】 前記ベース層、ソース層及びゲート電極
は、前記ドレイン・コンタクト層を取り囲んでリング状
に形成されていることを特徴とする請求項1記載の絶縁
ゲート型半導体装置。 - 【請求項7】 半導体基板と、 この半導体基板に素子分離領域により区画された第1導
電型の第1ベース層と、 この第1ベース層の表面に形成された第2導電型の第2
ベース層と、 前記第1ベース層の表面に前記第2ベース層から離れて
形成された第2導電型のドレイン層と、 前記第2ベース層の表面に選択的に形成された第1導電
型のソース層と、 前記第2ベース層の前記素子分離領域に近い側の周縁表
面をチャネル領域として、このチャネル領域上にゲート
絶縁膜を介して形成されたゲート電極と、 前記ソース層と第2ベース層にコンタクトするように形
成されたソース電極と、を有することを特徴とする絶縁
ゲート型半導体装置。
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JP2005101581A (ja) * | 2003-08-29 | 2005-04-14 | Fuji Electric Holdings Co Ltd | 半導体装置 |
US6972458B2 (en) | 2002-12-18 | 2005-12-06 | Denso Corporation | Horizontal MOS transistor |
CN101814526A (zh) * | 2009-02-20 | 2010-08-25 | 株式会社半导体能源研究所 | 半导体装置以及其制造方法 |
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