JP3157741B2 - 2進10進変換回路 - Google Patents
2進10進変換回路Info
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- JP3157741B2 JP3157741B2 JP07522497A JP7522497A JP3157741B2 JP 3157741 B2 JP3157741 B2 JP 3157741B2 JP 07522497 A JP07522497 A JP 07522497A JP 7522497 A JP7522497 A JP 7522497A JP 3157741 B2 JP3157741 B2 JP 3157741B2
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Description
【0001】
【発明の属する技術分野】本発明は、情報処理装置にお
ける2進10進変換回路に関し、特に、変換速度を向上
させた2進10進変換回路に関する。
ける2進10進変換回路に関し、特に、変換速度を向上
させた2進10進変換回路に関する。
【0002】
【従来の技術】従来の2進10進変換回路においては、
たとえば、「特開昭59−168543号公報」記載の
技術のように、2進データの各ビットを1ビット毎に検
査することにより変換を行っている。
たとえば、「特開昭59−168543号公報」記載の
技術のように、2進データの各ビットを1ビット毎に検
査することにより変換を行っている。
【0003】図7は、この従来の技術を示すブロック図
である。図7を参照すると、この2進10進変換回路
は、2進データセレクタ11と、2進データレジスタ1
2と、10進加算器13と、10進データレジスタ14
とから構成される。
である。図7を参照すると、この2進10進変換回路
は、2進データセレクタ11と、2進データレジスタ1
2と、10進加算器13と、10進データレジスタ14
とから構成される。
【0004】変換対象2進データ000と2進データレ
ジスタ12を1ビット左にシフトしたデータ300とを
2進データセレクタ11に入力し、2進データセレクタ
11の出力100を2進データレジスタ12に入力し、
10進データレジスタ14の出力500を10進加算器
13の両方の入力に入力し、2進データレジスタ12の
最上位1ビット200を10進加算器13のキャリー入
力に入力し、10進加算器13の出力400を10進デ
ータレジスタ14に入力する。
ジスタ12を1ビット左にシフトしたデータ300とを
2進データセレクタ11に入力し、2進データセレクタ
11の出力100を2進データレジスタ12に入力し、
10進データレジスタ14の出力500を10進加算器
13の両方の入力に入力し、2進データレジスタ12の
最上位1ビット200を10進加算器13のキャリー入
力に入力し、10進加算器13の出力400を10進デ
ータレジスタ14に入力する。
【0005】まず、変換対象の2進データ000を2進
データセレクタ11を経由して2進データレジスタ12
にロードし、同時に10進データレジスタ14をリセッ
トする。
データセレクタ11を経由して2進データレジスタ12
にロードし、同時に10進データレジスタ14をリセッ
トする。
【0006】次に、2進データレジスタ12の最上位ビ
ット200と10進データレジスタ14のデータ500
とを10進加算器13で加算することにより、10進デ
ータレジスタ14の値500の2倍数と2進データレジ
スタ12の最上位ビット200との加算を行う。また、
10進加算器13の出力400を10進データレジスタ
14に格納すると同時に、2進データレジスタ12のデ
ータを1ビット左シフトしたデータ300を、2進デー
タセレクタ11を経由して2進データレジスタ12に格
納する。
ット200と10進データレジスタ14のデータ500
とを10進加算器13で加算することにより、10進デ
ータレジスタ14の値500の2倍数と2進データレジ
スタ12の最上位ビット200との加算を行う。また、
10進加算器13の出力400を10進データレジスタ
14に格納すると同時に、2進データレジスタ12のデ
ータを1ビット左シフトしたデータ300を、2進デー
タセレクタ11を経由して2進データレジスタ12に格
納する。
【0007】この動作を2進データのビット数分だけ繰
り返すことにより2進10進変換を行っている。
り返すことにより2進10進変換を行っている。
【0008】
【発明が解決しようとする課題】上述した従来の2進1
0進変換回路では、2進データがn(正整数)ビットと
すると、n回の加算動作が演算回路に要求される。この
ため2進10進変換に必要な実行時間が大きくなり、演
算速度の低下および処理時間の増大を招くという欠点が
ある。
0進変換回路では、2進データがn(正整数)ビットと
すると、n回の加算動作が演算回路に要求される。この
ため2進10進変換に必要な実行時間が大きくなり、演
算速度の低下および処理時間の増大を招くという欠点が
ある。
【0009】本発明の目的は、10進データの持つ特質
を利用し、従来の2進10進変換回路へ、わずかな回路
を追加することにより、従来技術が持つ問題点を改善し
た2進10進変換回路を提供することである。
を利用し、従来の2進10進変換回路へ、わずかな回路
を追加することにより、従来技術が持つ問題点を改善し
た2進10進変換回路を提供することである。
【0010】
【課題を解決するための手段】本発明の第1の2進10
進変換回路は、10進データの加算を行う2つのデータ
入力およびキャリ入力を持つ10進加算器と10進デー
タの2倍数のデータを生成する10進2倍数生成回路と
を有し、前記10進2倍数生成回路の出力を前記10進
加算器の前記2つのデータ入力の上位に入力し、変換対
象2進データの2ビットのうちの上位ビットを前記10
進加算器の前記2つのデータ入力の下位に入力し、前記
変換対象2進データの2ビットのうちの下位ビットを前
記10進加算器の前記キャリ入力に入力し、前記変換対
象2進データを2ビット毎に10進数に変換する。
進変換回路は、10進データの加算を行う2つのデータ
入力およびキャリ入力を持つ10進加算器と10進デー
タの2倍数のデータを生成する10進2倍数生成回路と
を有し、前記10進2倍数生成回路の出力を前記10進
加算器の前記2つのデータ入力の上位に入力し、変換対
象2進データの2ビットのうちの上位ビットを前記10
進加算器の前記2つのデータ入力の下位に入力し、前記
変換対象2進データの2ビットのうちの下位ビットを前
記10進加算器の前記キャリ入力に入力し、前記変換対
象2進データを2ビット毎に10進数に変換する。
【0011】本発明の第2の2進10進変換回路は、
(a)2進データを保持する2進データレジスタと、
(b)変換対象2進データと前記2進データレジスタの
出力を2ビット左にシフトしたデータとのいずれかを選
択し、前記2進データレジスタへ出力する2進データ選
択回路と、(c)前記変換対象2進データから10進デ
ータに変換された10進データを格納する10進データ
レジスタと、(d)前記10進データレジスタの出力の
10進の2倍数のデータ生成する10進2倍数生成回路
と、(e)前記10進2倍数生成回路の出力を2つのデ
ータ入力の上位に入力し、前記2進データレジスタの上
位2ビットうちの上位ビットを前記2つのデータ入力の
下位に入力し、前記上位2ビットのうちの下位ビットを
前記10進加算器の前記キャリ入力に入力し、前記10
進データレジスタの出力の4倍数と前記2進データレジ
スタの上位2ビットとの10進加算を行うことにより、
2ビット毎に前記変換対象2進データを前記10進デー
タに変換し、前記10進データレジスタに出力する10
進加算器と、を有する。
(a)2進データを保持する2進データレジスタと、
(b)変換対象2進データと前記2進データレジスタの
出力を2ビット左にシフトしたデータとのいずれかを選
択し、前記2進データレジスタへ出力する2進データ選
択回路と、(c)前記変換対象2進データから10進デ
ータに変換された10進データを格納する10進データ
レジスタと、(d)前記10進データレジスタの出力の
10進の2倍数のデータ生成する10進2倍数生成回路
と、(e)前記10進2倍数生成回路の出力を2つのデ
ータ入力の上位に入力し、前記2進データレジスタの上
位2ビットうちの上位ビットを前記2つのデータ入力の
下位に入力し、前記上位2ビットのうちの下位ビットを
前記10進加算器の前記キャリ入力に入力し、前記10
進データレジスタの出力の4倍数と前記2進データレジ
スタの上位2ビットとの10進加算を行うことにより、
2ビット毎に前記変換対象2進データを前記10進デー
タに変換し、前記10進データレジスタに出力する10
進加算器と、を有する。
【0012】本発明の第3の2進10進変換回路は、前
記第2の2進10進変換回路であって、前記2進データ
レジスタと、前記2進データ選択回路と、前記10進デ
ータレジスタと、前記10進2倍数生成回路と、前記1
0進加算器とを含んで1チップで構成される。
記第2の2進10進変換回路であって、前記2進データ
レジスタと、前記2進データ選択回路と、前記10進デ
ータレジスタと、前記10進2倍数生成回路と、前記1
0進加算器とを含んで1チップで構成される。
【0013】[作用]2進10進変換を、10進データ
の2倍数生成回路と10進加算器を用いて、2ビット毎
に行うため、2進データがn(正整数)ビットとする
と、n/2回の加算動作で10進データへの変換を行う
ことができる。このため実行時間が従来の1/2と少な
くなり、演算速度の高速化および処理時間の短縮を容易
に実現できる。
の2倍数生成回路と10進加算器を用いて、2ビット毎
に行うため、2進データがn(正整数)ビットとする
と、n/2回の加算動作で10進データへの変換を行う
ことができる。このため実行時間が従来の1/2と少な
くなり、演算速度の高速化および処理時間の短縮を容易
に実現できる。
【0014】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図1は、本発明の実
施の形態を示すブロック図である。図1を参照すると、
本発明の2進10進変換回路は、2進データセレクタ1
1と、2進データレジスタ12と、10進加算器13
と、10進データレジスタ14と、10進2倍数生成回
路15とから構成される。また、変換対象2進データ0
00と2進データレジスタ12のデータを2ビット左に
シフトしたデータ300とを2進データセレクタ11に
入力する。また、2進データセレクタ11の出力100
を2進データレジスタ12に入力し、10進データレジ
スタ14の出力500を10進2倍数生成回路15に入
力し、10進2倍数生成回路15の出力600(2倍数
の最下位ビットの0を除いたデータ)を、10進加算器
13の両方の入力の最下位1ビット以外のビットに入力
し、2進データレジスタ12の最上位1ビット200
を、10進加算器13の両方の入力の最下位ビットに入
力し、2進データレジスタ12の最上位1ビットの次の
ビット201を、10進加算器13のキャリー入力に入
力し、10進加算器13の出力400を10進データレ
ジスタ14に入力する。図2は、図1の10進2倍数生
成回路15のブロック図である。図2を参照すると、1
0進2倍数生成回路15は、 j桁(jは正整数)の10進データ d0(0),d0(1),d0(2),d0(3)・・
・di−1(0),di−1(1),di−1(2),
di−1(3),di(0),di(1),di
(2),di(3),di+1(0),di+1
(1),di+1(2),di+1(3),・・・,d
j−1(0),dj−1(1),dj−1(2),dj
−1(3) から、 10進2倍数データ D−1(3),D0(0),D0(1),D0(2),
D0(3)・・・Di−1(0),Di−1(1),D
i−1(2),Di−1(3),Di(0),Di
(1),Di(2),Di(3),Di+1(0),D
i+1(1),Di+1(2),Di+1(3),・・
・,Dj−1(0),Dj−1(1),Dj−1
(2),Dj−1(3) を生成するように、1桁の10進2倍数生成回路20〜
24から構成される(これらはすべて同一の構成を持
つ)。図3は、図2の1桁の10進2倍数生成回路20
〜24の詳細回路図である。図4は1桁の10進2倍数
生成回路20〜24の変換表である。図4に示すとお
り、10進データの1桁は“0”から“9”までである
ことから、その2倍数は“0”から“18”までであ
り、10進2倍数生成結果の変換桁の最下位ビットD
(3)は必ず“0”となる。図5は、図1の10進数の
10進2倍数生成回路15の1桁単位の変換表である。
複数桁の10進数の10進2倍数の生成においては、下
位桁からの桁上がりが1ビット生じるが、図4で説明し
た通り、各桁の最下位ビットは2倍されることにより
“0”となるため、下位桁からの桁上がり1ビットをそ
のまま入れることができる。
て図面を参照して詳細に説明する。図1は、本発明の実
施の形態を示すブロック図である。図1を参照すると、
本発明の2進10進変換回路は、2進データセレクタ1
1と、2進データレジスタ12と、10進加算器13
と、10進データレジスタ14と、10進2倍数生成回
路15とから構成される。また、変換対象2進データ0
00と2進データレジスタ12のデータを2ビット左に
シフトしたデータ300とを2進データセレクタ11に
入力する。また、2進データセレクタ11の出力100
を2進データレジスタ12に入力し、10進データレジ
スタ14の出力500を10進2倍数生成回路15に入
力し、10進2倍数生成回路15の出力600(2倍数
の最下位ビットの0を除いたデータ)を、10進加算器
13の両方の入力の最下位1ビット以外のビットに入力
し、2進データレジスタ12の最上位1ビット200
を、10進加算器13の両方の入力の最下位ビットに入
力し、2進データレジスタ12の最上位1ビットの次の
ビット201を、10進加算器13のキャリー入力に入
力し、10進加算器13の出力400を10進データレ
ジスタ14に入力する。図2は、図1の10進2倍数生
成回路15のブロック図である。図2を参照すると、1
0進2倍数生成回路15は、 j桁(jは正整数)の10進データ d0(0),d0(1),d0(2),d0(3)・・
・di−1(0),di−1(1),di−1(2),
di−1(3),di(0),di(1),di
(2),di(3),di+1(0),di+1
(1),di+1(2),di+1(3),・・・,d
j−1(0),dj−1(1),dj−1(2),dj
−1(3) から、 10進2倍数データ D−1(3),D0(0),D0(1),D0(2),
D0(3)・・・Di−1(0),Di−1(1),D
i−1(2),Di−1(3),Di(0),Di
(1),Di(2),Di(3),Di+1(0),D
i+1(1),Di+1(2),Di+1(3),・・
・,Dj−1(0),Dj−1(1),Dj−1
(2),Dj−1(3) を生成するように、1桁の10進2倍数生成回路20〜
24から構成される(これらはすべて同一の構成を持
つ)。図3は、図2の1桁の10進2倍数生成回路20
〜24の詳細回路図である。図4は1桁の10進2倍数
生成回路20〜24の変換表である。図4に示すとお
り、10進データの1桁は“0”から“9”までである
ことから、その2倍数は“0”から“18”までであ
り、10進2倍数生成結果の変換桁の最下位ビットD
(3)は必ず“0”となる。図5は、図1の10進数の
10進2倍数生成回路15の1桁単位の変換表である。
複数桁の10進数の10進2倍数の生成においては、下
位桁からの桁上がりが1ビット生じるが、図4で説明し
た通り、各桁の最下位ビットは2倍されることにより
“0”となるため、下位桁からの桁上がり1ビットをそ
のまま入れることができる。
【0015】したがって、j桁(jは正整数)の10進
数の任意の1桁の di(0),di(1),di(2),di(3) を10進2倍数 Di−1(3),Di(0),Di(1),Di
(2),Di(3) に変換する場合(iは0からj−1の正整数)、 Di−1(3)=di(0)+di(1)*(di
(2)+di(3)) Di(0)=di(0)*di(3)+di(1)*d
i(2)’*di(3)’ Di(1)=di(0)*di(3)’+di(1)’
*di(2)+di(2)*di(3) Di(2)=di(0)’*di(1)’*di(3)
+di(1)*di(2)*di(3)’+di(0)
*di(3)’ の論理により生成できる(ここで、「*」は論理積、
「+」は論理和、「’」は反転(コンプリメント)を示
している)。
数の任意の1桁の di(0),di(1),di(2),di(3) を10進2倍数 Di−1(3),Di(0),Di(1),Di
(2),Di(3) に変換する場合(iは0からj−1の正整数)、 Di−1(3)=di(0)+di(1)*(di
(2)+di(3)) Di(0)=di(0)*di(3)+di(1)*d
i(2)’*di(3)’ Di(1)=di(0)*di(3)’+di(1)’
*di(2)+di(2)*di(3) Di(2)=di(0)’*di(1)’*di(3)
+di(1)*di(2)*di(3)’+di(0)
*di(3)’ の論理により生成できる(ここで、「*」は論理積、
「+」は論理和、「’」は反転(コンプリメント)を示
している)。
【0016】よって、図3の10進1桁の10進2倍数
生成回路20等を、図2のように並列に接続して10進
2倍数生成回路15を構成することにより、複数桁の1
0進数の10進2倍数を生成することができる。
生成回路20等を、図2のように並列に接続して10進
2倍数生成回路15を構成することにより、複数桁の1
0進数の10進2倍数を生成することができる。
【0017】次に、本発明の実施の形態の動作につい
て、図1と図6を参照して説明する。図6は、2進デー
タ“1110010000110110”を10進デー
タに変換する場合の演算動作を、演算サイクル毎に各構
成回路の出力値を示した状態推移表である。まず、変換
対象の2進データ000を2進データセレクタ11を経
由して2進データレジスタ12にロードし、同時に10
進データレジスタ14をリセットする。
て、図1と図6を参照して説明する。図6は、2進デー
タ“1110010000110110”を10進デー
タに変換する場合の演算動作を、演算サイクル毎に各構
成回路の出力値を示した状態推移表である。まず、変換
対象の2進データ000を2進データセレクタ11を経
由して2進データレジスタ12にロードし、同時に10
進データレジスタ14をリセットする。
【0018】次に、10進データレジスタ14のデータ
500から10進2倍数生成回路15により10進2倍
数データ600(最下位1ビットは除いたデータ)を生
成する。2進データレジスタ12の最上位1ビット20
0と、2進データレジスタ12の最上位1ビットの次の
ビット201(すなわち、2進データレジスタ12の最
上位2ビット)と、10進2倍数生成回路15の出力6
00とを10進加算器13で加算することにより、10
進データレジスタ14の値の4倍数生成と、2進データ
レジスタ12の最上位2ビットの加算とを行う。
500から10進2倍数生成回路15により10進2倍
数データ600(最下位1ビットは除いたデータ)を生
成する。2進データレジスタ12の最上位1ビット20
0と、2進データレジスタ12の最上位1ビットの次の
ビット201(すなわち、2進データレジスタ12の最
上位2ビット)と、10進2倍数生成回路15の出力6
00とを10進加算器13で加算することにより、10
進データレジスタ14の値の4倍数生成と、2進データ
レジスタ12の最上位2ビットの加算とを行う。
【0019】また、10進加算器13の出力400を1
0進データレジスタ14に格納すると同時に、2進デー
タレジスタ12のデータを2ビット左シフトしたデータ
300を、2進データレジスタ12に格納する。
0進データレジスタ14に格納すると同時に、2進デー
タレジスタ12のデータを2ビット左シフトしたデータ
300を、2進データレジスタ12に格納する。
【0020】この動作を2進データのビット数の半分の
回数だけ繰り返すことにより、変換対象の2進データ0
00が10進データ900に2進10進変換される。こ
のようにして、本発明により、2進データ“11100
10000110110”を10進データ“5842
2”に変換する動作が、変換対象2進データのビット数
の1/2回のサイクル数で実現できる。
回数だけ繰り返すことにより、変換対象の2進データ0
00が10進データ900に2進10進変換される。こ
のようにして、本発明により、2進データ“11100
10000110110”を10進データ“5842
2”に変換する動作が、変換対象2進データのビット数
の1/2回のサイクル数で実現できる。
【0021】
【発明の効果】以上説明したように、本発明には、nビ
ットの2進データを2ビット単位に10進データに変換
することにより、従来必要としたn回の演算がn/2回
となり、演算速度の向上を達成できるという効果があ
る。
ットの2進データを2ビット単位に10進データに変換
することにより、従来必要としたn回の演算がn/2回
となり、演算速度の向上を達成できるという効果があ
る。
【図1】本発明の実施の形態を示すブロック図である。
【図2】図1の10進2倍数生成回路のブロック図であ
る。
る。
【図3】1桁の10進2倍数生成回路の回路図である。
【図4】1桁の10進2倍数生成回路の変換表である。
【図5】複数桁の10進2倍数生成回路の変換表であ
る。
る。
【図6】10進2倍数生成回路における変換の状態推移
表である。
表である。
【図7】従来の技術の2進10進変換回路を示すブロッ
ク図である。
ク図である。
11 2進データセレクタ 12 2進データレジスタ 13 10進加算器 14 10進データレジスタ 15 10進2倍数生成回路 20〜24 1桁の10進2倍数生成回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−61333(JP,A) 特開 昭53−78133(JP,A) 特開 昭59−139443(JP,A) 特開 昭59−177645(JP,A) 特開 昭60−169229(JP,A) 特開 昭61−251331(JP,A) 特開 平3−13011(JP,A) 実開 昭58−85235(JP,U) (58)調査した分野(Int.Cl.7,DB名) H03M 7/12
Claims (3)
- 【請求項1】 10進データの加算を行う2つのデータ
入力およびキャリ入力を持つ10進加算器と10進デー
タの2倍数のデータを生成する10進2倍数生成回路と
を有し、前記10進2倍数生成回路の出力を前記10進
加算器の前記2つのデータ入力の上位に入力し、変換対
象2進データの2ビットのうちの上位ビットを前記10
進加算器の前記2つのデータ入力の下位に入力し、前記
変換対象2進データの2ビットのうちの下位ビットを前
記10進加算器の前記キャリ入力に入力し、前記変換対
象2進データを2ビット毎に10進数に変換することを
特徴とする2進10進変換回路。 - 【請求項2】(a)2進データを保持する2進データレ
ジスタと、(b)変換対象2進データと前記2進データ
レジスタの出力を2ビット左にシフトしたデータとのい
ずれかを選択し、前記2進データレジスタへ出力する2
進データ選択回路と、(c)前記変換対象2進データか
ら10進データに変換された10進データを格納する1
0進データレジスタと、(d)前記10進データレジス
タの出力の10進の2倍数のデータ生成する10進2倍
数生成回路と、(e)前記10進2倍数生成回路の出力
を2つのデータ入力の上位に入力し、前記2進データレ
ジスタの上位2ビットうちの上位ビットを前記2つのデ
ータ入力の下位に入力し、前記上位2ビットのうちの下
位ビットを前記10進加算器の前記キャリ入力に入力
し、前記10進データレジスタの出力の4倍数と前記2
進データレジスタの上位2ビットとの10進加算を行う
ことにより、2ビット毎に前記変換対象2進データを前
記10進データに変換し、前記10進データレジスタに
出力する10進加算器と、を有することを特徴とする2
進10進変換回路。 - 【請求項3】 前記2進データレジスタと、前記2進デ
ータ選択回路と、前記10進データレジスタと、前記1
0進2倍数生成回路と、前記10進加算器とを含んで1
チップで構成されることを特徴とする請求項2記載の2
進10進変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07522497A JP3157741B2 (ja) | 1997-03-27 | 1997-03-27 | 2進10進変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07522497A JP3157741B2 (ja) | 1997-03-27 | 1997-03-27 | 2進10進変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10271008A JPH10271008A (ja) | 1998-10-09 |
JP3157741B2 true JP3157741B2 (ja) | 2001-04-16 |
Family
ID=13570051
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07522497A Expired - Fee Related JP3157741B2 (ja) | 1997-03-27 | 1997-03-27 | 2進10進変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3157741B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012209755A (ja) | 2011-03-29 | 2012-10-25 | Fujitsu Ltd | 演算回路及び2進数の変換方法 |
-
1997
- 1997-03-27 JP JP07522497A patent/JP3157741B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10271008A (ja) | 1998-10-09 |
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