JP3936476B2 - 符号生成器 - Google Patents
符号生成器 Download PDFInfo
- Publication number
- JP3936476B2 JP3936476B2 JP26161098A JP26161098A JP3936476B2 JP 3936476 B2 JP3936476 B2 JP 3936476B2 JP 26161098 A JP26161098 A JP 26161098A JP 26161098 A JP26161098 A JP 26161098A JP 3936476 B2 JP3936476 B2 JP 3936476B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- code
- logic
- circuit
- selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明は、直交符号を生成するための符号生成器に関する。
【０００２】
【従来の技術】
直交符号は、デジタル情報の暗号化やスペクトラム拡散通信における拡散符号など、広い分野で利用されている。特に、この種の直交符号として有名なのが、２k ×２k のアダマール行列Ｈk の行ベクトルとして定義される符号であり、こうしたアダマール行列Ｈk から導かれる直交符号は、疑似ランダム符号などの雑音源としても利用されている。
【０００３】
尚、アダマール行列ＨK の一般式は、文献「スペクトル拡散通信システム：科学技術出版社・横山光雄著」等に記載されているように、下記の式１で表される。
【０００４】
【数１】
【０００５】
従って、１番目の階層の行列Ｈ1 を下記の式２とすると、２番目の階層の行列Ｈ2 は式３のようになり、３番目の階層の行列Ｈ3 は式４のようになる。そして、例えば式３において、行列Ｈ2 の各行が、符号長が４（＝２2 ）ビットの４つの直交符号Ｃ0 〜Ｃ3 となり、同様に、式４において、行列Ｈ3 の各行が、符号長が８（＝２3 ）ビットの８つの直交符号Ｃ0 〜Ｃ7 となる。尚、以下の説明において、このようなアダマール行列の行ベクトルとして定義される直交符号を、アダマール系の直交符号といい、また、ｋ番目の階層の行列Ｈk の各行である符号長が２k ビットで２k 個の直交符号を、符号系列番号ｋの直交符号という。
【０００６】
【数２】
【０００７】
【数３】
【０００８】
【数４】
【０００９】
ところで、従来より、この種の直交符号は、その演算結果を予めＲＯＭなどのメモリに記憶させておき、そのメモリから必要に応じて所望の符号を読み出すことにより生成するようにしていた。
例えば、アダマール系の直交符号うちで、６番目の階層の行列Ｈ6 から導かれる符号系列番号ｋ＝６の直交符号の何れかを任意に生成するためには、６４（＝２6 ）×６４ビットのデータを記憶可能なメモリを用意すると共に、そのメモリの０から６３までの符号番号に対応する各アドレスに、予め式１の行列式に基づき演算した６４個の直交符号Ｃ0 〜Ｃ63を夫々記憶させておき、そのメモリから必要に応じて任意の直交符号を読み出すこととなる。
【００１０】
【発明が解決しようとする課題】
よって、従来の技術では、例えば、１０番目の階層の行列Ｈ10から導かれる符号系列番号１０の直交符号のように、符号長が非常に長い符号を生成する場合には、１０２４（＝２10）×１０２４ビットのデータを記憶可能な大きなメモリが必要となる。
【００１１】
また、５番目の階層の行列Ｈ5 や６番目の階層の行列Ｈ6 といった具合に、異なる階層の行列から夫々導かれる任意の符号長の直交符号を生成する場合には、各階層の行列に基づく演算結果を予め別々のメモリに記憶しておく必要があり、更に多くのメモリが必要となる。
【００１２】
このように、従来の技術では、符号長が非常に長い直交符号を生成する場合や、任意の符号長の直交符号を生成する場合に、非常に多くのメモリが必要となってしまう。
本発明は、こうした問題に鑑みなされたものであり、メモリを必要とせず小規模な回路構成によって任意の直交符号を生成することのできる符号生成器を提供することを目的としている。
【００１３】
【課題を解決するための手段、及び発明の効果】
上記目的を達成するためになされた本発明の符号生成器は、正論理を表す二値信号と負論理を表す二値信号とを、外部から与えられる出力選択用二値信号に応じて択一的に出力する第１の選択回路と、その第１の選択回路の次段に直列に接続され、入力される二値信号をそのまま出力する非反転出力動作と前記入力される二値信号の論理を反転させて出力する反転出力動作とが、外部から与えられる出力選択用二値信号に応じて切り替えられるｎ−１個の第２の選択回路と、第１入力端子及び第２入力端子を有すると共に、前記第１の選択回路及び前記ｎ−１個の第２の選択回路からなるｎ個の選択回路の各々に対応して設けられたｎ個の論理回路とを備えている。
【００１４】
そして、ｎ個の各論理回路は、第１入力端子に入力される出力許可用二値信号が出力許可を表す方の論理である場合に、第２入力端子に入力される二値信号を自己に対応する選択回路へ前記出力選択用二値信号として出力し、逆に、第１入力端子に入力される前記出力許可用二値信号が出力禁止を表す方の論理である場合には、第２入力端子に入力される二値信号に拘わらず、自己に対応する選択回路へ出力する前記出力選択用二値信号の論理を予め定められた一方の論理に保持する。
【００１５】
そして更に、本発明の符号生成器では、信号出力手段が、前記ｎ個の各論理回路の第２入力端子へ周期的に論理が反転する二値信号を出力するのであるが、この信号出力手段は、ｎ個の選択回路のうちで１段目（即ち、第１の選択回路）から数えてｘ段目（但し、ｘは１からｎまでの各々の整数）の選択回路に対応する論理回路の第２入力端子へは、クロックに同期し且つそのクロックの周期の２x-1 倍の時間毎に論理が反転する二値信号を出力する。
【００１６】
このような本発明の符号生成器において、例えば、符号長が８（＝２3 ）ビットの直交符号を生成する場合には、予め、第１の選択回路の次段に第２の選択回路を２個以上直列に接続して、選択回路の総段数を３段以上に設定しておく。
そして、１段目の選択回路（第１の選択回路）から数えて３段目よりも後段の選択回路に夫々対応する各論理回路の第１入力端子へ、出力禁止を表す論理の出力許可用二値信号を供給すると共に、１段目から３段目までの選択回路に夫々対応する各論理回路の第１入力端子へ、出力許可と出力禁止との何れかを表す論理の出力許可用二値信号を適宜供給すれば、最終段の選択回路から所望の符号を出力させることができる。
【００１７】
具体例を挙げると、例えば、１段目の選択回路に対応する論理回路の第１入力端子のみに、出力許可を表す論理の出力許可用二値信号を供給すれば、信号出力手段から各論理回路の第２入力端子へ夫々出力される二値信号のうちで、クロックの１周期毎に論理が反転する二値信号（つまり、信号出力手段から１段目の選択回路に対応する論理回路の第２入力端子へ出力される二値信号であって、クロックの周期の２1-1 倍の時間毎に論理が反転する二値信号）が、１段目の選択回路に出力選択用二値信号として与えられることとなる。よって、最終段の選択回路からは、クロックの１周期毎に論理が反転する信号が出力され、この結果、最終段の選択回路からは、式４の符号Ｃ1 のように、１ビット毎に論理が反転する８ビットの符号が繰り返し出力されることとなる。
【００１８】
また、２段目の選択回路に対応する論理回路の第１入力端子のみに、出力許可を表す論理の出力許可用二値信号を供給すれば、信号出力手段から各論理回路の第２入力端子へ夫々出力される二値信号のうちで、クロックの２周期毎に論理が反転する二値信号（つまり、信号出力手段から２段目の選択回路に対応する論理回路の第２入力端子へ出力される二値信号であって、クロックの周期の２2-1 倍の時間毎に論理が反転する二値信号）が、２段目の選択回路に出力選択用二値信号として与えられることとなる。よって、最終段の選択回路からは、クロックの２周期毎に論理が反転する信号が出力され、この結果、最終段の選択回路からは、式４の符号Ｃ2 のように、２ビット毎に論理が反転する８ビットの符号が繰り返し出力されることとなる。
【００１９】
また更に、１段目の選択回路と２段目の選択回路とに夫々対応する論理回路の第１入力端子に、出力許可を表す論理の出力許可用二値信号を供給すれば、信号出力手段から各論理回路の第２入力端子へ夫々出力される二値信号のうちで、クロックの１周期毎に論理が反転する二値信号が１段目の選択回路に出力選択用二値信号として与えられると共に、クロックの２周期毎に論理が反転する二値信号が２段目の選択回路に出力選択用二値信号として与えられることとなる。よって、最終段の選択回路からは、クロックの１周期毎に論理が反転する信号を更にクロックの２周期毎に論理反転させた信号が出力され、この結果、最終段の選択回路からは、式４の符号Ｃ3 のように、１ビット毎に論理が反転する符号を更に２ビット毎に論理反転させた８ビットの符号が繰り返し出力されることとなる。
【００２０】
一方また、２段目の選択回路と３段目の選択回路とに夫々対応する論理回路の第１入力端子に、出力許可を表す論理の出力許可用二値信号を供給すれば、信号出力手段から各論理回路の第２入力端子へ夫々出力される二値信号のうちで、クロックの２周期毎に論理が反転する二値信号が２段目の選択回路に出力選択用二値信号として与えられると共に、クロックの４周期毎に論理が反転する二値信号（つまり、信号出力手段から３段目の選択回路に対応する論理回路の第２入力端子へ出力される二値信号であって、クロックの周期の２3-1 倍の時間毎に論理が反転する二値信号）が３段目の選択回路に出力選択用二値信号として与えられることとなる。よって、最終段の選択回路からは、クロックの２周期毎に論理が反転する信号を更にクロックの４周期毎に論理反転させた信号が出力され、この結果、最終段の選択回路からは、式４の符号Ｃ6 のように、２ビット毎に論理が反転する符号を更に４ビット毎に論理反転させた８ビットの符号が繰り返し出力されることとなる。
【００２１】
そして、このようにして、１段目から３段目までの選択回路に対応する各論理回路の第１入力端子へ供給する出力許可用二値信号の論理を変えることにより、８ビットの符号を８（＝２3 ）種類生成できるが、その８種類の符号は、そのうちの任意の２つが直交している直交符号となる。
【００２２】
このように、本発明の符号生成器によれば、生成すべき符号に応じて、各論理回路の第１入力端子へ、出力許可と出力禁止との何れかを表す論理の出力許可用二値信号を供給することにより、ｎ個の選択回路のうちの最終段の選択回路から、所望の符号長を有する所望の直交符号を出力させることができる。そして、例えば符号長が１０２４（＝２10）ビットといった長い直交符号であっても、選択回路を少なくとも１０段直列に接続しておくことにより、その１０２４ビットの直交符号のうちの任意の符号を生成することができ、しかも、選択回路を１０段直列に接続した場合には、１０２４ビット以下の任意の符号長の直交符号を生成することができる。よって、本発明の符号生成器によれば、メモリを必要とせず、小規模な回路構成によって任意の直交符号が生成可能となる。
【００２３】
ところで、信号出力手段としては、請求項２に記載のように、クロックに同期して０から２n−１ までを繰り返しカウントし、そのカウント値を表すｎビットの出力信号の各ビットを、前記各論理回路の第２入力端子へ、１段目の選択回路に対応する論理回路からの順に供給する２n 進カウンタを用いることができる。そして、このような２n 進カウンタを用いれば、信号出力手段を簡単に構成することができ、延いては、当該符号生成器の回路構成が簡単になる。
【００２４】
また、第２の選択回路は、請求項３に記載のように、入力される二値信号の論理を反転させるインバータと、前記入力される二値信号と前記インバータの出力との何れか一方を出力選択用二値信号に応じて択一的に出力するセレクタとから構成することができる。そして、この構成によれば、セレクタが、入力される二値信号の方を選択して出力する場合に、非反転出力動作が実現され、セレクタが、インバータの出力の方を選択して出力した場合に、反転出力動作が実現される。
【００２５】
一方、第１の選択回路としては、例えば、請求項３に記載の第２の選択回路と同じ構成の回路を用いることができる。つまり、請求項３に記載の第２の選択回路と同じ構成の回路を１段目に配置すると共に、その回路に予め正論理或いは負論理を表す二値信号を入力しておくことにより、第１の選択回路の動作を実現することができる。しかし、この場合には、インバータが必要となる。
【００２６】
そこで、第１の選択回路として、請求項４に記載のように、２つの入力端子のうちの一方の入力端子が正論理を表す第１の電圧に接続されると共に、他方の入力端子が負論理を表す第２の電圧に接続され、前記第１の電圧と前記第２の電圧との何れか一方を出力選択用二値信号に応じて択一的に出力する切替回路を用いれば、インバータが不要となり回路構成が簡単になる。つまり、請求項３に記載の第２の選択回路に備えられたセレクタと同様の切替回路のみで、第１の選択回路を構成することができる。
【００２７】
また、論理回路として、請求項６に記載のように、第１入力端子と第２入力端子とに夫々入力される両信号の論理積信号を、出力選択用二値信号として出力する論理積回路（アンドゲート）を用いれば、回路構成が非常に簡単になる。
尚、論理回路として論理積回路を用いた場合、出力許可用二値信号の論理としては、論理“１”（ハイレベル）が出力許可を表す方の論理となり、論理“０”（ロウレベル）が出力禁止を表す方の論理となる。つまり、論理回路としての論理積回路は、第１入力端子に入力される出力許可用二値信号が論理“１”である場合に、第２入力端子に入力される二値信号を自己に対応する選択回路へそのまま出力選択用二値信号として出力し、逆に、出力許可用二値信号が論理“０”である場合には、自己に対応する選択回路へ出力する出力選択用二値信号の論理を論理“０”に保持することとなる。
【００２８】
次に、請求項５に記載の符号生成器では、演算回路を追加して備えており、その演算回路は、生成すべき符号のビット数を特定する第１情報と、前記生成すべき符号におけるビットの並びを特定する第２情報とを入力して、その第１情報と第２情報とに基づき、前記各論理回路の第１入力端子へ出力許可用二値信号を供給する。そして、このような符号生成器によれば、演算回路へ前記第１情報と第２情報とを入力するだけで、所望の符号長（ビット数）の所望の直交符号を出力することができる。
【００２９】
特に、論理回路として論理積回路を用いた場合、演算回路は請求項７に記載の如く構成することができる。即ち、演算回路は、前記第１情報として、生成すべき符号のビット数を２k（但し、ｋは１からｎまでの整数）で表した場合の整数ｋを入力すると共に、前記第２情報として、０から２k −１までの何れかの整数である符号番号を入力し、更に、前記符号番号から予め定められた規則に基づきｋビットのデータを生成すると共に、そのｋビットのデータの上位ビット側に全ビットが０であるｎ−ｋビットのデータを連結することにより、生成すべき符号に対応したｎビットのデジタルデータを発生させ、そのｎビットのデジタルデータの各ビットを、前記各論理回路の第１入力端子へ、前記１段目の選択回路に対応する論理回路からの順に供給するよう構成することができる。
【００３０】
尚、演算回路は、入力した符号番号を表すデータを、上記ｋビットのデータとして生成するように構成することができる。また例えば、演算回路は、入力した符号番号を表すデータの上位ビットと下位ビットを反対に並べたデータを、上記ｋビットのデータとして生成するように構成することもできる。
【００３１】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を用いて説明する。
まず図１は、第１実施形態の符号生成器１の構成を表す回路図である。
図１に示すように、本第１実施形態の符号生成器１は、正論理“１”を表す二値信号（本実施形態ではハイレベルとしての５Ｖの信号）と負論理“０”を表す二値信号（本実施形態ではロウレベルとしての０Ｖの信号）とを、外部から与えられる出力選択用二値信号Ｓ1 に応じて択一的に出力する第１の選択回路３-1と、その第１の選択回路３-1の次段に直列に接続され、入力される二値信号をそのまま出力する非反転出力動作と前記入力される二値信号の論理を反転させて出力する反転出力動作とが、外部から与えられる出力選択用二値信号Ｓ2 〜Ｓn に応じて切り替えられるｎ−１個の第２の選択回路３-2〜３-nとからなる符号出力回路５を備えている。
【００３２】
尚、第２の選択回路３-2〜３-nの数は適宜決定すれば良いが、例えば第２の選択回路３-2〜３-nの数を９個とすると、上記ｎは１０となり、符号出力回路５は、第１の選択回路３-1と９個の第２の選択回路３-2〜３-10 とからなる１０個の選択回路３-1〜３-10 によって構成されることとなる。
【００３３】
ここで、第１の選択回路３-1は、２つの入力端子のうちの一方の入力端子が正論理“１”を表す５Ｖの電源電圧（第１の電圧に相当）に接続されると共に、他方の入力端子が負論理“０”を表す０Ｖの接地電位（第２の電圧に相当）に接続され、正論理“１”を表す５Ｖと負論理“０”を表す０Ｖとの何れか一方を、上記出力選択用二値信号Ｓ1 に応じて択一的に出力するセレクタ（切替回路に相当）７から構成されている。そして、本実施形態において、セレクタ７は、上記出力選択用二値信号Ｓ1 が論理“０”（ロウレベル）の場合に５Ｖの方を選択して出力端子から出力し、逆に、上記出力選択用二値信号Ｓ1 が論理“１”（ハイレベル）の場合に０Ｖの方を選択して出力端子から出力する。
【００３４】
また、第２の選択回路３-2〜３-nの各々は、入力される二値信号の論理を反転させるインバータ９と、インバータ９に入力される二値信号とインバータ９の出力との何れか一方を上記出力選択用二値信号Ｓ2 〜Ｓn に応じて択一的に出力するセレクタ１１とから構成されている。そして、本実施形態において、各第２の選択回路３-2〜３-nでは、出力選択用二値信号Ｓ2 〜Ｓn が論理“０”（ロウレベル）の場合に、セレクタ１１がインバータ９に入力される二値信号の方を選択して出力端子から出力することにより、非反転出力動作が実現され、逆に、出力選択用二値信号Ｓ2 〜Ｓn が論理“１”の場合に、セレクタ１１がインバータ９の出力の方を選択して出力端子から出力することにより、反転出力動作が実現される。
【００３５】
尚、第１の選択回路３-1を成すセレクタ７と、第２の選択回路３-2〜３-nを構成するセレクタ１１とはハードウエア的に同じものである。
一方更に、本第１実施形態の符号生成器１は、符号出力回路５を構成するｎ個の選択回路３-1〜３-nの各々に対応して設けられ、２つの入力端子に夫々入力される二値信号の論理積信号を、自己に対応する選択回路３-1〜３-nへ上記出力選択用二値信号Ｓ1 〜Ｓn として出力するｎ個のアンドゲート（本発明の論理回路に相当する論理積回路）１３-1〜１３-nと、クロックに同期して０から２n−１ までを繰り返しカウントし、そのカウント値を表すｎビットの出力信号の各ビットｂ1 〜ｂn を、上記各アンドゲート１３-1〜１３-nの一方の入力端子（図１において右側の入力端子であり、以下、第２入力端子という）へ、１段目の選択回路３-1に対応するアンドゲート１３-1からの順に供給する信号出力手段としての２n 進カウンタ（以下単に、カウンタという）１５とを備えている。
【００３６】
このため、ｎ個の選択回路３-1〜３-nのうちで１段目から数えてｘ段目（但し、ｘは１からｎまでの各々の整数）の選択回路３-xに対応するアンドゲート１３-xの第２入力端子へは、クロックに同期し且つそのクロックの周期の２x-1 倍の時間毎に論理が反転する二値信号が上記カウンタ１５から出力されることなる。
【００３７】
そして、本第１実施形態の符号生成器１は、図示しないＣＰＵ等から出力される第１情報としての符号系列番号ｋと第２情報としての符号番号ｃとのうちで、符号系列番号ｋの方を記憶する第１レジスタ１７及び上記符号番号ｃの方を記憶する第２レジスタ１９と、その両レジスタ１７，１９に記憶された符号系列番号ｋと符号番号ｃとに基づきｎビットのデジタルデータを発生させ、そのｎビットのデジタルデータの各ビットｍ1 〜ｍn を、各アンドゲート１３-1〜１３-nの２つの入力端子のうちで上記第２入力端子とは異なる方の入力端子（図１において左側の入力端子であり、以下、第１入力端子という）へ、出力許可用二値信号として、１段目の選択回路３-1に対応するアンドゲート１３-1からの順に供給する演算回路２１とを備えている。
【００３８】
ここで、第１レジスタ１７に記憶される符号系列番号ｋは、１からｎまでの任意の整数であり、当該符号生成器１によって生成すべき符号のビット数を２k で表した場合の整数ｋである。そして、この符号系列番号ｋにより、当該符号生成器１で生成される符号のビット数が特定される。
【００３９】
また、第２レジスタ１９に記憶される符号番号ｃは、０から２k −１までの何れかの整数であり、符号長が２k ビットで２k 個の直交符号のうちで何れの符号を生成すべきか（即ち、どの様なビットの並びの符号を生成すべきか）を特定するための情報である。よって、例えば符号系列番号ｋが３（ｋ＝３）である場合、符号番号ｃとしては、０から７（＝２3 −１）までの何れかの整数が設定可能である。
【００４０】
そして、演算回路２１は、第１レジスタ１７に記憶された符号系列番号ｋと第２レジスタ１９に記憶された符号番号ｃとを入力して、その符号番号ｃを表すｋビットのデータを生成すると共に、そのｋビットのデータの上位ビット側に全ビットが“０”であるｎ−ｋビットのデータを連結することにより、当該符号生成器１で生成すべき符号に対応したｎビットのデジタルデータを発生させ、そのｎビットのデジタルデータの各ビットｍ1 〜ｍn を、各アンドゲート１３-1〜１３-nの上記第１入力端子へ供給する。
【００４１】
次に、以上のように構成された符号生成器１の作用について、具体例を挙げて説明する。尚、ここでは、上記ｎが１０である場合、即ち、符号出力回路５が、第１の選択回路３-1と９個の第２の選択回路３-2〜３-10 とからなる１０個の選択回路３-1〜３-10 によって構成されていると共に、１０個のアンドゲート１３-1〜１３-10 が設けられ、更に、カウンタ１５が０から１０２３までを繰り返しカウントする２10進カウンタであるものとする。
【００４２】
例えば、符号長が８（＝２3 ）ビットの任意の直交符号を生成したい場合には、第１レジスタ１７に符号系列番号ｋとして３（ｋ＝３）を記憶させると共に、第２レジスタ１９に０から７までの任意の整数を符号番号ｃとして記憶させれば良い。
【００４３】
ここで仮に、第２レジスタ１９に記憶させた符号番号ｃが３（ｃ＝３）である場合には、演算回路２１から各アンドゲート１３-1〜１３-10 の第１入力端子に出力されるｎビット（この例ではｎ＝１０ビット）のデジタルデータの各ビットｍ1 〜ｍ10が、下位ビットから順に、ｍ1 ＝１，ｍ2 ＝１，ｍ3 ＝０，ｍ4 〜ｍ10＝０となり、その結果、各アンドゲート１３-1〜１３-10 のうちで、１段目の選択回路３-1と２段目の選択回路３-2とに夫々対応するアンドゲート１３-1，１３-2の第１入力端子にのみ、出力許可を表す論理“１”の信号が入力され、それ以外のアンドゲート１３-3〜１３-10 の第１入力端子には、出力禁止を表す論理“０”の信号が入力されることとなる。
【００４４】
このため、カウンタ１５から出力される１０ビットの出力信号の各ビットｂ1 〜ｂ10のうちで、クロックの１周期毎に論理が反転する１ビット目ｂ1 がアンドゲート１３-1を介し１段目の選択回路３-1（即ち、セレクタ７）に出力選択用二値信号Ｓ1 として与えられると共に、クロックの２周期毎に論理が反転する２ビット目ｂ2 がアンドゲート１３-2を介し２段目の選択回路３-2（詳しくは、そのセレクタ１１）に出力選択用二値信号Ｓ2 として与えられる。そして、１段目と２段目以外の各選択回路３-3〜３-10 には、アンドゲート１３-3〜１３-10 の各々から、論理“０”に保持された出力選択用二値信号Ｓ3 〜Ｓ10が与えられることとなる。
【００４５】
よって、この場合には、符号出力回路５における最終段の選択回路３-10 から、クロックの１周期毎に論理が反転する信号を更にクロックの２周期毎に論理反転させた信号が出力され、その結果、最終段の選択回路３-10 からは、式４に示したアダマール系の符号長が８ビットで８個の直交符号Ｃ0 〜Ｃ7 のうちで、符号番号３に対応した符号Ｃ3 である「１００１１００１」が繰り返し出力されることとなる。
【００４６】
また仮に、第２レジスタ１９に記憶させた符号番号ｃが６（ｃ＝６）である場合には、演算回路２１から各アンドゲート１３-1〜１３-10 の第１入力端子に出力される１０ビットのデジタルデータの各ビットｍ1 〜ｍ10が、下位ビットから順に、ｍ1 ＝０，ｍ2 ＝１，ｍ3 ＝１，ｍ4 〜ｍ10＝０となり、その結果、各アンドゲート１３-1〜１３-10 のうちで、２段目の選択回路３-2と３段目の選択回路３-3とに夫々対応するアンドゲート１３-2，１３-3の第１入力端子にのみ、出力許可を表す論理“１”の信号が入力され、それ以外のアンドゲート１３-1，１３-4〜１３-10 の第１入力端子には、出力禁止を表す論理“０”の信号が入力されることとなる。
【００４７】
このため、カウンタ１５から出力される１０ビットの出力信号の各ビットｂ1 〜ｂ10のうちで、クロックの２周期毎に論理が反転する２ビット目ｂ2がアンドゲート１３-2を介し２段目の選択回路３-2に出力選択用二値信号Ｓ2 として与えられると共に、クロックの４周期毎に論理が反転する３ビット目ｂ3 がアンドゲート１３-3を介し３段目の選択回路３-3に出力選択用二値信号Ｓ3 として与えられる。そして、２段目と３段目以外の各選択回路３-1，３-4〜３-10 には、アンドゲート１３-1，１３-4〜１３-10 の各々から、論理“０”に保持された出力選択用二値信号Ｓ1 ，Ｓ4 〜Ｓ10が与えられることとなる。
【００４８】
よって、この場合には、符号出力回路５における最終段の選択回路３-10 から、クロックの２周期毎に論理が反転する信号を更にクロックの４周期毎に論理反転させた信号が出力され、その結果、最終段の選択回路３-10 からは、式４に示したアダマール系の符号長が８ビットで８個の直交符号Ｃ0 〜Ｃ7 のうちで、符号番号６に対応した符号Ｃ6 である「１１００００１１」が繰り返し出力されることとなる。
【００４９】
そして、同様の動作により、第２レジスタ１９に記憶させる符号番号ｃを１（ｃ＝１）にすれば、式４に示したアダマール系の直交符号Ｃ0 〜Ｃ7 のうちで、符号番号１に対応した符号Ｃ1 である「１０１０１０１０」が最終段の選択回路３-10 から繰り返し出力され、符号番号ｃを２（ｃ＝２）にすれば、式４に示した直交符号Ｃ0 〜Ｃ7 のうちで、符号番号２に対応した符号Ｃ2 である「１１００１１００」が上記選択回路３-10 から繰り返し出力される。また、符号番号ｃを４（ｃ＝４）にすれば、式４に示した直交符号Ｃ0 〜Ｃ7 のうちで、符号番号４に対応した符号Ｃ4 である「１１１１００００」が上記選択回路３-10 から繰り返し出力され、符号番号ｃを５（ｃ＝５）にすれば、式４に示した直交符号Ｃ0 〜Ｃ7 のうちで、符号番号５に対応した符号Ｃ5 である「１０１００１０１」が上記選択回路３-10 から繰り返し出力される。また更に、符号番号ｃを７（ｃ＝７）にすれば、式４に示した直交符号Ｃ0 〜Ｃ7 のうちで、符号番号７に対応した符号Ｃ7 である「１００１０１１０」が上記選択回路３-10 から繰り返し出力され、符号番号ｃを０（ｃ＝０）にすれば、式４に示した直交符号Ｃ0 〜Ｃ7 のうちで、符号番号０に対応した符号Ｃ0 である「１１１１１１１１」が上記選択回路３-10 から繰り返し出力される。
【００５０】
また例えば、符号長が４（＝２2 ）ビットの任意の直交符号を生成したい場合には、第１レジスタ１７に符号系列番号ｋとして２（ｋ＝２）を記憶させると共に、第２レジスタ１９に０から３までの任意の整数を符号番号ｃとして記憶させれば良い。そして、例えば第２レジスタ１９に記憶させる符号番号ｃを３（ｃ＝３）にすれば、式３に示したアダマール系の符号長が４ビットで４個の直交符号Ｃ0 〜Ｃ3 のうちで、符号番号３に対応した符号Ｃ3 である「１００１」が最終段の選択回路３-10 から繰り返し出力されることとなる。
【００５１】
このように本第１実施形態の符号生成器１によれば、演算回路２１へ第１レジスタ１７及び第２レジスタ１９を介して、符号系列番号ｋと符号番号ｃとを入力するだけで、その符号系列番号ｋと符号番号ｃとに対応したアダマール系の所望の符号長（ビット数）を有する所望の直交符号を生成して出力することができる。
【００５２】
そして、例えば符号長が１０２４（＝２10）ビットといった非常に長い直交符号であっても、符号出力回路５を少なくとも１０個の選択回路３-1〜３-10 によって構成することにより（つまり、選択回路を少なくとも１０段直列に接続しておくことにより）、その１０２４ビットの直交符号のうちの任意の符号を生成することができ、しかも、その場合には、１０２４ビット以下の任意の符号長の直交符号を生成することができる。よって、本第１実施形態の符号生成器１によれば、メモリを必要とせず、小規模な回路構成によって任意の符号長の任意の直交符号を生成可能となる。
【００５３】
ところで、上記第１実施形態の符号生成器１は、アダマール系の直交符号を生成して出力するものであったが、次に、アダマール系の直交符号以外の直交符号を生成する第２実施形態の符号生成器について説明する。
まず図２は、第２実施形態の符号生成器２３の構成を表す回路図である。
【００５４】
図２に示すように、本第２実施形態の符号生成器２３は、前述した第１実施形態の符号生成器１と比較して、演算回路２５だけが異なっており、その他の構成については同じである。
そして、この第２実施形態の符号生成器２３に設けられた演算回路２５は、第１レジスタ１７に記憶された符号系列番号ｋと第２レジスタ１９に記憶された符号番号ｃとを入力して、その符号番号ｃを表すｋビットのデータの上位ビットと下位ビットを反対に並べたｋビットのデータを生成すると共に、そのｋビットのデータの上位ビット側に全ビットが“０”であるｎ−ｋビットのデータを連結することにより、ｎビットのデジタルデータを発生させ、そのｎビットのデジタルデータの各ビットｍ1 〜ｍn を、各アンドゲート１３-1〜１３-nの第１入力端子（図２において左側の入力端子）へ供給する。
【００５５】
このため、本第２実施形態の符号生成器２３において、例えば、第１レジスタ１７に符号系列番号ｋとして３（ｋ＝３）を記憶させた場合（即ち、符号長が８ビットの直交符号を生成する場合）に、第２レジスタ１９に記憶させる符号番号ｃを３（ｃ＝３）にすれば、演算回路２５から各アンドゲート１３-1〜１３-nの第１入力端子に出力されるｎビットのデジタルデータの各ビットｍ1 〜ｍn は、下位ビットから順に、ｍ1 ＝０，ｍ2 ＝１，ｍ3 ＝１，ｍ4 〜ｍn ＝０となり、その結果、最終段の選択回路３-nからは、符号番号ｃ＝３に対応する符号Ｃ3 として、符号長が８ビットの「１１００００１１」が繰り返し出力されることとなる。つまり、この場合には、第１実施形態の符号生成器１において第１レジスタ１７に符号系列番号ｋとして３（ｋ＝３）を記憶させると共に、第２レジスタ１９に符号番号ｃとして６（ｃ＝６）を記憶させた場合と同じ符号（即ち、式４の符号Ｃ6 ）が、符号番号ｃ＝３に対応する符号Ｃ3 として出力されることとなる。
【００５６】
そして同様に、本第２実施形態の符号生成器２３において、例えば、第１レジスタ１７に符号系列番号ｋとして３（ｋ＝３）を記憶させた場合に、第２レジスタ１９に記憶させる符号番号ｃを１（ｃ＝１）にすれば、最終段の選択回路３-nからは、その符号番号ｃ＝１に対応する符号Ｃ1 として、式４の符号Ｃ4 と同じ符号（「１１１１００００」）が繰り返し出力され、また、符号番号ｃを４（ｃ＝４）にすれば、最終段の選択回路３-nからは、その符号番号ｃ＝４に対応する符号Ｃ4 として、式４の符号Ｃ1 と同じ符号（「１０１０１０１０」）が繰り返し出力されることとなる。また更に、符号番号ｃを６（ｃ＝６）にすれば、最終段の選択回路３-nからは、その符号番号ｃ＝６に対応する符号Ｃ6 として、式４の符号Ｃ3 と同じ符号（「１００１１００１」）が繰り返し出力されることとなる。尚、第２レジスタ１９に記憶させる符号番号ｃを０，２，５，７の何れかにした場合には、第１実施形態の符号生成器１と同じ符号が出力されることとなる。
つまり、本第２実施形態の符号生成器２３において、例えば符号長が８ビットの直交符号を生成する場合には、第２レジスタ１９に記憶させる符号番号ｃと最終段の選択回路３-nから出力される符号Ｃｃとの対応関係が下記の式５のようになる。
【００５７】
【数５】
【００５８】
そして、このような第２実施形態の符号生成器２３によっても、第１実施形態の符号生成器１と同様に、メモリを必要とせず、小規模な回路構成によって任意の符号長の任意の直交符号を生成することができる。
以上、本発明の一実施形態について説明したが、本発明は、前述した各実施形態に限定されるものではなく、種々の形態を採り得ることは言うまでもない。
【００５９】
例えば、上記各実施形態の符号生成器１，２３において、図１及び図２に示した符号出力回路５の代わりに、図３に示す符号出力回路２７を用いても良い。つまり、この符号出力回路２７では、１段目の選択回路（第１の選択回路）３-1として、他の選択回路（第２の選択回路）３-2〜３-nと同じ構成のものを用い、その１段目の選択回路３-1に予め正論理“１”に対応する５Ｖの電源電圧を入力するようにしている。そして、このようにすれば、全ての選択回路３-1〜３-nの構成を共通化できるという面で有利である。但し、第１及び第２実施形態の符号出力回路５のように、１段目の選択回路３-1をセレクタ７だけで構成する方が、インバータ９を１個削減できるという利点がある。
【００６０】
一方、上記第１及び第２実施形態の符号生成器１，２３において、１段目の選択回路（第１の選択回路）３-1を成すセレクタ７の２つの入力端子が接続される電源電圧（５Ｖ）と接地電位（０Ｖ）とを逆にすれば、式３〜式５に例示した各符号に対して“１”と“０”とが反対になった符号を生成することができる。そして、このことは、図３に示す符号出力回路２７において、１段目の選択回路３-1に予め０Ｖを入力するようにした場合にも同様である。
【００６１】
また、上記第１及び第２実施形態の符号生成器１，２３において、１段目の選択回路３-1は、アンドゲート１３-1からの出力選択用二値信号Ｓ1 が論理“０”の場合に５Ｖの方を出力し、また、２段目以降の各選択回路（第２に選択回路）３-2〜３-nは、アンドゲート１３-2〜１３-nからの出力選択用二値信号Ｓ2 〜Ｓn が論理“０”の場合に非反転出力動作を行うように構成されていたが、それら選択回路３-1〜３-nの動作を逆に設定しても良い。
【００６２】
一方また、上記第１及び第２実施形態の符号生成器１，２３において、カウンタ１５から各アンドゲート１３-1〜１３-nの第２入力端子へ出力される各ビットｂ1 〜ｂn のうちの何れかの位相を、クロックの整数倍だけずらすようにしても良い。そして、このようにすれば、生成される符号を第１及び第２実施形態の場合とは異なったものにすることができる。
【図面の簡単な説明】
【図１】 第１実施形態の符号生成器の構成を表す回路図である。
【図２】 第２実施形態の符号生成器の構成を表す回路図である。
【図３】 符号出力回路の変形例を表す回路図である。
【符号の説明】
１，２３…符号生成器 ３-1…第１の選択回路
３-2〜３-n…第２の選択回路 ５，２７…符号出力回路
７，１１…セレクタ ９…インバータ １３-1〜１３-n…アンドゲート
１５…カウンタ １７…第１レジスタ １９…第２レジスタ
２１，２５…演算回路
【発明の属する技術分野】
本発明は、直交符号を生成するための符号生成器に関する。
【０００２】
【従来の技術】
直交符号は、デジタル情報の暗号化やスペクトラム拡散通信における拡散符号など、広い分野で利用されている。特に、この種の直交符号として有名なのが、２k ×２k のアダマール行列Ｈk の行ベクトルとして定義される符号であり、こうしたアダマール行列Ｈk から導かれる直交符号は、疑似ランダム符号などの雑音源としても利用されている。
【０００３】
尚、アダマール行列ＨK の一般式は、文献「スペクトル拡散通信システム：科学技術出版社・横山光雄著」等に記載されているように、下記の式１で表される。
【０００４】
【数１】
従って、１番目の階層の行列Ｈ1 を下記の式２とすると、２番目の階層の行列Ｈ2 は式３のようになり、３番目の階層の行列Ｈ3 は式４のようになる。そして、例えば式３において、行列Ｈ2 の各行が、符号長が４（＝２2 ）ビットの４つの直交符号Ｃ0 〜Ｃ3 となり、同様に、式４において、行列Ｈ3 の各行が、符号長が８（＝２3 ）ビットの８つの直交符号Ｃ0 〜Ｃ7 となる。尚、以下の説明において、このようなアダマール行列の行ベクトルとして定義される直交符号を、アダマール系の直交符号といい、また、ｋ番目の階層の行列Ｈk の各行である符号長が２k ビットで２k 個の直交符号を、符号系列番号ｋの直交符号という。
【０００６】
【数２】
【数３】
【数４】
ところで、従来より、この種の直交符号は、その演算結果を予めＲＯＭなどのメモリに記憶させておき、そのメモリから必要に応じて所望の符号を読み出すことにより生成するようにしていた。
例えば、アダマール系の直交符号うちで、６番目の階層の行列Ｈ6 から導かれる符号系列番号ｋ＝６の直交符号の何れかを任意に生成するためには、６４（＝２6 ）×６４ビットのデータを記憶可能なメモリを用意すると共に、そのメモリの０から６３までの符号番号に対応する各アドレスに、予め式１の行列式に基づき演算した６４個の直交符号Ｃ0 〜Ｃ63を夫々記憶させておき、そのメモリから必要に応じて任意の直交符号を読み出すこととなる。
【００１０】
【発明が解決しようとする課題】
よって、従来の技術では、例えば、１０番目の階層の行列Ｈ10から導かれる符号系列番号１０の直交符号のように、符号長が非常に長い符号を生成する場合には、１０２４（＝２10）×１０２４ビットのデータを記憶可能な大きなメモリが必要となる。
【００１１】
また、５番目の階層の行列Ｈ5 や６番目の階層の行列Ｈ6 といった具合に、異なる階層の行列から夫々導かれる任意の符号長の直交符号を生成する場合には、各階層の行列に基づく演算結果を予め別々のメモリに記憶しておく必要があり、更に多くのメモリが必要となる。
【００１２】
このように、従来の技術では、符号長が非常に長い直交符号を生成する場合や、任意の符号長の直交符号を生成する場合に、非常に多くのメモリが必要となってしまう。
本発明は、こうした問題に鑑みなされたものであり、メモリを必要とせず小規模な回路構成によって任意の直交符号を生成することのできる符号生成器を提供することを目的としている。
【００１３】
【課題を解決するための手段、及び発明の効果】
上記目的を達成するためになされた本発明の符号生成器は、正論理を表す二値信号と負論理を表す二値信号とを、外部から与えられる出力選択用二値信号に応じて択一的に出力する第１の選択回路と、その第１の選択回路の次段に直列に接続され、入力される二値信号をそのまま出力する非反転出力動作と前記入力される二値信号の論理を反転させて出力する反転出力動作とが、外部から与えられる出力選択用二値信号に応じて切り替えられるｎ−１個の第２の選択回路と、第１入力端子及び第２入力端子を有すると共に、前記第１の選択回路及び前記ｎ−１個の第２の選択回路からなるｎ個の選択回路の各々に対応して設けられたｎ個の論理回路とを備えている。
【００１４】
そして、ｎ個の各論理回路は、第１入力端子に入力される出力許可用二値信号が出力許可を表す方の論理である場合に、第２入力端子に入力される二値信号を自己に対応する選択回路へ前記出力選択用二値信号として出力し、逆に、第１入力端子に入力される前記出力許可用二値信号が出力禁止を表す方の論理である場合には、第２入力端子に入力される二値信号に拘わらず、自己に対応する選択回路へ出力する前記出力選択用二値信号の論理を予め定められた一方の論理に保持する。
【００１５】
そして更に、本発明の符号生成器では、信号出力手段が、前記ｎ個の各論理回路の第２入力端子へ周期的に論理が反転する二値信号を出力するのであるが、この信号出力手段は、ｎ個の選択回路のうちで１段目（即ち、第１の選択回路）から数えてｘ段目（但し、ｘは１からｎまでの各々の整数）の選択回路に対応する論理回路の第２入力端子へは、クロックに同期し且つそのクロックの周期の２x-1 倍の時間毎に論理が反転する二値信号を出力する。
【００１６】
このような本発明の符号生成器において、例えば、符号長が８（＝２3 ）ビットの直交符号を生成する場合には、予め、第１の選択回路の次段に第２の選択回路を２個以上直列に接続して、選択回路の総段数を３段以上に設定しておく。
そして、１段目の選択回路（第１の選択回路）から数えて３段目よりも後段の選択回路に夫々対応する各論理回路の第１入力端子へ、出力禁止を表す論理の出力許可用二値信号を供給すると共に、１段目から３段目までの選択回路に夫々対応する各論理回路の第１入力端子へ、出力許可と出力禁止との何れかを表す論理の出力許可用二値信号を適宜供給すれば、最終段の選択回路から所望の符号を出力させることができる。
【００１７】
具体例を挙げると、例えば、１段目の選択回路に対応する論理回路の第１入力端子のみに、出力許可を表す論理の出力許可用二値信号を供給すれば、信号出力手段から各論理回路の第２入力端子へ夫々出力される二値信号のうちで、クロックの１周期毎に論理が反転する二値信号（つまり、信号出力手段から１段目の選択回路に対応する論理回路の第２入力端子へ出力される二値信号であって、クロックの周期の２1-1 倍の時間毎に論理が反転する二値信号）が、１段目の選択回路に出力選択用二値信号として与えられることとなる。よって、最終段の選択回路からは、クロックの１周期毎に論理が反転する信号が出力され、この結果、最終段の選択回路からは、式４の符号Ｃ1 のように、１ビット毎に論理が反転する８ビットの符号が繰り返し出力されることとなる。
【００１８】
また、２段目の選択回路に対応する論理回路の第１入力端子のみに、出力許可を表す論理の出力許可用二値信号を供給すれば、信号出力手段から各論理回路の第２入力端子へ夫々出力される二値信号のうちで、クロックの２周期毎に論理が反転する二値信号（つまり、信号出力手段から２段目の選択回路に対応する論理回路の第２入力端子へ出力される二値信号であって、クロックの周期の２2-1 倍の時間毎に論理が反転する二値信号）が、２段目の選択回路に出力選択用二値信号として与えられることとなる。よって、最終段の選択回路からは、クロックの２周期毎に論理が反転する信号が出力され、この結果、最終段の選択回路からは、式４の符号Ｃ2 のように、２ビット毎に論理が反転する８ビットの符号が繰り返し出力されることとなる。
【００１９】
また更に、１段目の選択回路と２段目の選択回路とに夫々対応する論理回路の第１入力端子に、出力許可を表す論理の出力許可用二値信号を供給すれば、信号出力手段から各論理回路の第２入力端子へ夫々出力される二値信号のうちで、クロックの１周期毎に論理が反転する二値信号が１段目の選択回路に出力選択用二値信号として与えられると共に、クロックの２周期毎に論理が反転する二値信号が２段目の選択回路に出力選択用二値信号として与えられることとなる。よって、最終段の選択回路からは、クロックの１周期毎に論理が反転する信号を更にクロックの２周期毎に論理反転させた信号が出力され、この結果、最終段の選択回路からは、式４の符号Ｃ3 のように、１ビット毎に論理が反転する符号を更に２ビット毎に論理反転させた８ビットの符号が繰り返し出力されることとなる。
【００２０】
一方また、２段目の選択回路と３段目の選択回路とに夫々対応する論理回路の第１入力端子に、出力許可を表す論理の出力許可用二値信号を供給すれば、信号出力手段から各論理回路の第２入力端子へ夫々出力される二値信号のうちで、クロックの２周期毎に論理が反転する二値信号が２段目の選択回路に出力選択用二値信号として与えられると共に、クロックの４周期毎に論理が反転する二値信号（つまり、信号出力手段から３段目の選択回路に対応する論理回路の第２入力端子へ出力される二値信号であって、クロックの周期の２3-1 倍の時間毎に論理が反転する二値信号）が３段目の選択回路に出力選択用二値信号として与えられることとなる。よって、最終段の選択回路からは、クロックの２周期毎に論理が反転する信号を更にクロックの４周期毎に論理反転させた信号が出力され、この結果、最終段の選択回路からは、式４の符号Ｃ6 のように、２ビット毎に論理が反転する符号を更に４ビット毎に論理反転させた８ビットの符号が繰り返し出力されることとなる。
【００２１】
そして、このようにして、１段目から３段目までの選択回路に対応する各論理回路の第１入力端子へ供給する出力許可用二値信号の論理を変えることにより、８ビットの符号を８（＝２3 ）種類生成できるが、その８種類の符号は、そのうちの任意の２つが直交している直交符号となる。
【００２２】
このように、本発明の符号生成器によれば、生成すべき符号に応じて、各論理回路の第１入力端子へ、出力許可と出力禁止との何れかを表す論理の出力許可用二値信号を供給することにより、ｎ個の選択回路のうちの最終段の選択回路から、所望の符号長を有する所望の直交符号を出力させることができる。そして、例えば符号長が１０２４（＝２10）ビットといった長い直交符号であっても、選択回路を少なくとも１０段直列に接続しておくことにより、その１０２４ビットの直交符号のうちの任意の符号を生成することができ、しかも、選択回路を１０段直列に接続した場合には、１０２４ビット以下の任意の符号長の直交符号を生成することができる。よって、本発明の符号生成器によれば、メモリを必要とせず、小規模な回路構成によって任意の直交符号が生成可能となる。
【００２３】
ところで、信号出力手段としては、請求項２に記載のように、クロックに同期して０から２n−１ までを繰り返しカウントし、そのカウント値を表すｎビットの出力信号の各ビットを、前記各論理回路の第２入力端子へ、１段目の選択回路に対応する論理回路からの順に供給する２n 進カウンタを用いることができる。そして、このような２n 進カウンタを用いれば、信号出力手段を簡単に構成することができ、延いては、当該符号生成器の回路構成が簡単になる。
【００２４】
また、第２の選択回路は、請求項３に記載のように、入力される二値信号の論理を反転させるインバータと、前記入力される二値信号と前記インバータの出力との何れか一方を出力選択用二値信号に応じて択一的に出力するセレクタとから構成することができる。そして、この構成によれば、セレクタが、入力される二値信号の方を選択して出力する場合に、非反転出力動作が実現され、セレクタが、インバータの出力の方を選択して出力した場合に、反転出力動作が実現される。
【００２５】
一方、第１の選択回路としては、例えば、請求項３に記載の第２の選択回路と同じ構成の回路を用いることができる。つまり、請求項３に記載の第２の選択回路と同じ構成の回路を１段目に配置すると共に、その回路に予め正論理或いは負論理を表す二値信号を入力しておくことにより、第１の選択回路の動作を実現することができる。しかし、この場合には、インバータが必要となる。
【００２６】
そこで、第１の選択回路として、請求項４に記載のように、２つの入力端子のうちの一方の入力端子が正論理を表す第１の電圧に接続されると共に、他方の入力端子が負論理を表す第２の電圧に接続され、前記第１の電圧と前記第２の電圧との何れか一方を出力選択用二値信号に応じて択一的に出力する切替回路を用いれば、インバータが不要となり回路構成が簡単になる。つまり、請求項３に記載の第２の選択回路に備えられたセレクタと同様の切替回路のみで、第１の選択回路を構成することができる。
【００２７】
また、論理回路として、請求項６に記載のように、第１入力端子と第２入力端子とに夫々入力される両信号の論理積信号を、出力選択用二値信号として出力する論理積回路（アンドゲート）を用いれば、回路構成が非常に簡単になる。
尚、論理回路として論理積回路を用いた場合、出力許可用二値信号の論理としては、論理“１”（ハイレベル）が出力許可を表す方の論理となり、論理“０”（ロウレベル）が出力禁止を表す方の論理となる。つまり、論理回路としての論理積回路は、第１入力端子に入力される出力許可用二値信号が論理“１”である場合に、第２入力端子に入力される二値信号を自己に対応する選択回路へそのまま出力選択用二値信号として出力し、逆に、出力許可用二値信号が論理“０”である場合には、自己に対応する選択回路へ出力する出力選択用二値信号の論理を論理“０”に保持することとなる。
【００２８】
次に、請求項５に記載の符号生成器では、演算回路を追加して備えており、その演算回路は、生成すべき符号のビット数を特定する第１情報と、前記生成すべき符号におけるビットの並びを特定する第２情報とを入力して、その第１情報と第２情報とに基づき、前記各論理回路の第１入力端子へ出力許可用二値信号を供給する。そして、このような符号生成器によれば、演算回路へ前記第１情報と第２情報とを入力するだけで、所望の符号長（ビット数）の所望の直交符号を出力することができる。
【００２９】
特に、論理回路として論理積回路を用いた場合、演算回路は請求項７に記載の如く構成することができる。即ち、演算回路は、前記第１情報として、生成すべき符号のビット数を２k（但し、ｋは１からｎまでの整数）で表した場合の整数ｋを入力すると共に、前記第２情報として、０から２k −１までの何れかの整数である符号番号を入力し、更に、前記符号番号から予め定められた規則に基づきｋビットのデータを生成すると共に、そのｋビットのデータの上位ビット側に全ビットが０であるｎ−ｋビットのデータを連結することにより、生成すべき符号に対応したｎビットのデジタルデータを発生させ、そのｎビットのデジタルデータの各ビットを、前記各論理回路の第１入力端子へ、前記１段目の選択回路に対応する論理回路からの順に供給するよう構成することができる。
【００３０】
尚、演算回路は、入力した符号番号を表すデータを、上記ｋビットのデータとして生成するように構成することができる。また例えば、演算回路は、入力した符号番号を表すデータの上位ビットと下位ビットを反対に並べたデータを、上記ｋビットのデータとして生成するように構成することもできる。
【００３１】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を用いて説明する。
まず図１は、第１実施形態の符号生成器１の構成を表す回路図である。
図１に示すように、本第１実施形態の符号生成器１は、正論理“１”を表す二値信号（本実施形態ではハイレベルとしての５Ｖの信号）と負論理“０”を表す二値信号（本実施形態ではロウレベルとしての０Ｖの信号）とを、外部から与えられる出力選択用二値信号Ｓ1 に応じて択一的に出力する第１の選択回路３-1と、その第１の選択回路３-1の次段に直列に接続され、入力される二値信号をそのまま出力する非反転出力動作と前記入力される二値信号の論理を反転させて出力する反転出力動作とが、外部から与えられる出力選択用二値信号Ｓ2 〜Ｓn に応じて切り替えられるｎ−１個の第２の選択回路３-2〜３-nとからなる符号出力回路５を備えている。
【００３２】
尚、第２の選択回路３-2〜３-nの数は適宜決定すれば良いが、例えば第２の選択回路３-2〜３-nの数を９個とすると、上記ｎは１０となり、符号出力回路５は、第１の選択回路３-1と９個の第２の選択回路３-2〜３-10 とからなる１０個の選択回路３-1〜３-10 によって構成されることとなる。
【００３３】
ここで、第１の選択回路３-1は、２つの入力端子のうちの一方の入力端子が正論理“１”を表す５Ｖの電源電圧（第１の電圧に相当）に接続されると共に、他方の入力端子が負論理“０”を表す０Ｖの接地電位（第２の電圧に相当）に接続され、正論理“１”を表す５Ｖと負論理“０”を表す０Ｖとの何れか一方を、上記出力選択用二値信号Ｓ1 に応じて択一的に出力するセレクタ（切替回路に相当）７から構成されている。そして、本実施形態において、セレクタ７は、上記出力選択用二値信号Ｓ1 が論理“０”（ロウレベル）の場合に５Ｖの方を選択して出力端子から出力し、逆に、上記出力選択用二値信号Ｓ1 が論理“１”（ハイレベル）の場合に０Ｖの方を選択して出力端子から出力する。
【００３４】
また、第２の選択回路３-2〜３-nの各々は、入力される二値信号の論理を反転させるインバータ９と、インバータ９に入力される二値信号とインバータ９の出力との何れか一方を上記出力選択用二値信号Ｓ2 〜Ｓn に応じて択一的に出力するセレクタ１１とから構成されている。そして、本実施形態において、各第２の選択回路３-2〜３-nでは、出力選択用二値信号Ｓ2 〜Ｓn が論理“０”（ロウレベル）の場合に、セレクタ１１がインバータ９に入力される二値信号の方を選択して出力端子から出力することにより、非反転出力動作が実現され、逆に、出力選択用二値信号Ｓ2 〜Ｓn が論理“１”の場合に、セレクタ１１がインバータ９の出力の方を選択して出力端子から出力することにより、反転出力動作が実現される。
【００３５】
尚、第１の選択回路３-1を成すセレクタ７と、第２の選択回路３-2〜３-nを構成するセレクタ１１とはハードウエア的に同じものである。
一方更に、本第１実施形態の符号生成器１は、符号出力回路５を構成するｎ個の選択回路３-1〜３-nの各々に対応して設けられ、２つの入力端子に夫々入力される二値信号の論理積信号を、自己に対応する選択回路３-1〜３-nへ上記出力選択用二値信号Ｓ1 〜Ｓn として出力するｎ個のアンドゲート（本発明の論理回路に相当する論理積回路）１３-1〜１３-nと、クロックに同期して０から２n−１ までを繰り返しカウントし、そのカウント値を表すｎビットの出力信号の各ビットｂ1 〜ｂn を、上記各アンドゲート１３-1〜１３-nの一方の入力端子（図１において右側の入力端子であり、以下、第２入力端子という）へ、１段目の選択回路３-1に対応するアンドゲート１３-1からの順に供給する信号出力手段としての２n 進カウンタ（以下単に、カウンタという）１５とを備えている。
【００３６】
このため、ｎ個の選択回路３-1〜３-nのうちで１段目から数えてｘ段目（但し、ｘは１からｎまでの各々の整数）の選択回路３-xに対応するアンドゲート１３-xの第２入力端子へは、クロックに同期し且つそのクロックの周期の２x-1 倍の時間毎に論理が反転する二値信号が上記カウンタ１５から出力されることなる。
【００３７】
そして、本第１実施形態の符号生成器１は、図示しないＣＰＵ等から出力される第１情報としての符号系列番号ｋと第２情報としての符号番号ｃとのうちで、符号系列番号ｋの方を記憶する第１レジスタ１７及び上記符号番号ｃの方を記憶する第２レジスタ１９と、その両レジスタ１７，１９に記憶された符号系列番号ｋと符号番号ｃとに基づきｎビットのデジタルデータを発生させ、そのｎビットのデジタルデータの各ビットｍ1 〜ｍn を、各アンドゲート１３-1〜１３-nの２つの入力端子のうちで上記第２入力端子とは異なる方の入力端子（図１において左側の入力端子であり、以下、第１入力端子という）へ、出力許可用二値信号として、１段目の選択回路３-1に対応するアンドゲート１３-1からの順に供給する演算回路２１とを備えている。
【００３８】
ここで、第１レジスタ１７に記憶される符号系列番号ｋは、１からｎまでの任意の整数であり、当該符号生成器１によって生成すべき符号のビット数を２k で表した場合の整数ｋである。そして、この符号系列番号ｋにより、当該符号生成器１で生成される符号のビット数が特定される。
【００３９】
また、第２レジスタ１９に記憶される符号番号ｃは、０から２k −１までの何れかの整数であり、符号長が２k ビットで２k 個の直交符号のうちで何れの符号を生成すべきか（即ち、どの様なビットの並びの符号を生成すべきか）を特定するための情報である。よって、例えば符号系列番号ｋが３（ｋ＝３）である場合、符号番号ｃとしては、０から７（＝２3 −１）までの何れかの整数が設定可能である。
【００４０】
そして、演算回路２１は、第１レジスタ１７に記憶された符号系列番号ｋと第２レジスタ１９に記憶された符号番号ｃとを入力して、その符号番号ｃを表すｋビットのデータを生成すると共に、そのｋビットのデータの上位ビット側に全ビットが“０”であるｎ−ｋビットのデータを連結することにより、当該符号生成器１で生成すべき符号に対応したｎビットのデジタルデータを発生させ、そのｎビットのデジタルデータの各ビットｍ1 〜ｍn を、各アンドゲート１３-1〜１３-nの上記第１入力端子へ供給する。
【００４１】
次に、以上のように構成された符号生成器１の作用について、具体例を挙げて説明する。尚、ここでは、上記ｎが１０である場合、即ち、符号出力回路５が、第１の選択回路３-1と９個の第２の選択回路３-2〜３-10 とからなる１０個の選択回路３-1〜３-10 によって構成されていると共に、１０個のアンドゲート１３-1〜１３-10 が設けられ、更に、カウンタ１５が０から１０２３までを繰り返しカウントする２10進カウンタであるものとする。
【００４２】
例えば、符号長が８（＝２3 ）ビットの任意の直交符号を生成したい場合には、第１レジスタ１７に符号系列番号ｋとして３（ｋ＝３）を記憶させると共に、第２レジスタ１９に０から７までの任意の整数を符号番号ｃとして記憶させれば良い。
【００４３】
ここで仮に、第２レジスタ１９に記憶させた符号番号ｃが３（ｃ＝３）である場合には、演算回路２１から各アンドゲート１３-1〜１３-10 の第１入力端子に出力されるｎビット（この例ではｎ＝１０ビット）のデジタルデータの各ビットｍ1 〜ｍ10が、下位ビットから順に、ｍ1 ＝１，ｍ2 ＝１，ｍ3 ＝０，ｍ4 〜ｍ10＝０となり、その結果、各アンドゲート１３-1〜１３-10 のうちで、１段目の選択回路３-1と２段目の選択回路３-2とに夫々対応するアンドゲート１３-1，１３-2の第１入力端子にのみ、出力許可を表す論理“１”の信号が入力され、それ以外のアンドゲート１３-3〜１３-10 の第１入力端子には、出力禁止を表す論理“０”の信号が入力されることとなる。
【００４４】
このため、カウンタ１５から出力される１０ビットの出力信号の各ビットｂ1 〜ｂ10のうちで、クロックの１周期毎に論理が反転する１ビット目ｂ1 がアンドゲート１３-1を介し１段目の選択回路３-1（即ち、セレクタ７）に出力選択用二値信号Ｓ1 として与えられると共に、クロックの２周期毎に論理が反転する２ビット目ｂ2 がアンドゲート１３-2を介し２段目の選択回路３-2（詳しくは、そのセレクタ１１）に出力選択用二値信号Ｓ2 として与えられる。そして、１段目と２段目以外の各選択回路３-3〜３-10 には、アンドゲート１３-3〜１３-10 の各々から、論理“０”に保持された出力選択用二値信号Ｓ3 〜Ｓ10が与えられることとなる。
【００４５】
よって、この場合には、符号出力回路５における最終段の選択回路３-10 から、クロックの１周期毎に論理が反転する信号を更にクロックの２周期毎に論理反転させた信号が出力され、その結果、最終段の選択回路３-10 からは、式４に示したアダマール系の符号長が８ビットで８個の直交符号Ｃ0 〜Ｃ7 のうちで、符号番号３に対応した符号Ｃ3 である「１００１１００１」が繰り返し出力されることとなる。
【００４６】
また仮に、第２レジスタ１９に記憶させた符号番号ｃが６（ｃ＝６）である場合には、演算回路２１から各アンドゲート１３-1〜１３-10 の第１入力端子に出力される１０ビットのデジタルデータの各ビットｍ1 〜ｍ10が、下位ビットから順に、ｍ1 ＝０，ｍ2 ＝１，ｍ3 ＝１，ｍ4 〜ｍ10＝０となり、その結果、各アンドゲート１３-1〜１３-10 のうちで、２段目の選択回路３-2と３段目の選択回路３-3とに夫々対応するアンドゲート１３-2，１３-3の第１入力端子にのみ、出力許可を表す論理“１”の信号が入力され、それ以外のアンドゲート１３-1，１３-4〜１３-10 の第１入力端子には、出力禁止を表す論理“０”の信号が入力されることとなる。
【００４７】
このため、カウンタ１５から出力される１０ビットの出力信号の各ビットｂ1 〜ｂ10のうちで、クロックの２周期毎に論理が反転する２ビット目ｂ2がアンドゲート１３-2を介し２段目の選択回路３-2に出力選択用二値信号Ｓ2 として与えられると共に、クロックの４周期毎に論理が反転する３ビット目ｂ3 がアンドゲート１３-3を介し３段目の選択回路３-3に出力選択用二値信号Ｓ3 として与えられる。そして、２段目と３段目以外の各選択回路３-1，３-4〜３-10 には、アンドゲート１３-1，１３-4〜１３-10 の各々から、論理“０”に保持された出力選択用二値信号Ｓ1 ，Ｓ4 〜Ｓ10が与えられることとなる。
【００４８】
よって、この場合には、符号出力回路５における最終段の選択回路３-10 から、クロックの２周期毎に論理が反転する信号を更にクロックの４周期毎に論理反転させた信号が出力され、その結果、最終段の選択回路３-10 からは、式４に示したアダマール系の符号長が８ビットで８個の直交符号Ｃ0 〜Ｃ7 のうちで、符号番号６に対応した符号Ｃ6 である「１１００００１１」が繰り返し出力されることとなる。
【００４９】
そして、同様の動作により、第２レジスタ１９に記憶させる符号番号ｃを１（ｃ＝１）にすれば、式４に示したアダマール系の直交符号Ｃ0 〜Ｃ7 のうちで、符号番号１に対応した符号Ｃ1 である「１０１０１０１０」が最終段の選択回路３-10 から繰り返し出力され、符号番号ｃを２（ｃ＝２）にすれば、式４に示した直交符号Ｃ0 〜Ｃ7 のうちで、符号番号２に対応した符号Ｃ2 である「１１００１１００」が上記選択回路３-10 から繰り返し出力される。また、符号番号ｃを４（ｃ＝４）にすれば、式４に示した直交符号Ｃ0 〜Ｃ7 のうちで、符号番号４に対応した符号Ｃ4 である「１１１１００００」が上記選択回路３-10 から繰り返し出力され、符号番号ｃを５（ｃ＝５）にすれば、式４に示した直交符号Ｃ0 〜Ｃ7 のうちで、符号番号５に対応した符号Ｃ5 である「１０１００１０１」が上記選択回路３-10 から繰り返し出力される。また更に、符号番号ｃを７（ｃ＝７）にすれば、式４に示した直交符号Ｃ0 〜Ｃ7 のうちで、符号番号７に対応した符号Ｃ7 である「１００１０１１０」が上記選択回路３-10 から繰り返し出力され、符号番号ｃを０（ｃ＝０）にすれば、式４に示した直交符号Ｃ0 〜Ｃ7 のうちで、符号番号０に対応した符号Ｃ0 である「１１１１１１１１」が上記選択回路３-10 から繰り返し出力される。
【００５０】
また例えば、符号長が４（＝２2 ）ビットの任意の直交符号を生成したい場合には、第１レジスタ１７に符号系列番号ｋとして２（ｋ＝２）を記憶させると共に、第２レジスタ１９に０から３までの任意の整数を符号番号ｃとして記憶させれば良い。そして、例えば第２レジスタ１９に記憶させる符号番号ｃを３（ｃ＝３）にすれば、式３に示したアダマール系の符号長が４ビットで４個の直交符号Ｃ0 〜Ｃ3 のうちで、符号番号３に対応した符号Ｃ3 である「１００１」が最終段の選択回路３-10 から繰り返し出力されることとなる。
【００５１】
このように本第１実施形態の符号生成器１によれば、演算回路２１へ第１レジスタ１７及び第２レジスタ１９を介して、符号系列番号ｋと符号番号ｃとを入力するだけで、その符号系列番号ｋと符号番号ｃとに対応したアダマール系の所望の符号長（ビット数）を有する所望の直交符号を生成して出力することができる。
【００５２】
そして、例えば符号長が１０２４（＝２10）ビットといった非常に長い直交符号であっても、符号出力回路５を少なくとも１０個の選択回路３-1〜３-10 によって構成することにより（つまり、選択回路を少なくとも１０段直列に接続しておくことにより）、その１０２４ビットの直交符号のうちの任意の符号を生成することができ、しかも、その場合には、１０２４ビット以下の任意の符号長の直交符号を生成することができる。よって、本第１実施形態の符号生成器１によれば、メモリを必要とせず、小規模な回路構成によって任意の符号長の任意の直交符号を生成可能となる。
【００５３】
ところで、上記第１実施形態の符号生成器１は、アダマール系の直交符号を生成して出力するものであったが、次に、アダマール系の直交符号以外の直交符号を生成する第２実施形態の符号生成器について説明する。
まず図２は、第２実施形態の符号生成器２３の構成を表す回路図である。
【００５４】
図２に示すように、本第２実施形態の符号生成器２３は、前述した第１実施形態の符号生成器１と比較して、演算回路２５だけが異なっており、その他の構成については同じである。
そして、この第２実施形態の符号生成器２３に設けられた演算回路２５は、第１レジスタ１７に記憶された符号系列番号ｋと第２レジスタ１９に記憶された符号番号ｃとを入力して、その符号番号ｃを表すｋビットのデータの上位ビットと下位ビットを反対に並べたｋビットのデータを生成すると共に、そのｋビットのデータの上位ビット側に全ビットが“０”であるｎ−ｋビットのデータを連結することにより、ｎビットのデジタルデータを発生させ、そのｎビットのデジタルデータの各ビットｍ1 〜ｍn を、各アンドゲート１３-1〜１３-nの第１入力端子（図２において左側の入力端子）へ供給する。
【００５５】
このため、本第２実施形態の符号生成器２３において、例えば、第１レジスタ１７に符号系列番号ｋとして３（ｋ＝３）を記憶させた場合（即ち、符号長が８ビットの直交符号を生成する場合）に、第２レジスタ１９に記憶させる符号番号ｃを３（ｃ＝３）にすれば、演算回路２５から各アンドゲート１３-1〜１３-nの第１入力端子に出力されるｎビットのデジタルデータの各ビットｍ1 〜ｍn は、下位ビットから順に、ｍ1 ＝０，ｍ2 ＝１，ｍ3 ＝１，ｍ4 〜ｍn ＝０となり、その結果、最終段の選択回路３-nからは、符号番号ｃ＝３に対応する符号Ｃ3 として、符号長が８ビットの「１１００００１１」が繰り返し出力されることとなる。つまり、この場合には、第１実施形態の符号生成器１において第１レジスタ１７に符号系列番号ｋとして３（ｋ＝３）を記憶させると共に、第２レジスタ１９に符号番号ｃとして６（ｃ＝６）を記憶させた場合と同じ符号（即ち、式４の符号Ｃ6 ）が、符号番号ｃ＝３に対応する符号Ｃ3 として出力されることとなる。
【００５６】
そして同様に、本第２実施形態の符号生成器２３において、例えば、第１レジスタ１７に符号系列番号ｋとして３（ｋ＝３）を記憶させた場合に、第２レジスタ１９に記憶させる符号番号ｃを１（ｃ＝１）にすれば、最終段の選択回路３-nからは、その符号番号ｃ＝１に対応する符号Ｃ1 として、式４の符号Ｃ4 と同じ符号（「１１１１００００」）が繰り返し出力され、また、符号番号ｃを４（ｃ＝４）にすれば、最終段の選択回路３-nからは、その符号番号ｃ＝４に対応する符号Ｃ4 として、式４の符号Ｃ1 と同じ符号（「１０１０１０１０」）が繰り返し出力されることとなる。また更に、符号番号ｃを６（ｃ＝６）にすれば、最終段の選択回路３-nからは、その符号番号ｃ＝６に対応する符号Ｃ6 として、式４の符号Ｃ3 と同じ符号（「１００１１００１」）が繰り返し出力されることとなる。尚、第２レジスタ１９に記憶させる符号番号ｃを０，２，５，７の何れかにした場合には、第１実施形態の符号生成器１と同じ符号が出力されることとなる。
つまり、本第２実施形態の符号生成器２３において、例えば符号長が８ビットの直交符号を生成する場合には、第２レジスタ１９に記憶させる符号番号ｃと最終段の選択回路３-nから出力される符号Ｃｃとの対応関係が下記の式５のようになる。
【００５７】
【数５】
そして、このような第２実施形態の符号生成器２３によっても、第１実施形態の符号生成器１と同様に、メモリを必要とせず、小規模な回路構成によって任意の符号長の任意の直交符号を生成することができる。
以上、本発明の一実施形態について説明したが、本発明は、前述した各実施形態に限定されるものではなく、種々の形態を採り得ることは言うまでもない。
【００５９】
例えば、上記各実施形態の符号生成器１，２３において、図１及び図２に示した符号出力回路５の代わりに、図３に示す符号出力回路２７を用いても良い。つまり、この符号出力回路２７では、１段目の選択回路（第１の選択回路）３-1として、他の選択回路（第２の選択回路）３-2〜３-nと同じ構成のものを用い、その１段目の選択回路３-1に予め正論理“１”に対応する５Ｖの電源電圧を入力するようにしている。そして、このようにすれば、全ての選択回路３-1〜３-nの構成を共通化できるという面で有利である。但し、第１及び第２実施形態の符号出力回路５のように、１段目の選択回路３-1をセレクタ７だけで構成する方が、インバータ９を１個削減できるという利点がある。
【００６０】
一方、上記第１及び第２実施形態の符号生成器１，２３において、１段目の選択回路（第１の選択回路）３-1を成すセレクタ７の２つの入力端子が接続される電源電圧（５Ｖ）と接地電位（０Ｖ）とを逆にすれば、式３〜式５に例示した各符号に対して“１”と“０”とが反対になった符号を生成することができる。そして、このことは、図３に示す符号出力回路２７において、１段目の選択回路３-1に予め０Ｖを入力するようにした場合にも同様である。
【００６１】
また、上記第１及び第２実施形態の符号生成器１，２３において、１段目の選択回路３-1は、アンドゲート１３-1からの出力選択用二値信号Ｓ1 が論理“０”の場合に５Ｖの方を出力し、また、２段目以降の各選択回路（第２に選択回路）３-2〜３-nは、アンドゲート１３-2〜１３-nからの出力選択用二値信号Ｓ2 〜Ｓn が論理“０”の場合に非反転出力動作を行うように構成されていたが、それら選択回路３-1〜３-nの動作を逆に設定しても良い。
【００６２】
一方また、上記第１及び第２実施形態の符号生成器１，２３において、カウンタ１５から各アンドゲート１３-1〜１３-nの第２入力端子へ出力される各ビットｂ1 〜ｂn のうちの何れかの位相を、クロックの整数倍だけずらすようにしても良い。そして、このようにすれば、生成される符号を第１及び第２実施形態の場合とは異なったものにすることができる。
【図面の簡単な説明】
【図１】 第１実施形態の符号生成器の構成を表す回路図である。
【図２】 第２実施形態の符号生成器の構成を表す回路図である。
【図３】 符号出力回路の変形例を表す回路図である。
【符号の説明】
１，２３…符号生成器 ３-1…第１の選択回路
３-2〜３-n…第２の選択回路 ５，２７…符号出力回路
７，１１…セレクタ ９…インバータ １３-1〜１３-n…アンドゲート
１５…カウンタ １７…第１レジスタ １９…第２レジスタ
２１，２５…演算回路
Claims (7)
- 正論理を表す二値信号と負論理を表す二値信号とを、外部から与えられる出力選択用二値信号に応じて択一的に出力する第１の選択回路と、
該第１の選択回路の次段に直列に接続され、入力される二値信号をそのまま出力する非反転出力動作と前記入力される二値信号の論理を反転させて出力する反転出力動作とが、外部から与えられる出力選択用二値信号に応じて切り替えられるｎ−１個の第２の選択回路と、
第１入力端子及び第２入力端子を有すると共に、前記第１の選択回路及び前記ｎ−１個の第２の選択回路からなるｎ個の選択回路の各々に対応して設けられ、前記第１入力端子に入力される出力許可用二値信号が出力許可を表す方の論理である場合に、前記第２入力端子に入力される二値信号を自己に対応する選択回路へ前記出力選択用二値信号として出力し、前記出力許可用二値信号が出力禁止を表す方の論理である場合には、前記第２入力端子に入力される二値信号に拘わらず、自己に対応する選択回路へ出力する前記出力選択用二値信号の論理を予め定められた一方の論理に保持するｎ個の論理回路と、
前記各論理回路の第２入力端子へ周期的に論理が反転する二値信号を出力する手段であって、前記ｎ個の選択回路のうちで１段目から数えてｘ段目（但し、ｘは１からｎまでの各々の整数）の選択回路に対応する論理回路の第２入力端子へは、クロックに同期し且つ該クロックの周期の２x-1 倍の時間毎に論理が反転する二値信号を出力する信号出力手段とを備え、
生成すべき符号に応じて、前記各論理回路の第１入力端子へ、出力許可と出力禁止との何れかを表す論理の前記出力許可用二値信号を供給することにより、前記ｎ個の選択回路のうちの最終段の選択回路から前記生成すべき符号を出力させるように構成されたこと、
を特徴とする符号生成器。 - 請求項１に記載の符号生成器において、
前記信号出力手段は、
前記クロックに同期して０から２n−１ までを繰り返しカウントし、そのカウント値を表すｎビットの出力信号の各ビットを、前記各論理回路の第２入力端子へ、前記１段目の選択回路に対応する論理回路からの順に供給する２n 進カウンタからなること、
を特徴とする符号生成器。 - 請求項１又は請求項２に記載の符号生成器において、
前記第２の選択回路は、
前記入力される二値信号の論理を反転させるインバータと、
前記入力される二値信号と前記インバータの出力との何れか一方を前記出力選択用二値信号に応じて択一的に出力するセレクタとから構成されていること、
を特徴とする符号生成器。 - 請求項１ないし請求項３の何れかに記載の符号生成器において、
前記第１の選択回路は、
２つの入力端子のうちの一方の入力端子が正論理を表す第１の電圧に接続されると共に、他方の入力端子が負論理を表す第２の電圧に接続され、前記第１の電圧と前記第２の電圧との何れか一方を前記出力選択用二値信号に応じて択一的に出力する切替回路であること、
を特徴とする符号生成器。 - 請求項１ないし請求項４の何れかに記載の符号生成器において、
生成すべき符号のビット数を特定する第１情報と、前記生成すべき符号におけるビットの並びを特定する第２情報とを入力し、その第１情報と第２情報とに基づき、前記各論理回路の第１入力端子へ前記出力許可用二値信号を供給する演算回路を備えたこと、
を特徴とする符号生成器。 - 請求項１ないし請求項５の何れかに記載の符号生成器において、
前記論理回路は、
前記第１入力端子と前記第２入力端子とに夫々入力される両信号の論理積信号を、前記出力選択用二値信号として出力する論理積回路であること、
を特徴とする符号生成器。 - 請求項５に記載の符号生成器において、
前記論理回路は、
前記第１入力端子と前記第２入力端子とに夫々入力される両信号の論理積信号を、前記出力選択用二値信号として出力する論理積回路であり、
前記演算回路は、
前記第１情報として、生成すべき符号のビット数を２k（但し、ｋは１からｎまでの整数）で表した場合の前記整数ｋを入力すると共に、前記第２情報として、０から２k −１までの何れかの整数である符号番号を入力し、更に、前記符号番号から予め定められた規則に基づきｋビットのデータを生成すると共に、そのｋビットのデータの上位ビット側に全ビットが０であるｎ−ｋビットのデータを連結することにより、生成すべき符号に対応したｎビットのデジタルデータを発生させ、そのｎビットのデジタルデータの各ビットを、前記各論理回路の第１入力端子へ、前記１段目の選択回路に対応する論理回路からの順に供給するよう構成されていること、
を特徴とする符号生成器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26161098A JP3936476B2 (ja) | 1998-09-16 | 1998-09-16 | 符号生成器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26161098A JP3936476B2 (ja) | 1998-09-16 | 1998-09-16 | 符号生成器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000089933A JP2000089933A (ja) | 2000-03-31 |
| JP3936476B2 true JP3936476B2 (ja) | 2007-06-27 |
Family
ID=17364305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26161098A Expired - Fee Related JP3936476B2 (ja) | 1998-09-16 | 1998-09-16 | 符号生成器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3936476B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002232391A (ja) | 2001-01-30 | 2002-08-16 | Matsushita Electric Ind Co Ltd | 直交符号発生回路 |
-
1998
- 1998-09-16 JP JP26161098A patent/JP3936476B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000089933A (ja) | 2000-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0342832B1 (en) | Dynamic feedback arrangement scrambling technique keystream generator | |
| US5623548A (en) | Transformation pattern generating device and encryption function device | |
| US7571200B2 (en) | Seedable pseudo-random number generator | |
| CN111694545B (zh) | 随机数产生器 | |
| US20070098160A1 (en) | SCRAMBLING AND SELF-SYNCHRONIZING DESCRAMBLING METHODS FOR BINARY AND NON-BINARY DIGITAL SIGNALS NOT USING LFSRs | |
| US20220149827A1 (en) | Circuits and methods for performing hash algorithm | |
| US7106859B2 (en) | Parallel data scrambler | |
| US9166795B2 (en) | Device and method for forming a signature | |
| JP4195195B2 (ja) | シーケンス発生器 | |
| Ding et al. | On cyclotomic generator of order r | |
| JP4290500B2 (ja) | 乱数発生装置 | |
| JP3936476B2 (ja) | 符号生成器 | |
| EP3029839B1 (en) | Arithmetic logic device | |
| JPH10320181A (ja) | 非線形フィードバック・シフトレジスタ回路 | |
| US5596617A (en) | Feedback shift register for generating digital signals representing series of pseudo-random numbers | |
| WO2022048245A1 (zh) | 随机数产生电路 | |
| Miroschnyk et al. | Practical methods for de Bruijn sequences generation using non-linear feedback shift registers | |
| JP2917962B2 (ja) | Ｍ系列を任意にシフトする回路 | |
| JP3913921B2 (ja) | 有限フィールドでの任意要素の逆数具現回路 | |
| TWI662471B (zh) | 真實隨機數產生裝置及其產生方法 | |
| ES2293665T3 (es) | Metodo para la conversion criptografica de bloques de entrada de l bits de informacion de datos digitales en bloques de salida de l bits. | |
| JP3157741B2 (ja) | ２進１０進変換回路 | |
| RU2140716C1 (ru) | Способ криптографического преобразования блоков цифровых данных | |
| US6381195B2 (en) | Circuit, apparatus and method for generating address | |
| RU1774328C (ru) | Устройство дл делени дес тичных чисел |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041124 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070313 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070323 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110330 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120330 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120330 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130330 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |