JP3152207B2 - 半導体装置 - Google Patents
半導体装置Info
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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Description
し、特に、両面に任意の回路が形成された半導体装置に
関する。
向上が重要な要素になっている。一般に、半導体装置の
集積度を高めるために、半導体ウェハ上に形成される回
路の設計寸法の微細化という手法が採用されている。し
かしながら、この手法では露光技術における制約がある
ため、十分に回路の集積度を向上させることができな
い。
公報には、1枚の半導体基板の両面に集積回路が形成さ
れた半導体集積回路装置が開示されている。この半導体
集積回路装置は図6に示すように、半導体基板30の両
面に第1の集積回路31と第2の集積回路32とを形成
することにより、高い集積度を得ることができるように
したものである。
は、2枚の半導体ウェハを貼り合せた半導体装置及びそ
の製造方法が開示されている。この半導体装置は図7
(A)(B)(C)に示すような工程によって製造され
る。まず、図7(A)に示すように半導体ウェハ40の
表面にデバイス部45を形成する。
部45の電極を半導体ウェハ40の裏面まで延長するた
めの電極取り出し部46を、半導体ウェハ40の厚さ方
向に形成する。
導体ウェハ40の裏面同士を貼り合せることにより、両
面にデバイス部45を形成した半導体装置が得られる。
また、2枚の半導体ウェハ40の裏面には、両デバイス
部45を電気的に接続するための導電部47と、導電部
47を絶縁するための絶縁部48とが形成され、その導
電部47と絶縁部48との整合がとれるように2枚の半
導体ウェハ40の裏面が貼り合わされる。
0号公報に開示された半導体集積回路装置は、1枚の半
導体基板の両面に集積回路を形成しているため、回路の
集積度の向上において一応の効果を奏している。しか
し、この半導体集積回路装置は、表面と裏面に集積回路
を形成するためのプロセスや工程は基本的に同じである
必要がある。したがって、表面の集積回路と裏面の集積
回路で使用するプロセスや工程が大幅に異なる場合に
は、対応が困難となってしまい、表裏面に異なる任意の
回路を有する半導体集積回路装置を製造することが困難
である。
示されている半導体装置は、2枚の半導体ウェハ40を
電気的に接続して貼り合せているが、各半導体ウェハに
外部接続端子が設けられていないので、例えばパッケー
ジにして多くのリード端子と電気的に接続することがで
きない。
れたものであり、貼り合わされた2枚の半導体ウェハの
両面から多くの電気的接続を行うことができる半導体装
置を提供することを目的とする。
一方の面に第1の回路を備えた第1の半導体ウェハと、
一方の面に第2の回路を備えた第2の半導体ウェハと、
を有し、第1の半導体ウェハの他方の面と第2の半導体
ウェハの他方の面とが貼り合わされ、かつ、第1の回路
及び第2の回路にそれぞれ外部接続端子が設けられる、
ことを特徴とするものである。
1の回路を備えた第1の半導体ウェハと、一方の面に第
2の回路を備えた第2の半導体ウェハと、第1の半導体
ウェハ及び第2の半導体ウェハの外方に配置されたリー
ド端子と、を有し、第1の半導体ウェハの他方の面と第
2の半導体ウェハの他方の面とが貼り合わされ、かつ、
第1の回路及び第2の回路にそれぞれ外部接続端子が設
けられ、第1の回路に設けられた外部接続端子とリード
端子とが電気的に接続され、第1の半導体ウェハ、第2
の半導体ウェハ及びリード端子の内端部が樹脂によって
封止されている、ことを特徴とするものである。
にスルーホールを介して電気的に接続された外部接続端
子が一方の面に設けられた絶縁板を有し、絶縁板は、そ
の絶縁板に設けられた外部接続端子を除いて樹脂によっ
て封止されていてもよい。
面に第1の回路を備えた第1の半導体ウェハと、一方の
面に第2の回路を備えた第2の半導体ウェハと、絶縁基
板とを有し、第1の半導体ウェハの他方の面と絶縁基板
の一方の面とが貼り合わされ、第2の半導体ウェハの他
方の面と絶縁基板の他方の面とが貼り合わされ、かつ、
第1の回路及び第2の回路にそれぞれ外部接続端子が設
けられる、ことを特徴とするものである。
る外部接続端子は、パッドであってもよい。
る外部接続端子は、バンプであってもよい。
方にパッドが設けられ、他方にバンプが設けられてもよ
い。
1の回路及び第2の半導体ウェハの第2の回路にそれぞ
れ外部接続端子が設けられているので、貼り合わされた
2枚の半導体ウェハの両面から多くの電気的接続を行う
ことができる。
から図5を参照しながら説明する。
は、表面に第1の回路1aを備えた第1の半導体ウェハ
1と、表面に第2の回路2aを備えた第2の半導体ウェ
ハ2と、を有し、第1の半導体ウェハ1の裏面と第2の
半導体ウェハ2の裏面とが貼り合わされ、かつ、第1の
回路1a及び第2の回路2aにそれぞれパッド4やバン
プ5等の外部接続端子が設けられる。
シリコン基板上に拡散形成され、第2の回路2aは第2
の半導体ウェハ2のシリコン基板上に拡散形成される。
第1及び第2の半導体ウェハ1,2は完全に独立して製
作されるため、その両面に形成される回路は、それぞれ
プロセスや工程を自由に選択することができる。
すように第1の回路1aの表面にパッド4が形成され、
第2の回路2の表面にバンプ5が形成されたもの、図1
(B)に示すように第1及び第2の回路1a,1bの両
表面にバンプ5が形成されたもの、図1(C)に示すよ
うに第1及び第2の回路1a,1bの両表面にパッド4
が形成されたもの、等がある。第1及び第2の半導体ウ
ェハ1、2に形成される回路1a、2aがそれぞれ独立
な任意な回路であるため、任意な数のパッド4やバンプ
5を任意な箇所に設けることができる。従って、半導体
ウェハ1、2の両面に形成される回路1a、2aから従
来よりも多くの電気的接続を行うことができる。
工程によって製造される。すなわち、図2(A)に示す
第1及び第2の半導体ウェハ1,2の表面に、図2
(B)に示すように、それぞれ第1の回路1a及び第2
の回路2aを形成する。
び第2の半導体ウェハ1,2の裏面同士を貼り合わせ
る。第1及び第2の半導体ウェハ1,2の裏面を強固に
貼り合わせるには、第1及び第2の半導体ウェハ1,2
の裏面を親水化処理した後に、図2(C)に示すように
それらを接合した状態で熱処理することにより、脱水縮
合反応させ、両貼り合わせ面をSi−O−Si結合させ
る。
より、両貼り合わせ面のSi−O−Si結合中の酸素O
を第1及び第2の半導体ウェハ1,2に拡散させること
により、第1及び第2の半導体ウェハ1,2とは強固に
貼り合わされる。
路1aにパッド4を形成し、第2の半導体ウェハ2の第
2の回路2aにバンプ5を形成すると、図2(D)に示
すような半導体装置が完成する。
導体装置について説明する。この両半導体装置は前述し
た互いに貼り合わせた第1及び第2の半導体ウェハ1,
2を樹脂6によって封止し、第1の半導体ウェハ1に形
成された第1の回路1aのパッド4がリード端子10に
よって、樹脂6から外部に導出されることを特徴とする
ものである。
プ5には絶縁板7が接合され、絶縁板7には多数のスル
ーホール8が形成され、そのスルーホール8内には導電
体が埋め込まれる。第2の半導体ウェハ2に対向して露
出しているスルーホール8は、第2の半導体ウェハ2の
バンプ5と電気的に接続され、反対側で露出しているス
ルーホール8にはバンプ9が形成される。この絶縁板7
に形成されたバンプ9を除き、第1及び第2の半導体ウ
ェハ1,2、リード端子10の内端部が樹脂6によって
封止される。
回路1aに設けられたパッド4とリード端子10の内端
部とをボンディングワイヤWによって接続される。ま
た、図4に示す半導体装置では、第1の半導体ウェハ1
に設けられたバンプ5とリード端子10の内端部とが直
接に接続される。
樹脂6の側面側にリード端子10、裏面側にバンプ9を
備えているので、限られたサイズで多数の配線と電気的
に接続することができる。
ハ2との貼り合わせ面を絶縁する場合には、貼り合わせ
る前にそれぞれの半導体ウェハ1、2の裏面を酸化する
必要がある。また、図5に示すように、第1の半導体ウ
ェハ1と第2の半導体ウェハ2との間に絶縁基板3を介
して貼り合わせてもよい。
れることはなく、特許請求の範囲に記載された技術的事
項の範囲内において、種々の変更が可能である。例え
ば、絶縁板を有さず、第2の半導体ウェハのバンプを樹
脂によって封止せず、直接、プリント基板の配線等に接
続するようにしてもよい。
第1の回路及び第2の半導体ウェハの第2の回路にそれ
ぞれ外部接続端子が設けられているので、貼り合わされ
た2枚の半導体ウェハの両面から多くの電気的接続を行
うことができる。そのため、実装されるプリント基板上
の多くの配線に電気的に接続できる。
(A)は第1の半導体ウェハ側にパッド、第2の半導体
ウェハ側にバンプを形成したものであり、(B)は第1
及び第2の半導体ウェハともにバンプを形成したもので
あり、(C)は第1及び第2の半導体ウェハともにパッ
ドを形成したものである。
(A)は第1及び第2の半導体ウェハの平面図、(B)
は第1及び第2の半導体ウェハを貼り合せる前の断面
図、(C)は第1及び第2の半導体ウェハを貼り合せた
後の断面図、(D)は貼り合せた第1の半導体ウェハに
パッドを形成し、第2の半導体ウェハにバンプを形成し
た状態の断面図である。
である。
を示す断面図である。
る。
し、(A)は最初の段階の断面図、(B)は中間の段階
の断面図、(C)は最終の段階の断面図である。
Claims (5)
- 【請求項1】一方の面に第1の回路を備えた第1の半導
体ウェハと、一方の面に第2の回路を備えた第2の半導
体ウェハと、前記第1の半導体ウェハ及び第2の半導体
ウェハの外方に配置されたリード端子とを有し、 前記第1の半導体ウェハの他方の面と第2の半導体ウェ
ハの他方の面とがSi−O−Si結合により貼り合わさ
れ、かつ、前記第1の回路及び第2の回路にそれぞれ外
部接続端子が設けられ、前記第1の回路の外部接続端子
が前記リード端子と電気的に接続され、 前記第1の半導体ウェハ、第2の半導体ウェハ及びリー
ド端子の内端部が樹脂によって封止され、 前記リード端子と、前記第2の回路の外部接続端子又は
第2の回路の外部接続端子に電気的に接続された端子と
によって外部との電気的接続が行われる、 ことを特徴とする半導体装置。 - 【請求項2】一方の面に第1の回路を備えた第1の半導
体ウェハと、一方の面に第2の回路を備えた第2の半導
体ウェハと、前記第1の半導体ウェハ及び第2の半導体
ウェハの外方に配置されたリード端子とを有し、 前記第1の半導体ウェハの他方の面と第2の半導体ウェ
ハの他方の面とがSi−O−Si結合により貼り合わさ
れ、かつ、前記第1の回路及び第2の回路にそれぞれ外
部接続端子が設けられ、第1の回路の外部接続端子が前
記リード端子と電気的に接続され、 前記第1の半導体ウェハ、第2の半導体ウェハ及びリー
ド端子の内端部が樹脂によって封止され、 前記第2の回路に設けられた外部接続端子にスルーホー
ルを介して電気的に接続された外部接続端子が一方の面
に設けられた絶縁板を有し、 前記絶縁板は、その絶縁板に設けられた外部接続端子を
除いて前記樹脂によって封止されている、 ことを特徴とする半導体装置。 - 【請求項3】前記第1の半導体ウェハと第2の半導体ウ
ェハとの貼り合わせる前にそれぞれの半導体ウェハの他
方の面を酸化することを特徴とする請求項1又は2に記
載の半導体装置。 - 【請求項4】前記第1の半導体ウェハの他方の面と第2
の半導体ウェハの他方の面とが絶縁基板を介して貼り合
わされていることを特徴とする請求項1又は2に記載の
半導体装置。 - 【請求項5】前記第1の回路及び第2の回路に設けられ
る外部接続端子は、パッド又はバンプであることを特徴
とする請求項1乃至4のいずれか1つの項に記載の半導
体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18312298A JP3152207B2 (ja) | 1998-06-30 | 1998-06-30 | 半導体装置 |
Applications Claiming Priority (1)
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2000022073A JP2000022073A (ja) | 2000-01-21 |
JP3152207B2 true JP3152207B2 (ja) | 2001-04-03 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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-
1998
- 1998-06-30 JP JP18312298A patent/JP3152207B2/ja not_active Expired - Fee Related
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