JP2601640B2 - 電気的導体構造を作成する方法と大規模集積回路 - Google Patents
電気的導体構造を作成する方法と大規模集積回路Info
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- 239000004020 conductor Substances 0.000 title claims description 55
- 238000000034 method Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims description 34
- 229910052782 aluminium Inorganic materials 0.000 claims description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 8
- 239000000853 adhesive Substances 0.000 claims description 6
- 230000001070 adhesive effect Effects 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 239000010949 copper Substances 0.000 claims description 5
- 229910052738 indium Inorganic materials 0.000 claims description 5
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 5
- 239000000969 carrier Substances 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 28
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- 239000000377 silicon dioxide Substances 0.000 description 13
- 235000012239 silicon dioxide Nutrition 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 239000004642 Polyimide Substances 0.000 description 4
- 230000017525 heat dissipation Effects 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009429 electrical wiring Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000009421 internal insulation Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 238000002207 thermal evaporation Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
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- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5385—Assembly of a plurality of insulating substrates
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
- H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
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Description
ュール(MCM)マイクロ回路の技術に関し、特に集積回
路チップ或いはモジュールチップから離隔されていて、
かつ高い熱消失効果を有する大規模モジュール或いはチ
ップの製造を可能にする構造上への電気線と他の導体の
配置に関する。
を減少でき、システムレベウの性能を向上できる。論文
“薄膜MCM,進歩したCMOSチャレンジの会合”、Advanced
Packing Vol.1,1992,pp.46−51に記載されているよう
に、MCMは1以上の集積回路チップが組立てられる基板
を含んでいる。基板は、交互にパターン化されたメタル
導体と絶縁層を有するマルチ構造を具備している。
り形成され、線或いは面としてパターン化されて、チッ
プ間の電源線と信号線となる。縦方向の配線(通路Via
s)が絶縁層を介して形成され、隣接導体層を適切に接
続する。絶縁層はポリイミド堆積により形成される。
造技術により、比較的簡単な構成に限定されてきた。導
体層のメタル線は、代表的に13ミクロンの幅で、3ミク
ロンの厚さを有し、互いに25ミクロンだけ離隔してい
る。線は高密度配置を可能にするためには、あまりにも
幅広くかつ十分に離隔されている。
や基板に発生される熱を放散するために複雑なヒートシ
ンクが必要とされる。更に他の欠点として、従来のMCM
製造技術では、広いメタル領域を形成しなければならな
いことと、マルチレベル導体パターンに関連した平坦化
問題を含む技術的困難性により歩留まりが悪い。
コンキャリアウエハーを熱的に処理して、ウエハー表面
に二酸化シリコン層を形成する。パターン化されたメタ
ル導体層が二酸化シリコン層上に形成される。
域に形成される。通路がオーミックコンタクトのために
窒化シリコン層を介して導体層パターンの適切な点に形
成される。厚いメタルコンタクト層が通路とオーミック
接触状態で窒化シリコン層上に形成され、インジューム
バンプがコンタクト層に形成される。処理中に支持体と
して機能するキャリアは、二酸化シリコン層がエッチス
トップとして働いてエッチングにより除去される。集積
回路チップ或いは大規模シングルチップが二酸化シリコ
ン層上に設けられ、二酸化シリコン層に形成された開口
部を介して導体パターンに接続される。電気回路やその
上に形成されたバンプを有する基板は、回路がバンプに
より導体層に接続された状態でシリコン窒化層に接着さ
れる。
線と他の内部配線を提供し、その結果、回路集積化の寸
法と密度を増加させ、熱散逸、消散を改善する。本発明
によれば、メタル導体は、バンプや拡散コンタクトを介
した後工程のアタッチメントに対してオフチップ(off
−chip)で作成できる。この方法によれば、メタルの短
絡が少なくなるので、チップを高歩留まりで作成でき
る。
てシリコン上に形成できる。導体パターンはCVD法によ
り形成され、このCVD法は、従来のMCM基板にパターンを
形成するのに用いられる工程より少なくとも1オーダー
高い解像度を有している。このために、非常に大規模な
チップの作成が可能となる。
いる酸化シリコン(ガラス)とメタルを含んでいるの
で、本発明の構造は従来のMCM構造よりより効果的に熱
消散を達成できる。
題や、チップ上にマルチレベルのメタル配線を形成する
際の平坦化の問題を生ぜずに、チップを作成できる。
い電源導体を形成できるので、電源供給の際の抵抗ドロ
ップを防止できる。平坦化に関する歩留まりやそれに関
連した技術問題を除去できるので、大電流を供給できる
能力を有する3層或いは4層のメタル配線を用いること
ができる。
して行われる以下の詳細な説明により、当業者に明らか
となるだろう。この図面において同一箇所には同一符号
が付されている。
面図である。
する方法を示す断面図である。
れには二酸化シリコン外部絶縁層12と窒化シリコン内部
絶縁層14が含まれる。層12、14はそれぞれ約1ミクロン
の厚さである。窒化シリコン層14は非常に強くかつ持ち
の良いものであり、非常に薄くとも効果的に構造を強靭
にする。
て、絶縁層12の底面に形成され、絶縁層14は導体16と絶
縁層12の露出面を覆っている。導体16はパターン化され
て、絶縁層12上に形成されたチップと、以下に説明する
他の構造に設けられた回路間を繋ぐ電気的配線を供給し
ている。
ら、本発明はこれに限定されず、導体層16はパターン化
されて必要な範囲の実用周波数の信号を運ぶこともでき
る。
の応用に基づいて設計可能である。図1の設置は例示で
あり、本発明の原理を説明するために簡略化されてい
る。導体層16は実際の応用の場面では、非常に多数の個
々の導体線にパターン化される。
は互いに絶縁層12、14により電気的に絶縁されている。
集積回路チップ18は、接着等により絶縁層12上に設けら
れている。メタルボンディングパッド20、22が、部分16
a,16bそれぞれと配線するために、チップ18に設けられ
ている。開口部24、26が外部絶縁層12に形成され、導体
層16の部分16a,16bが露出されている。パッド20、22
が、開口部24、26をそれぞれ延びるワイヤー28、30によ
り部分16a,16bと接続されている。
口部を通って延びている。通路32は導体層16の部分16a
の左端部とオーミックに接続されていて、一方通路34、
36は部分16bの左と右端部にオーミックに接続されてい
る。導体アルミニウムコンタクト層38、40、42は内部絶
縁層14上にオーミック接続状態で形成され、通路32、3
4、36と一体になっているほうが好ましい。
にそれぞれ好ましくは銅の中間層44、46、48を形成する
ことにより増加される。好ましくはインジウムのバンプ
50、52、54が、それぞれ中間層44、46、48上に形成さ
れ、内部絶縁層14から突出している。コンタクト層、中
間層及びバンプの組合は、外部配線を構成する。
路が形成されている。基板56は、プロセッサ、導体や抵
抗が形成されたMCM構造或いは任意の他の適当な電子素
子のような大規模なチップのための集積回路チップパッ
ケージである。図示されているように、厚い銅の導体5
8、60、62が基板56の上面に形成され、アルミニウムの
コンタクト層64、66、68がそれぞれ導体58、60、62上に
形成されている。
64、66、68上に形成され、基板56から突出している。ポ
リシリコン抵抗76が基板56上に形成され、導体58、60と
コンタクト層64、66にそれぞれ両端部でオーミックにコ
ンタクトしている。導体層、コンタクト層及びバンプの
各組合せが内部配線を構成している。
うな接着剤78で満たされ、この接着剤より基板と層14が
ボンディングされている。作成過程に於て、基板56から
突出しているバンプ70、72、74は、内部絶縁層14から突
出しているバンプ44、46、48と整合している。基板56が
層14に対して押されると、各バンプは互いに潰されて、
互いにオーミックコンタクトを形成する。
一例を示している。導体部分16aは基板56上に導体層58
とチップ18上のボンディングパッド20とを接続させる。
導体部分16bは基板56上の導体層60,62とを接続させると
共に、導体層60、62とチップ上のボンディングパッド22
とを接続する。導体部分16a,16bは基板56上の抵抗76を
介してチップ18上のボンディングパッド20、22を接続す
る。
置や組合せで次のような内部配線を可能とする。
されている。図2では、物質80はシリコンウエハーの形
のキャリア82を含み、二酸化シリコン外部絶縁層12がそ
の上に形成されている。二酸化シリコンは熱酸化膜であ
り、層12は公知の方法でキャリア82の表面を熱処理する
ことにより形成される。キャリア82は以後に除去される
材料であり、以後の処理ステップにおいて支持体として
機能する。キャリア82の好ましい厚さは525ミクロンで
ある。
対してシリコン、外部絶縁層12に対しては二酸化シリコ
ンの組合せが好ましい。というのは、二酸化シリコン
は、以後の説明で明らかとなるように、カリウム水酸化
物エッチャントに対して抵抗となり、シリコンは熱的に
二酸化シリコンを形成するのに必要な高い処理温度、す
なわち約摂氏1000度に絶え得るからである。シリコン酸
化物(ガラス)もまた従来のMCMのポリイミド絶縁層に
比べて高い熱伝導率を有し、熱消散を増加せしめる。
成するステップを示している。層16は標準のシリコン処
理技術を用いて形成され、この技術によれば従来のMCM
作成技術より高い解像度を可能とし、与えられた空間に
非常に沢山の薄い導体線が形成できる。本発明によれ
ば、2−4ミクロンピッチの導体線を得ることができ
る。これにより、非常に大きなチップを作成できる。
ムを、CVD或いは他の適当なプロセスを用いて層12上に7
500オングストロームの厚みに均一に堆積することによ
りパターン化される。部分16a,16bを描画するために、
図示しないホトレジストマスクが、標準のフォトリング
ラフィを用いて層16上に形成され、部分16a,16b以外の
層16の領域は除去される。そしてマスクが除去され、図
3に示される構造が得られる。
部分16a,16bの外部絶縁層12の表面の露出部にCVDを用い
て堆積される。図5では、フォトリソグラフィとエッチ
ングを用いて開口部84、86、88が層14に形成され、下に
ある導体層16が露出される。
如何にして一体に形成されるかを示している。約1%の
シリコンを含むアルミニウム層が、CVD法を用いて内部
絶縁増14上に約7500−11000オングストロームの厚さに
堆積され、開口部84、86、88は通路36、34、32をそれぞ
れ形成するように満たされる。そして、アルミニウム層
はフォトリングラフィを用いてパターン化され、エッチ
ングされて、コンタクト層38、40、42が描画される。
44、46、48を形成する方法を示している。層44、46、48
は、好ましくはCVDを用いて銅を約3−6ミクロンの厚
さに堆積して形成される。
にフォトリソグラフィと熱蒸着を用いて約9ミクロンの
厚さに形成される。
非常に薄い。これにより、本発明の構造10は従来のMCM
より遥かに高い電流伝導能力を有することができる。
ップに対する支持体として機能する。終了時に、キャリ
ア82は図9に示されるように除去される。矢印90で示さ
れるように、キャリア82はカリウム水酸化物エッチャン
トを用いてエッチングされ除去される。二酸化シリコン
外部絶縁層12はカリウム水酸化物に対する抵抗となり、
エッチストップとして機能する。図9に示されている構
造は、図8の方向から反転されていることに注意してく
ださい。
チングとを用いて外部絶縁層12に形成される。図11で
は、図10の構造が基板56に取り付けられる。
/または基板56に供給され、基板56が層14に対して押圧
されて、層14から突出しているバンプ50、52、54が、基
板56から突出しているバンプ70、72、74に対して形が崩
れて、互いにオーミックコンタクトを形成するように保
たれる。接着剤78を硬化させると、チップ18が外部絶縁
層12上に設けられ、ワイヤーボンド28、30が形成され
て、図1の構造が形成される。
逸脱することなく、当業者であれば種々の変形が可能で
ある。したがって、本発明は上述した実施例に限定され
るものではない。
は、拡散コンタクト或いは他のタイプの内部コンタクト
に置き換えることができる。また、基板56は、層46、48
に対して低い容量と高い導電率を有して相互接続される
大規模チップと置き換えることができる。
の主旨を逸脱することなく種々の変形が可能である。
Claims (6)
- 【請求項1】(a)熱酸化外部絶縁層が形成されたキャ
リアを含む物質を供給するステップと、 (b)前記外部絶縁層上にパターン化された導体層を形
成するステップと、 (c)前記導体層と前記外部絶縁層の露出部上に内部絶
縁層を形成するステップと、 (d)導電外部配線を前記内部絶縁層を通って形成し
て、前記外部配線を前記導体層にオーミックに接続する
ステップと、 (e)前記外部絶縁層から前記キャリアを除去し、前記
外部絶縁層を残すステップと、 を具備する電気的導体構造を作成する方法。 - 【請求項2】前記ステップ(d)は、 (f)前記内部絶縁層を介して前記導体層を露出させる
開口部を形成するステップと、 (g)前記開口部に導電通路を形成して、前記通路を前
記導体層にオーミックに接続するステップと、 (h)前記内部絶縁層上に導電コンタクト層を形成し
て、前記コンタクト層を前記通路にオーミックに接続す
るステップと、 (i)前記コンタクト層上に電気的導電バンプを形成す
るステップと、 を具備する請求の範囲第1項に記載の方法。 - 【請求項3】前記ステップ(d)は、前記内部絶縁層か
ら突出する電気的に導電バンプを具備するように前記外
部配線を形成し、 前記ステップ(d)は、インジウムを含むように前記バ
ンプを形成し、 前記ステップ(g)と(h)は一体に実行され、導電物
質を堆積するステップを含む請求の範囲第1項に記載の
方法。 - 【請求項4】前記ステップ(g)と(h)はアルミニウ
ムを含むように前記導電物質を堆積し、 前記ステップ(d)は、 (j)前記コンタクト層上に銅を含む導電中間層を形成
するステップを、前記ステップ(h)と(i)との間に
実行する、 請求の範囲第3項に記載の方法。 - 【請求項5】(f)電気回路手段を有する基板を供給す
るステップと、 (g)前記回路手段に電気的に接続された基板上に内部
配線を形成するステップと、 (h)前記基板を前記内部絶縁層を取り付けて、前記内
部配線を前記外部配線にオーミックにコンタクトさせる
ステップとを更に具備し、 前記ステップ(d)は、前記内部絶縁層から突出する導
電バンプを含むように前記外部配線を形成するステップ
を含み、 前記ステップ(g)は、前記基板から突出する内部導電
バンプを含むように前記内部配線を形成するステップを
含み、 前記ステップ(h)は、前記内部バンプが前記外部バン
プに対してオーミックに押圧されるように前記基板と前
記内部絶縁層を一緒に押圧するステップを含み、 前記ステップ(h)は、前記基板と前記内部絶縁層間に
接着剤を供給するステップと、 前記基板と前記内部絶縁層とを一緒に押圧して、前記基
板と前記内部絶縁層とが前記接着剤により互いに接着さ
れるステップとを更に具備する請求の範囲第1項に記載
の方法。 - 【請求項6】複数の電気的ボンディング・パッドを有す
る少なくとも1つの集積回路チップと、 電気的回路構成を有し、かつ表面に複数の第1の電気的
導電性バンプを有する基板と、 前記少なくとも1つの集積回路チップと前記基板とを電
気的に相互接続する電気的導体構造とを具備し、 前記電気的導体構造が、 互いに向い合う第1と第2の表面と複数の第1の開口と
を有し、前記第1の表面上に前記集積回路チップが配置
されている第1の誘電体層と、 互いに向い合う第1と第2の表面とを有し、前記複数の
第1の開口のうちの少なくとも数個を横切って延びてい
て、その第1の表面が前記第1の誘電体層の前記第2の
表面上に位置するパターン化された導体層と、 前記電気的ボンディング・パッドの1つに電気的に接続
され、複数の前記第1の開口の1つを通って延びてい
て、前記パターン化された導体層に電気的に接続された
電気的コネクターと、 互いに向い合う第1と第2の表面を有し、前記パターン
化された導体層に通じる複数の第2の開口を有してい
て、その第1の表面が前記パターン化された導体層の前
記第2の表面と前記第1の誘電体層の前記第2の表面上
にある第2の誘電体層と、 前記複数の第2の開口に隣接する前記第2の誘電体層の
前記第2の表面上に位置し、前記パターン化された導体
層に電気的にコンタクトために貫通して延びている部分
を有する導電性コンタクト層と、 前記導電性コンタクト層上に位置し、前記基板上の前記
複数の第1の電気的導電性バンプと電気的にコンタクト
する複数の第2の電気的導電性バンプとを具備する、 ことを特徴とする大規模集積回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US621393A | 1993-01-19 | 1993-01-19 | |
US006,213 | 1993-01-19 | ||
PCT/US1994/000373 WO1994017549A1 (en) | 1993-01-19 | 1994-01-10 | Off-chip conductor structure and fabrication method for large integrated microcircuits |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07506939A JPH07506939A (ja) | 1995-07-27 |
JP2601640B2 true JP2601640B2 (ja) | 1997-04-16 |
Family
ID=21719819
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6517075A Expired - Fee Related JP2601640B2 (ja) | 1993-01-19 | 1994-01-10 | 電気的導体構造を作成する方法と大規模集積回路 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP2601640B2 (ja) |
GB (1) | GB2281659B (ja) |
WO (1) | WO1994017549A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9627311B2 (en) | 2015-01-22 | 2017-04-18 | Mediatek Inc. | Chip package, package substrate and manufacturing method thereof |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4915983A (en) * | 1985-06-10 | 1990-04-10 | The Foxboro Company | Multilayer circuit board fabrication process |
JPS6281745A (ja) * | 1985-10-05 | 1987-04-15 | Fujitsu Ltd | ウエハ−規模のlsi半導体装置とその製造方法 |
JPS62261156A (ja) * | 1986-04-30 | 1987-11-13 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 導電性バイア経路の形成方法 |
JPH0256997A (ja) * | 1988-08-22 | 1990-02-26 | Nec Corp | 薄膜多層回路基板 |
JPH10135634A (ja) * | 1990-03-19 | 1998-05-22 | Hitachi Ltd | 多層配線基板及びその製造方法 |
-
1994
- 1994-01-10 GB GB9418875A patent/GB2281659B/en not_active Expired - Lifetime
- 1994-01-10 WO PCT/US1994/000373 patent/WO1994017549A1/en active Application Filing
- 1994-01-10 JP JP6517075A patent/JP2601640B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
GB9418875D0 (en) | 1994-11-09 |
WO1994017549A1 (en) | 1994-08-04 |
JPH07506939A (ja) | 1995-07-27 |
GB2281659A (en) | 1995-03-08 |
GB2281659B (en) | 1996-07-03 |
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