JP3142946B2 - 高次シグマ−デルタ変調器の安定化構成 - Google Patents
高次シグマ−デルタ変調器の安定化構成Info
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Description
【0001】
【産業上の利用分野】本発明は少くとも2つの積分器段
を有する高次シグマ−デルタ変調器の安定化方法及び装
置に関する。
を有する高次シグマ−デルタ変調器の安定化方法及び装
置に関する。
【0002】
【従来の技術】高分解能アナログ/デジタル変換器(A
/D)に対するニーズによりオーバサンプリング及びシ
グマ−デルタ変調に基ずくノイズ整形(シェイピング)
技術が多用されるようになってきた。シグマ−デルタA
/D変調器の分解能はオーバサンプリング比(M)及び
ノイズ整形機能の次数により決定される。しかしなが
ら、高次(>2)シグマ−デルタ変調器には厳しい安定
度問題が伴う。
/D)に対するニーズによりオーバサンプリング及びシ
グマ−デルタ変調に基ずくノイズ整形(シェイピング)
技術が多用されるようになってきた。シグマ−デルタA
/D変調器の分解能はオーバサンプリング比(M)及び
ノイズ整形機能の次数により決定される。しかしなが
ら、高次(>2)シグマ−デルタ変調器には厳しい安定
度問題が伴う。
【0003】高次変調器の安定度は入信号の振幅に依存
する。変調器が不安定動作モードとなると、その積分器
の電圧が急増し変調器出力からのビット流は入力信号と
は無関係に振動開始する。入力が安定動作範囲に戻って
も高次変調器は線形動作範囲には戻らない。この問題に
対する公知の解決方法として、入力信号値が過剰である
間に全ての積分器を復帰させるかもしくは積分器の電圧
範囲を安全動作範囲内に正確に制限することにより変調
器の安定性が維持される。
する。変調器が不安定動作モードとなると、その積分器
の電圧が急増し変調器出力からのビット流は入力信号と
は無関係に振動開始する。入力が安定動作範囲に戻って
も高次変調器は線形動作範囲には戻らない。この問題に
対する公知の解決方法として、入力信号値が過剰である
間に全ての積分器を復帰させるかもしくは積分器の電圧
範囲を安全動作範囲内に正確に制限することにより変調
器の安定性が維持される。
【0004】積分器の電圧範囲を制限することについて
は、それを技術的に実現させることが問題となる。とり
わけ、変調器の感度が最高となる変調器の第1段におい
ていかなる不用の回路も省くことが必要である。信号対
ノイズ比が16ビット(98dB)を越えると、所要の
回路を達成することが困難になる。変調器の干渉に対す
る感度は後続の積分器段において急速に低減するため、
これらの段には付加回路を設けることが望ましい。
は、それを技術的に実現させることが問題となる。とり
わけ、変調器の感度が最高となる変調器の第1段におい
ていかなる不用の回路も省くことが必要である。信号対
ノイズ比が16ビット(98dB)を越えると、所要の
回路を達成することが困難になる。変調器の干渉に対す
る感度は後続の積分器段において急速に低減するため、
これらの段には付加回路を設けることが望ましい。
【0005】さらに、多重帰還(MF)形変調器の全て
の積分器を復帰させると、入力信号レベルが安定動作範
囲よりも上にある間変調器出力からのビット流パワーが
低減する。その結果、変調器に続く10進化フィルタか
ら得られる値は正常動作範囲内よりも低くなる。これは
実際の応用において極めて不利である。通常入力信号の
振幅がその動作範囲を越える時は、出力は飽和して最大
値となることが望ましい。フィードフォワード型変調器
では、前記した問題を伴うことなく積分器段の復帰を使
用することができる。
の積分器を復帰させると、入力信号レベルが安定動作範
囲よりも上にある間変調器出力からのビット流パワーが
低減する。その結果、変調器に続く10進化フィルタか
ら得られる値は正常動作範囲内よりも低くなる。これは
実際の応用において極めて不利である。通常入力信号の
振幅がその動作範囲を越える時は、出力は飽和して最大
値となることが望ましい。フィードフォワード型変調器
では、前記した問題を伴うことなく積分器段の復帰を使
用することができる。
【0006】
【発明が解決しようとする課題】本発明の目的は高次シ
グマ−デルタ変調器の安定度を向上させることである。
グマ−デルタ変調器の安定度を向上させることである。
【0007】
【課題を解決するための手段】これは高次シグマ−デル
タ変調器を安定化させる本発明に従った方法により達成
され、ここで変調器入力信号の振幅が高次変調器の動作
範囲を越える時に高次変調器の次数が一時的に低下さ
れ、変調器入力信号の振幅に無関係に変調器が安定化さ
れる。従来全ての積分器を復帰させて変調器を安定化さ
せようとすると実際の応用において(第1の積分器段に
おいて)信号の干渉を生じるため、本発明ではこのよう
な復帰は回避される。公知のように、低次すなわち1次
変調器は入力信号レベルに無関係に安定であり、2次シ
グマ−デルタ変調器もそうである。3次変調器は実際の
応用では動作電圧により積分器を安定動作範囲へ制限す
ることにより安定化させることができる。それよりも高
次の変調器には外部安定化が必要となる。本発明の基本
的な考えは積分器段の電圧を監視して検出される入力信
号レベルが高次変調器の安定動作範囲を越える場合に、
高次変調器の次数を低下させて変調器を、入力信号レベ
ルに無関係に安定な、1次、2次もしくは3次変調器へ
と一時的に変換させることにより安定度を確保し、第1
の積分器段の復帰を回避することである。入力信号レベ
ルが前記安定動作範囲内であれば、変調器は高次変調器
と同様に正常に作動し、高次変調器の良好な量子化ノイ
ズ整形特性が得られる。
タ変調器を安定化させる本発明に従った方法により達成
され、ここで変調器入力信号の振幅が高次変調器の動作
範囲を越える時に高次変調器の次数が一時的に低下さ
れ、変調器入力信号の振幅に無関係に変調器が安定化さ
れる。従来全ての積分器を復帰させて変調器を安定化さ
せようとすると実際の応用において(第1の積分器段に
おいて)信号の干渉を生じるため、本発明ではこのよう
な復帰は回避される。公知のように、低次すなわち1次
変調器は入力信号レベルに無関係に安定であり、2次シ
グマ−デルタ変調器もそうである。3次変調器は実際の
応用では動作電圧により積分器を安定動作範囲へ制限す
ることにより安定化させることができる。それよりも高
次の変調器には外部安定化が必要となる。本発明の基本
的な考えは積分器段の電圧を監視して検出される入力信
号レベルが高次変調器の安定動作範囲を越える場合に、
高次変調器の次数を低下させて変調器を、入力信号レベ
ルに無関係に安定な、1次、2次もしくは3次変調器へ
と一時的に変換させることにより安定度を確保し、第1
の積分器段の復帰を回避することである。入力信号レベ
ルが前記安定動作範囲内であれば、変調器は高次変調器
と同様に正常に作動し、高次変調器の良好な量子化ノイ
ズ整形特性が得られる。
【0008】本発明はFF及びMF型の高次シグマ−デ
ルタ変調器を安定化させる請求項4及び5に開示された
構成にも関連している。
ルタ変調器を安定化させる請求項4及び5に開示された
構成にも関連している。
【0009】
【実施例】シグマ−デルタ変調器は図1に示すフィード
フォワード(FF)構成もしくは図2に示す多重帰還
(MF)構成として実現できる。図2はn個の段H1 ,
H2 ,─Hn の一連の接続により構成され、nは正の整
数である。変調器の次数は積分器段数に等しい。少くと
も2つの積分器段からなる変調器(2次変調器)は高次
変調器と呼ばれる。次に、これら2つの公知の変調器構
造について一般的説明を行う。
フォワード(FF)構成もしくは図2に示す多重帰還
(MF)構成として実現できる。図2はn個の段H1 ,
H2 ,─Hn の一連の接続により構成され、nは正の整
数である。変調器の次数は積分器段数に等しい。少くと
も2つの積分器段からなる変調器(2次変調器)は高次
変調器と呼ばれる。次に、これら2つの公知の変調器構
造について一般的説明を行う。
【0010】図1に示すFF型変調器において、量子化
装置2(および変調器全体)の出力信号Doutおよび
帰還係数a1 により校正された第2の積分器の出力電圧
が減算器手段1内の変調器の入力信号INから減算され
る。減算器手段1の出力は第2の積分器段H2 に接続さ
れた出力を有する第1の積分器段H1 へ与えられる。最
終積分器Hn の出力電圧は帰還係数a2 により校正され
次に減算器手段3により第2の積分器段H2 の出力から
減算され、その差は第3の積分器段H3 へ与えられる。
各積分器段H1 ─Hn の出力電圧は各重み付け係数b1
─bn により校正され、量子化装置もしくは比較器2に
接続された出力を有する加算手段4へ与えられる。量子
化装置2、減算器手段1及び3、加算手段4及び一つの
積分器段から後続の積分器段への積分器電圧の転送はオ
ーバーサンプリングクロックFs により制御される。
装置2(および変調器全体)の出力信号Doutおよび
帰還係数a1 により校正された第2の積分器の出力電圧
が減算器手段1内の変調器の入力信号INから減算され
る。減算器手段1の出力は第2の積分器段H2 に接続さ
れた出力を有する第1の積分器段H1 へ与えられる。最
終積分器Hn の出力電圧は帰還係数a2 により校正され
次に減算器手段3により第2の積分器段H2 の出力から
減算され、その差は第3の積分器段H3 へ与えられる。
各積分器段H1 ─Hn の出力電圧は各重み付け係数b1
─bn により校正され、量子化装置もしくは比較器2に
接続された出力を有する加算手段4へ与えられる。量子
化装置2、減算器手段1及び3、加算手段4及び一つの
積分器段から後続の積分器段への積分器電圧の転送はオ
ーバーサンプリングクロックFs により制御される。
【0011】図2に示すMF型変調器では、量子化装置
22(および変調器全体)のデジタル出力信号Dout
は帰還係数bn により校正され、減算器手段21n によ
り変調器の入力信号INから減算されて第1の積分器段
Hn へ与えられる。同様な減算器手段21n-1 ─211
が後続の各積分器段Hn-1 ─H1 の入力に設けられてい
て各帰還係数bn-1 ─b1 により校正された出力信号を
先行する積分器の出力信号から減算して、その差を後続
積分器段の入力へ与える。減算器手段21n はまた帰還
係数am により校正された積分器段H3 の出力電圧を入
力信号INから減算する。同様に、減算器212 はまた
帰還係数a1 により校正された最終積分器段H1 の出力
電圧を積分器段H3 の出力信号から減算する。量子化装
置22及び減算器手段21n ─211はオーバーサンプ
リングクロックFs により制御される。変調器に帰還a
1 ─am は不要である。量子化ノイズをこれらの係数に
より整形して通過域のノイズ量を帰還係数の無い変調器
に較べて低減することができる。
22(および変調器全体)のデジタル出力信号Dout
は帰還係数bn により校正され、減算器手段21n によ
り変調器の入力信号INから減算されて第1の積分器段
Hn へ与えられる。同様な減算器手段21n-1 ─211
が後続の各積分器段Hn-1 ─H1 の入力に設けられてい
て各帰還係数bn-1 ─b1 により校正された出力信号を
先行する積分器の出力信号から減算して、その差を後続
積分器段の入力へ与える。減算器手段21n はまた帰還
係数am により校正された積分器段H3 の出力電圧を入
力信号INから減算する。同様に、減算器212 はまた
帰還係数a1 により校正された最終積分器段H1 の出力
電圧を積分器段H3 の出力信号から減算する。量子化装
置22及び減算器手段21n ─211はオーバーサンプ
リングクロックFs により制御される。変調器に帰還a
1 ─am は不要である。量子化ノイズをこれらの係数に
より整形して通過域のノイズ量を帰還係数の無い変調器
に較べて低減することができる。
【0012】変調器の実際の応用については、1990
年11月、KatholiekeUniversite
it Leuven,Frank OP ´T Eye
ndeの博士論文デジタル信号プロセッサ用高性能アナ
ログインターフェイス及び1990年5月、回路及びシ
ステムのIEEE国際シンポジウム議事進行、第326
7〜3270頁、Tapani Ritoniemi等
の論文安定高次1ビット シグマ−デルタ変調器の設計
を参照し、後者にはスイッチドコンデンサ(SC)技術
を使用する時の3次、4次、5次及び6次FF及びFM
変調器が記載されている。この論文には安定度問題及び
入力信号を制限することによる問題の解決も記載されて
いる。
年11月、KatholiekeUniversite
it Leuven,Frank OP ´T Eye
ndeの博士論文デジタル信号プロセッサ用高性能アナ
ログインターフェイス及び1990年5月、回路及びシ
ステムのIEEE国際シンポジウム議事進行、第326
7〜3270頁、Tapani Ritoniemi等
の論文安定高次1ビット シグマ−デルタ変調器の設計
を参照し、後者にはスイッチドコンデンサ(SC)技術
を使用する時の3次、4次、5次及び6次FF及びFM
変調器が記載されている。この論文には安定度問題及び
入力信号を制限することによる問題の解決も記載されて
いる。
【0013】前記したように、シグマ−デルタ変調器を
安定化させるもう一つの従来技術は全ての変調器段を復
帰させることである。
安定化させるもう一つの従来技術は全ての変調器段を復
帰させることである。
【0014】図5及び図6に入力信号INの関数として
の図1及び図2の1次変調器のデジタル出力Doutを
示す。変調器の安定線型範囲はA点まで拡張される。入
力レベルINがA点を越えると、全ての積分器段が復帰
されて変調器を不安定モードから戻す。図5において、
FF変調器の出力Doutはその最大値以上の値へ飽和
され、これは所望する結果である。図6では、MF変調
器の積分器を復帰させることによりA点よりも高い信号
レベルの出ビット流のパワーが低減し、変調器に続く1
0進化フィルタから得られる値は入力信号の正常安定動
作範囲よりも小さくなる。この現象は実際の応用では非
常に不利である。
の図1及び図2の1次変調器のデジタル出力Doutを
示す。変調器の安定線型範囲はA点まで拡張される。入
力レベルINがA点を越えると、全ての積分器段が復帰
されて変調器を不安定モードから戻す。図5において、
FF変調器の出力Doutはその最大値以上の値へ飽和
され、これは所望する結果である。図6では、MF変調
器の積分器を復帰させることによりA点よりも高い信号
レベルの出ビット流のパワーが低減し、変調器に続く1
0進化フィルタから得られる値は入力信号の正常安定動
作範囲よりも小さくなる。この現象は実際の応用では非
常に不利である。
【0015】本発明は高次変調器の次数を一時的に低下
させて変調器入力信号の振幅に無関係に安定化させるこ
とにより、入力信号がその正常安定動作範囲を越える場
合に高次変調器の安定度を向上させるものである。実施
例において、変調器の第1、第2及び第3積分器の出力
電圧が監視され、被監視積分器の出力電圧が所定の閾値
を越える時に被監視積分器に続く全ての積分器を復帰さ
せることにより変調器の次数が低下される。
させて変調器入力信号の振幅に無関係に安定化させるこ
とにより、入力信号がその正常安定動作範囲を越える場
合に高次変調器の安定度を向上させるものである。実施
例において、変調器の第1、第2及び第3積分器の出力
電圧が監視され、被監視積分器の出力電圧が所定の閾値
を越える時に被監視積分器に続く全ての積分器を復帰さ
せることにより変調器の次数が低下される。
【0016】次に、2つの実施例により本発明の基本的
アイデアについて説明する。
アイデアについて説明する。
【0017】図3のブロック図は、図1に示すフィード
フォワード(FF)型シグマ−デルタ変調器に対して実
現させた本発明による安定化を示す。シグマ−デルタ変
調器自体の構造は実質的に図1の構造と同じであるた
め、本発明に関連する相違点についてのみ後記する。図
1および図3の同じ参照番号及び符号は同じアイテムも
しくは機能を示す。
フォワード(FF)型シグマ−デルタ変調器に対して実
現させた本発明による安定化を示す。シグマ−デルタ変
調器自体の構造は実質的に図1の構造と同じであるた
め、本発明に関連する相違点についてのみ後記する。図
1および図3の同じ参照番号及び符号は同じアイテムも
しくは機能を示す。
【0018】図3の実施例において、高次(n次)シグ
マ−デルタ変調器の最初の2つの積分器段は入力信号I
Nのレベルに無関係に安定な2次シグマ−デルタ変調器
を形成する。安定化回路は比較器手段31からなり、そ
の一つの入力には第2の積分器段H2 (すなわち、前記
2次変調器)の出力電圧が接続されている。さらに、入
力電圧INの安定範囲の最大及び最小値を表わす2つの
基準電圧Vmax及びVminが比較器回路31に接続
されている。比較器回路31の出力は被監視積分器段H
2 に続く積分器段H3 ─内の復帰入力RESETに接続
されている。入力信号INが前記安定線型範囲内にあれ
ば、図3の変調器はn次変調器として正常に作動する。
積分器段H2 の出力電圧が基準電圧Vmaxを越えるこ
とを比較器回路31が検出すると、比較器回路31の出
力状態が変化し、その結果積分器段H3 ─が復帰され最
初の2つの積分器段H1 およびH2 だけが作動し続け、
加算手段4及び量子化装置2を介して変調器出力Dou
tが形成される。このようにして、図3のn次変調器
は、あらゆる値の入力信号に対しても安定な、2次変調
器へ一時的に変換される。したがって、n次変調器の安
定動作範囲外の入力信号値についても、変調器出力信号
Doutは、比較的ノイズは多いが、安定化される。積
分器段H2 の出力電圧が再びVmaxよりも低くなる、
すなわち、入力信号INが安定動作範囲へ戻るまで、比
較器手段31は積分器段H3 ─Hn を復帰させたままと
する。上記したように、積分器段H2 の出力電圧が監視
される。また、第1の積分器段H2 だけを安定化させて
その出力電圧を監視するか、もしくは第1、第2および
第3の積分器段H1 ,H2 およびH3 からなる変調器を
入力信号INの全ての値について安定化させて積分器段
H3の出力電圧を監視することもできる。この場合、被
監視積分器段に続く全ての積分器段も復帰される。
マ−デルタ変調器の最初の2つの積分器段は入力信号I
Nのレベルに無関係に安定な2次シグマ−デルタ変調器
を形成する。安定化回路は比較器手段31からなり、そ
の一つの入力には第2の積分器段H2 (すなわち、前記
2次変調器)の出力電圧が接続されている。さらに、入
力電圧INの安定範囲の最大及び最小値を表わす2つの
基準電圧Vmax及びVminが比較器回路31に接続
されている。比較器回路31の出力は被監視積分器段H
2 に続く積分器段H3 ─内の復帰入力RESETに接続
されている。入力信号INが前記安定線型範囲内にあれ
ば、図3の変調器はn次変調器として正常に作動する。
積分器段H2 の出力電圧が基準電圧Vmaxを越えるこ
とを比較器回路31が検出すると、比較器回路31の出
力状態が変化し、その結果積分器段H3 ─が復帰され最
初の2つの積分器段H1 およびH2 だけが作動し続け、
加算手段4及び量子化装置2を介して変調器出力Dou
tが形成される。このようにして、図3のn次変調器
は、あらゆる値の入力信号に対しても安定な、2次変調
器へ一時的に変換される。したがって、n次変調器の安
定動作範囲外の入力信号値についても、変調器出力信号
Doutは、比較的ノイズは多いが、安定化される。積
分器段H2 の出力電圧が再びVmaxよりも低くなる、
すなわち、入力信号INが安定動作範囲へ戻るまで、比
較器手段31は積分器段H3 ─Hn を復帰させたままと
する。上記したように、積分器段H2 の出力電圧が監視
される。また、第1の積分器段H2 だけを安定化させて
その出力電圧を監視するか、もしくは第1、第2および
第3の積分器段H1 ,H2 およびH3 からなる変調器を
入力信号INの全ての値について安定化させて積分器段
H3の出力電圧を監視することもできる。この場合、被
監視積分器段に続く全ての積分器段も復帰される。
【0019】図3にもう一つの実施例を示し、ここでは
図2に示す多重帰還型シグマ−デルタ変調器に対して本
発明による安定化が適用される。変調器の構成自体は実
質的に図2に示すものと同じであり、本発明に関連する
相違点についてのみ後記する。図2および図4におい
て、同じ参照番号は同じアイテムもしくは機能を示す。
図4の実施例において、最初、最初の2つ、もしくは最
初の3つの積分器段Hn ,Hn-1 およびHN-2が、入力
信号INの振幅に無関係に安定な、それぞれ1次、2次
もしくは3次シグマ−デルタ変調器を形成する。この1
次、2次もしくは3次変調器の出力はセレクタ手段もし
くはアナログマルチプレクサ41の第1の入力IN1 に
接続されている。n次変調器内の最終積分器段H1 の出
力はマルチプレクサ41の第2の入力IN2 に接続され
ている。マルチプレクサ41の出力は量子化装置22に
接続されている。マルチプレクサ41は選定信号SEL
の状態に従ってその入力信号IN1 およびIN2 のいず
れか一方を量子化装置22へ接続する。n次変調器の最
終積分器H1 の出力電圧は比較器回路42の一つの入力
へ接続される。入力信号INの安定範囲の上下限を表わ
す基準電圧Vmax,Vminおよび比較器回路を変調
器の復帰動作と同期化させるオーバーサンプリングクロ
ック信号Fs も比較器回路42に接続されている。比較
器回路42の出力は前記低次変調器に続く積分器段
H3 ,H2 ,H1 の復帰入力RESET、RSフリップ
フロップの設定入力SET及び遅延手段44の入力に接
続されている。遅延手段44の出力はRSフリップフロ
ップ43の復帰入力RESETに接続されている。RS
フリップフロップ43の非反転出力Qはマルチプレクサ
41の選定信号SELを発生する。入力信号INがその
安定動作範囲にある場合、図4の接続はn次変調器とし
て作動し、マルチプレクサ41は入力IN2 を量子化装
置22へ接続する。積分器段H1 の出力電圧が基準電圧
Vmaxを越えることを比較器手段42が検出すると、
比較器手段42の出力状態が変化して積分器段H 3 ,H
2 ,H1 が復帰されRSフリップフロップの出力状態が
変化する。その結果、マルチプレクサ41により入力I
N1 が量子化装置22へ接続される。したがって、本発
明により、図4の変調器は入力信号INのレベルに無関
係に安定な1次、2次もしくは3次変調器として作用す
る。これは積分器段H1 の出力電圧が再び基準電圧Vm
axよりも小さくなるまで継続される。次に、比較器手
段42の状態が変化して積分器段H3 ,H2 ,H1 が解
除される。しかしながら、低次変調器に続く積分器段H
3 ,H2 ,H1 の遅延に少くとも等しい(各遅延積分器
段当り少くとも1クロックサイクルの)遅延手段44の
遅延中に入力INはマルチプレクサ41により量子化装
置22に接続されたままとされる。遅延が必要なのは最
終積分器H1 の出力が量子化装置22の入力として再び
選定される前に信号が最終積分器H1 へ伝播する時間を
持てるようにするためである。
図2に示す多重帰還型シグマ−デルタ変調器に対して本
発明による安定化が適用される。変調器の構成自体は実
質的に図2に示すものと同じであり、本発明に関連する
相違点についてのみ後記する。図2および図4におい
て、同じ参照番号は同じアイテムもしくは機能を示す。
図4の実施例において、最初、最初の2つ、もしくは最
初の3つの積分器段Hn ,Hn-1 およびHN-2が、入力
信号INの振幅に無関係に安定な、それぞれ1次、2次
もしくは3次シグマ−デルタ変調器を形成する。この1
次、2次もしくは3次変調器の出力はセレクタ手段もし
くはアナログマルチプレクサ41の第1の入力IN1 に
接続されている。n次変調器内の最終積分器段H1 の出
力はマルチプレクサ41の第2の入力IN2 に接続され
ている。マルチプレクサ41の出力は量子化装置22に
接続されている。マルチプレクサ41は選定信号SEL
の状態に従ってその入力信号IN1 およびIN2 のいず
れか一方を量子化装置22へ接続する。n次変調器の最
終積分器H1 の出力電圧は比較器回路42の一つの入力
へ接続される。入力信号INの安定範囲の上下限を表わ
す基準電圧Vmax,Vminおよび比較器回路を変調
器の復帰動作と同期化させるオーバーサンプリングクロ
ック信号Fs も比較器回路42に接続されている。比較
器回路42の出力は前記低次変調器に続く積分器段
H3 ,H2 ,H1 の復帰入力RESET、RSフリップ
フロップの設定入力SET及び遅延手段44の入力に接
続されている。遅延手段44の出力はRSフリップフロ
ップ43の復帰入力RESETに接続されている。RS
フリップフロップ43の非反転出力Qはマルチプレクサ
41の選定信号SELを発生する。入力信号INがその
安定動作範囲にある場合、図4の接続はn次変調器とし
て作動し、マルチプレクサ41は入力IN2 を量子化装
置22へ接続する。積分器段H1 の出力電圧が基準電圧
Vmaxを越えることを比較器手段42が検出すると、
比較器手段42の出力状態が変化して積分器段H 3 ,H
2 ,H1 が復帰されRSフリップフロップの出力状態が
変化する。その結果、マルチプレクサ41により入力I
N1 が量子化装置22へ接続される。したがって、本発
明により、図4の変調器は入力信号INのレベルに無関
係に安定な1次、2次もしくは3次変調器として作用す
る。これは積分器段H1 の出力電圧が再び基準電圧Vm
axよりも小さくなるまで継続される。次に、比較器手
段42の状態が変化して積分器段H3 ,H2 ,H1 が解
除される。しかしながら、低次変調器に続く積分器段H
3 ,H2 ,H1 の遅延に少くとも等しい(各遅延積分器
段当り少くとも1クロックサイクルの)遅延手段44の
遅延中に入力INはマルチプレクサ41により量子化装
置22に接続されたままとされる。遅延が必要なのは最
終積分器H1 の出力が量子化装置22の入力として再び
選定される前に信号が最終積分器H1 へ伝播する時間を
持てるようにするためである。
【0020】図7は入力信号INの関数としての図4に
示す5次変調器の出力Doutを示す。安定化された状
況では、変調器の次数は3へ低下され、遅延手段44の
遅延は3クロックサイクルとされる。図6に較べて、出
力は入力信号に所望するように依存する。すなわち、デ
ジタルフィルタの出力値は、低分解能ではあるが、A点
を越える入力信号値についても入力信号INに比例す
る。
示す5次変調器の出力Doutを示す。安定化された状
況では、変調器の次数は3へ低下され、遅延手段44の
遅延は3クロックサイクルとされる。図6に較べて、出
力は入力信号に所望するように依存する。すなわち、デ
ジタルフィルタの出力値は、低分解能ではあるが、A点
を越える入力信号値についても入力信号INに比例す
る。
【0021】関連図および説明は本発明の単なる説明用
にすぎない。詳細に関しては、本発明による方法および
構成は特許請求の範囲内で変更できる。
にすぎない。詳細に関しては、本発明による方法および
構成は特許請求の範囲内で変更できる。
【図1】フィードフォワード構成とされた従来技術のシ
グマ−デルタ変調器のブロック図。
グマ−デルタ変調器のブロック図。
【図2】多重帰還構成とされた従来技術のシグマ−デル
タ変調器のブロック図。
タ変調器のブロック図。
【図3】本発明による安定化を適用したFF型シグマ−
デルタ変調器のブロック図。
デルタ変調器のブロック図。
【図4】本発明による安定化を適用したFF型シグマ−
デルタ変調器のブロック図。
デルタ変調器のブロック図。
【図5】入力信号INの関数として表わす図1の変調器
のデジタル出力Doutのグラフを示す図。
のデジタル出力Doutのグラフを示す図。
【図6】入力信号INの関数として表わす図2の変調器
のデジタル出力Doutのグラフを示す図。
のデジタル出力Doutのグラフを示す図。
【図7】入力信号INの関数として表わす図4の変調器
のデジタル出力Doutのグラフを示す図。
のデジタル出力Doutのグラフを示す図。
1 減算器手段 2 量子化装置 3 減算器手段 4 加算手段 211 〜21n 減算器手段 22 量子化装置 31 比較器手段 41 マルチプレクサ 42 比較器回路 43 RSフリップフロップ 44 遅延手段 H1 〜Hn 積分器段 a1 〜am 帰還係数 b1 〜bn 重み付け係数
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハンヌ テンフネン フィンランド国タムペレ,ヘラクヤ 4 (72)発明者 タパニ リトニエミ フィンランド国タムペレ,オピスケリヤ ンク 4 ディー (56)参考文献 特開 平2−130011(JP,A) 特開 平3−22626(JP,A) 米国特許5012244(US,A) (58)調査した分野(Int.Cl.7,DB名) H03M 3/02
Claims (3)
- 【請求項1】 少くとも2つの積分器段(H1〜Hn)お
よび最終積分器段(H1)の出力が接続されている量子
化手段(22)を具備するMF型高次シグマ−デルタ変
調器の安定化構成において、高次変調器の最初、最初の
2つもしくは最初の3つの積分器段が全ての入力信号値
について安定な低次変調器を形成し、該構成は、低次変
調器に続く積分器段を復帰させる手段(42)および前
記最終積分器段(H1)の出力電圧が高次変調器の安定
動作範囲の上限に対応する所定の閾値を越える場合に前
記直列接続積分器段の積分器段(H 1 )の出力を量子化
手段(22)から減結合させかつ前記低次変調器の出力
を量子化手段(22)へ結合させる結合手段(41)を
具備することを特徴とする、安定化構成。 - 【請求項2】 請求項1記載の構成において、結合手段
(41)は最終積分器(H1)が再び前記所定の閾値よ
りも降下した後に所定の遅延を置いて最終積分器段(H
1)の出力を量子化手段(22)へ再結合させることを
特徴とする、安定化構成。 - 【請求項3】 請求項2記載の構成において、前記所定
の遅延は前記低次変調器に続く各遅延積分器段について
少くとも1クロックサイクルであることを特徴とする、
安定化構成。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FI911694 | 1991-04-09 | ||
FI911694A FI88765C (fi) | 1991-04-09 | 1991-04-09 | Foerfarande och arrangemang foer stabilering av en hoegre grads sigma-delta-modulator |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05110442A JPH05110442A (ja) | 1993-04-30 |
JP3142946B2 true JP3142946B2 (ja) | 2001-03-07 |
Family
ID=8532277
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04087243A Expired - Fee Related JP3142946B2 (ja) | 1991-04-09 | 1992-04-08 | 高次シグマ−デルタ変調器の安定化構成 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5248972A (ja) |
EP (1) | EP0512687B1 (ja) |
JP (1) | JP3142946B2 (ja) |
DE (1) | DE69214996T2 (ja) |
FI (1) | FI88765C (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3043480A1 (en) | 2014-12-22 | 2016-07-13 | Onkyo Corporation | Delta sigma modulator inherently stable |
US9455736B2 (en) | 2014-12-22 | 2016-09-27 | Onkyo Corporation | ΔΣ modulator and program of ΔΣ modulator |
Families Citing this family (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5274375A (en) * | 1992-04-17 | 1993-12-28 | Crystal Semiconductor Corporation | Delta-sigma modulator for an analog-to-digital converter with low thermal noise performance |
FR2716760B1 (fr) * | 1994-02-28 | 1996-03-22 | Thomson Csf | Convertisseur analogique-numérique du type SIGMADELTA de degré élevé. |
FI96649C (fi) * | 1994-06-07 | 1996-07-25 | Fincitec Oy | Ylinäytteistetty korkeamman asteluvun modulaattori |
US5736950A (en) * | 1995-01-31 | 1998-04-07 | The United States Of America As Represented By The Secretary Of The Navy | Sigma-delta modulator with tunable signal passband |
FI98020C (fi) * | 1995-06-06 | 1997-03-25 | Nokia Mobile Phones Ltd | Digitaalisen signaalin modulointimenetelmä ja modulaattori |
FI101027B (fi) * | 1996-01-05 | 1998-03-31 | Nokia Mobile Phones Ltd | Multipleksoitu signaalimuunnos |
US5742246A (en) * | 1996-03-22 | 1998-04-21 | National Science Council | Stabilizing mechanism for sigma-delta modulator |
KR19980021417A (ko) * | 1996-09-16 | 1998-06-25 | 김광호 | 아날로그 디지탈(a d)변환장치 |
US5757301A (en) * | 1997-05-01 | 1998-05-26 | National Science Council | Instability recovery method for sigma-delta modulators |
GB2330707B (en) | 1997-10-23 | 2001-10-24 | Nokia Mobile Phones Ltd | Digital to analogue converter |
GB2330710B (en) * | 1997-10-24 | 2001-07-25 | Sony Uk Ltd | Signal processors |
FI105428B (fi) | 1998-05-13 | 2000-08-15 | Nokia Mobile Phones Ltd | Menetelmä rinnakkais-A/D-muunnoksen virheen korjaamiseksi, korjain ja rinnakkais-A/D-muunnin |
FI120124B (fi) | 1998-05-29 | 2009-06-30 | Nokia Corp | Menetelmä ja piiri signaalin näytteistämiseksi suurella näytteistystaajuudella |
GB9917567D0 (en) | 1999-07-28 | 1999-09-29 | Koninkl Philips Electronics Nv | Variable order sigma-delta modulator |
JP2001237707A (ja) * | 2000-02-18 | 2001-08-31 | Sony Corp | デジタル信号処理装置及び方法、並びにδς変調器 |
IT1315978B1 (it) * | 2000-07-31 | 2003-03-26 | St Microelectronics Srl | Metodo per ripristinare la stabilita' di un modulatore sigma-delta ecircuito per mettere in pratica tale metodo. |
EP1202461B1 (en) * | 2000-10-25 | 2005-03-09 | STMicroelectronics S.r.l. | A method of improving the signal/noise ratio of a sigma-delta modulator and a circuit which uses the method |
US6724332B1 (en) * | 2002-08-13 | 2004-04-20 | Cirrus Logic, Inc. | Noise shaping circuits and methods with feedback steering overload compensation and systems using the same |
US6933871B2 (en) * | 2001-09-17 | 2005-08-23 | Cirrus Logic, Inc. | Feedback steering delta-sigma modulators and systems using the same |
US6556159B1 (en) * | 2001-09-17 | 2003-04-29 | Cirrus Logic, Inc. | Variable order modulator |
JP3902120B2 (ja) * | 2002-11-25 | 2007-04-04 | パイオニア株式会社 | デルタシグマ変調器およびディジタルアンプ |
JP2007528138A (ja) * | 2003-06-27 | 2007-10-04 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | シグマデルタ変調器を備えたアナログディジタル変換器およびそのようなアナログディジタル変換器を備えた受信機 |
US6992606B2 (en) * | 2003-07-09 | 2006-01-31 | Texas Instruments Incorporated | Method and circuit for multi-standard sigma-delta modulator |
US7212137B2 (en) * | 2003-10-09 | 2007-05-01 | Cirrus Logic, Inc. | Delta sigma modulator with integral decimation |
US7196647B2 (en) | 2004-01-16 | 2007-03-27 | Cirrus Logic, Inc. | Signal processing with look-ahead modulator noise quantization minimization |
US7084798B2 (en) | 2004-01-16 | 2006-08-01 | Cirrus Logic, Inc. | Look-ahead delta sigma modulators with quantizer input approximations |
US7170434B2 (en) | 2004-01-16 | 2007-01-30 | Cirrus Logic, Inc. | Look-ahead delta sigma modulator with quantization using natural and pattern loop filter responses |
US7187312B2 (en) | 2004-01-16 | 2007-03-06 | Cirrus Logic, Inc. | Look-ahead delta sigma modulator having an infinite impulse response filter with multiple look-ahead outputs |
US7138934B2 (en) | 2004-01-26 | 2006-11-21 | Cirrus Logic, Inc. | Pattern biasing for look-ahead delta sigma modulators |
US7148830B2 (en) | 2004-01-26 | 2006-12-12 | Cirrus Logic, Inc. | Look-ahead delta sigma modulator with pruning of output candidate vectors using quantization error minimization pruning techniques |
US7081843B2 (en) * | 2004-07-19 | 2006-07-25 | Cirrus Logic, Inc. | Overload protection for look-ahead delta sigma modulators |
US7321324B2 (en) * | 2005-06-30 | 2008-01-22 | Silicon Laboratories Inc. | Unconditionally stable analog-to-digital converter |
US7315264B2 (en) * | 2006-01-17 | 2008-01-01 | D2Audio Corporation | Systems and methods for controlling transient response in the output of a noise shaper |
TWI312619B (en) * | 2006-07-26 | 2009-07-21 | Ite Tech Inc | Delta-sigma analog to digital converter and method thereof |
US7868803B2 (en) * | 2006-10-13 | 2011-01-11 | Panasonic Corporation | Semiconductor device having ΔΣ modulator, and semiconductor system |
US7986929B2 (en) * | 2006-12-08 | 2011-07-26 | Silicon Laboratories Inc. | Providing channel filtering in an automatic frequency control path |
JP2008263258A (ja) * | 2007-04-10 | 2008-10-30 | Matsushita Electric Ind Co Ltd | デルタシグマ変調回路とそれを用いたデルタシグマad変換装置 |
JP4890503B2 (ja) * | 2008-06-17 | 2012-03-07 | 旭化成エレクトロニクス株式会社 | デルタシグマ変調器 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4509037A (en) * | 1981-06-12 | 1985-04-02 | Gould Inc. | Enhanced delta modulation encoder |
CA1184660A (en) * | 1981-06-12 | 1985-03-26 | Robert W. Harris | Enhanced delta modulation encoder |
US5012244A (en) * | 1989-10-27 | 1991-04-30 | Crystal Semiconductor Corporation | Delta-sigma modulator with oscillation detect and reset circuit |
NL9100379A (nl) * | 1991-03-01 | 1992-10-01 | Philips Nv | Sigma-deltamodulator. |
-
1991
- 1991-04-09 FI FI911694A patent/FI88765C/fi active
-
1992
- 1992-04-03 US US07/863,063 patent/US5248972A/en not_active Expired - Lifetime
- 1992-04-08 DE DE69214996T patent/DE69214996T2/de not_active Expired - Lifetime
- 1992-04-08 JP JP04087243A patent/JP3142946B2/ja not_active Expired - Fee Related
- 1992-04-08 EP EP92303093A patent/EP0512687B1/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3043480A1 (en) | 2014-12-22 | 2016-07-13 | Onkyo Corporation | Delta sigma modulator inherently stable |
US9455736B2 (en) | 2014-12-22 | 2016-09-27 | Onkyo Corporation | ΔΣ modulator and program of ΔΣ modulator |
Also Published As
Publication number | Publication date |
---|---|
US5248972A (en) | 1993-09-28 |
DE69214996D1 (de) | 1996-12-12 |
FI911694A0 (fi) | 1991-04-09 |
FI88765C (fi) | 1993-06-28 |
DE69214996T2 (de) | 1997-04-10 |
FI911694A (fi) | 1992-10-10 |
EP0512687A2 (en) | 1992-11-11 |
EP0512687B1 (en) | 1996-11-06 |
JPH05110442A (ja) | 1993-04-30 |
FI88765B (fi) | 1993-03-15 |
EP0512687A3 (en) | 1993-06-09 |
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Legal Events
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