JP2001237707A - デジタル信号処理装置及び方法、並びにδς変調器 - Google Patents
デジタル信号処理装置及び方法、並びにδς変調器Info
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Abstract
(57)【要約】
【課題】 どの様な１ビットの原音信号が入力されても
切替ノイズをほとんど発生することなく原音信号とΔΣ
変調信号とを切り替え、再ΔΣ変調信号にも十分なＳ／
Ｎが得られるデジタル信号処理装置を提供する。 【解決手段】 乗算器１２は、入力端子１１に入力され
る、音楽データである入力１ビットデータＤ1iに係数ｋ
を乗算する。ΔΣ変調器１３は、乗算器１２の乗算出力
に再度ΔΣ変調処理を施す。遅延器１７は、ΔΣ変調器
１３からの再ΔΣ変調信号Ｄ1’に対する上記入力１ビ
ットデータＤ1iの位相を揃える。セレクタ１６は、遅延
器１７の出力である遅延原音信号Ｄ1dと上記再ΔΣ変調
信号Ｄ1iとを切り替える。コントロール部１８は、ΔΣ
変調器１３の有効となる次数の可変処理を制御する。
切替ノイズをほとんど発生することなく原音信号とΔΣ
変調信号とを切り替え、再ΔΣ変調信号にも十分なＳ／
Ｎが得られるデジタル信号処理装置を提供する。 【解決手段】 乗算器１２は、入力端子１１に入力され
る、音楽データである入力１ビットデータＤ1iに係数ｋ
を乗算する。ΔΣ変調器１３は、乗算器１２の乗算出力
に再度ΔΣ変調処理を施す。遅延器１７は、ΔΣ変調器
１３からの再ΔΣ変調信号Ｄ1’に対する上記入力１ビ
ットデータＤ1iの位相を揃える。セレクタ１６は、遅延
器１７の出力である遅延原音信号Ｄ1dと上記再ΔΣ変調
信号Ｄ1iとを切り替える。コントロール部１８は、ΔΣ
変調器１３の有効となる次数の可変処理を制御する。
Description
【０００１】
【発明の属する技術分野】本発明は高速１ビットデータ
を用いたデジタルオーディオデータに音量調整等の編集
処理を施すデジタル信号処理装置及び方法、並びにΔΣ
変調器に関する。
を用いたデジタルオーディオデータに音量調整等の編集
処理を施すデジタル信号処理装置及び方法、並びにΔΣ
変調器に関する。
【０００２】
【従来の技術】音声信号をディジタル化する方法として
は、デルタシグマ（ΔΣ）変調と呼ばれる方法が提案さ
れている（日本音響学会誌４６巻３号（１９９０）第２
５１〜２５７頁「ＡＤ／ＤＡ変換器とディジタルフィル
ター（山崎芳男）」等参照）。
は、デルタシグマ（ΔΣ）変調と呼ばれる方法が提案さ
れている（日本音響学会誌４６巻３号（１９９０）第２
５１〜２５７頁「ＡＤ／ＤＡ変換器とディジタルフィル
ター（山崎芳男）」等参照）。
【０００３】図４は、例えば１ビットのディジタルデー
タにΔΣ変調処理を施すΔΣ変調回路のブロック図であ
る。この図４において、入力端子８１からの入力オーデ
ィオ信号Ｓが加算器８２を通じて積分器８３に供給され
る。この積分器８３からの信号が比較器８４に供給さ
れ、例えば入力オーディオ信号Ｓの中点電位と比較され
て１サンプル期間ごとに１ビット量子化される。なおサ
ンプル期間の周波数（サンプリング周波数）は、従来の
４８ｋＨｚ、４４．１ｋＨｚに対して、その６４倍ある
いは１２８倍となる。
タにΔΣ変調処理を施すΔΣ変調回路のブロック図であ
る。この図４において、入力端子８１からの入力オーデ
ィオ信号Ｓが加算器８２を通じて積分器８３に供給され
る。この積分器８３からの信号が比較器８４に供給さ
れ、例えば入力オーディオ信号Ｓの中点電位と比較され
て１サンプル期間ごとに１ビット量子化される。なおサ
ンプル期間の周波数（サンプリング周波数）は、従来の
４８ｋＨｚ、４４．１ｋＨｚに対して、その６４倍ある
いは１２８倍となる。
【０００４】この量子化データが１サンプル遅延器８５
に供給されて１サンプル期間分遅延される。この遅延デ
ータが例えば１ビットのＤ／Ａ変換器８６でアナログ信
号に変換されて加算器８２に供給されて、入力端子８１
からの入力オーディオ信号Ｓに加算される。そして比較
器８４から出力される量子化データが１ビットデータＤ
1として出力端子８７に取り出される。このΔΣ変調回
路が行うΔΣ変調処理によれば、上記文献にも記されて
いるように、サンプリング周波数を充分高くすることに
よって、１ビットの少ないビット数でも高いダイナミッ
クレンジのオーディオ信号を得ることができる。また、
広い伝送可能周波数帯域を持つことができる。また、Δ
Σ変調回路は、回路構成が集積化に適しており、また比
較的簡単にＡ／Ｄ変換の精度を得ることができることか
ら従来からＡ／Ｄ変換器の内部などではよく用いられて
いる。ΔΣ変調された信号は、簡単なアナログローパス
フィルタを通すことによって、アナログオーディオ信号
に戻すことができる。したがって、ΔΣ変調回路は、こ
れらの特徴を生かすことによって、高品質のデータを扱
うレコーダやデータ伝送に応用することができる。
に供給されて１サンプル期間分遅延される。この遅延デ
ータが例えば１ビットのＤ／Ａ変換器８６でアナログ信
号に変換されて加算器８２に供給されて、入力端子８１
からの入力オーディオ信号Ｓに加算される。そして比較
器８４から出力される量子化データが１ビットデータＤ
1として出力端子８７に取り出される。このΔΣ変調回
路が行うΔΣ変調処理によれば、上記文献にも記されて
いるように、サンプリング周波数を充分高くすることに
よって、１ビットの少ないビット数でも高いダイナミッ
クレンジのオーディオ信号を得ることができる。また、
広い伝送可能周波数帯域を持つことができる。また、Δ
Σ変調回路は、回路構成が集積化に適しており、また比
較的簡単にＡ／Ｄ変換の精度を得ることができることか
ら従来からＡ／Ｄ変換器の内部などではよく用いられて
いる。ΔΣ変調された信号は、簡単なアナログローパス
フィルタを通すことによって、アナログオーディオ信号
に戻すことができる。したがって、ΔΣ変調回路は、こ
れらの特徴を生かすことによって、高品質のデータを扱
うレコーダやデータ伝送に応用することができる。
【０００５】上記ΔΣ変調回路によって生成された１ビ
ットデータによる、高速１ビット方式を用いた音楽デー
タを編集するためには、本件出願人による特開平９−３
０７４５２号公報に開示されている様に、図５に示す１
ビットデータ編集機９０において、入力端子９１から入
力される、音楽データである１ビットデータ入力データ
Ｄ1iに所定の係数ｋを乗算器９２で乗算して一旦多ビッ
トデータＤmにし、これを再びΔΣ変調器９３でΔΣ変
調を行って１ビット信号Ｄ1’に戻すという処理が必要
である。このΔΣ変調器９３は、複数の積分器を用い、
複数次に多段構成された変調器であり、上記図４に示し
たΔΣ変調回路よりも複雑な構成である。
ットデータによる、高速１ビット方式を用いた音楽デー
タを編集するためには、本件出願人による特開平９−３
０７４５２号公報に開示されている様に、図５に示す１
ビットデータ編集機９０において、入力端子９１から入
力される、音楽データである１ビットデータ入力データ
Ｄ1iに所定の係数ｋを乗算器９２で乗算して一旦多ビッ
トデータＤmにし、これを再びΔΣ変調器９３でΔΣ変
調を行って１ビット信号Ｄ1’に戻すという処理が必要
である。このΔΣ変調器９３は、複数の積分器を用い、
複数次に多段構成された変調器であり、上記図４に示し
たΔΣ変調回路よりも複雑な構成である。
【０００６】しかしながら、常にΔΣ変調器９３を通す
という構成では、音量調整等の必要がない状態、つまり
上記係数ｋが1.0であった場合も、音楽データＤ1iは常
にΔΣ変調器９３を通るため、音質が劣化してしまう。
という構成では、音量調整等の必要がない状態、つまり
上記係数ｋが1.0であった場合も、音楽データＤ1iは常
にΔΣ変調器９３を通るため、音質が劣化してしまう。
【０００７】そこで、ΔΣ変調器９３内部の積分器に残
った端数に対し、端数除去回路９４を用いて所定の加算
・減算を行って端数を除去すると、原音信号Ｄ1iとΔΣ
変調信号Ｄ1’のパターンが近くなる。また遅延器９６
を用いてΔΣ変調信号Ｄ1’と原音信号Ｄ1iの位相が概
揃う様にし、コントロール部９７がΔΣ変調信号Ｄ1’
と遅延原音信号Ｄ1dの信号パターンを監視し、ほぼ一致
した点でセレクタ９５をΔΣ変調信号Ｄ1’側ｂから遅
延原音信号Ｄ1d側ａに切り替える。
った端数に対し、端数除去回路９４を用いて所定の加算
・減算を行って端数を除去すると、原音信号Ｄ1iとΔΣ
変調信号Ｄ1’のパターンが近くなる。また遅延器９６
を用いてΔΣ変調信号Ｄ1’と原音信号Ｄ1iの位相が概
揃う様にし、コントロール部９７がΔΣ変調信号Ｄ1’
と遅延原音信号Ｄ1dの信号パターンを監視し、ほぼ一致
した点でセレクタ９５をΔΣ変調信号Ｄ1’側ｂから遅
延原音信号Ｄ1d側ａに切り替える。
【０００８】この処理を行うことで、音量調整等必要の
無い場合に切り替えノイズ等を発生させることなくΔΣ
変調信号Ｄ1’を遅延原音信号Ｄ1iに切り替えて出力端
子９５から１ビットデータ出力Ｄ1oとして出力（再ΔΣ
変調器９３をバイパス）することができる。
無い場合に切り替えノイズ等を発生させることなくΔΣ
変調信号Ｄ1’を遅延原音信号Ｄ1iに切り替えて出力端
子９５から１ビットデータ出力Ｄ1oとして出力（再ΔΣ
変調器９３をバイパス）することができる。
【０００９】
【発明が解決しようとする課題】ところが、使用するΔ
Σ変調器９３の仕様と、入力される１ビットデータＤ
１ｉの周波数に拠っては、この切り替え時にノイズを発
生してしまう虞がある。一般的に、次数の高いΔΣ変調
器では可聴帯域において高いＳ／Ｎが得られる反面、周
波数特性の変化する点が可聴帯域に近くなり、高域にお
いて位相が回りやすい。このため、次数の高いΔΣ変調
処理を用いた場合で、かつ入力信号の周波数が高い場
合、遅延原音信号Ｄ１ｉとΔΣ変調信号Ｄ1’との間で
レベル差及び位相ずれが起こり、セレクタ９５でこれら
を切り替えた時点でノイズを発生してしまう。
Σ変調器９３の仕様と、入力される１ビットデータＤ
１ｉの周波数に拠っては、この切り替え時にノイズを発
生してしまう虞がある。一般的に、次数の高いΔΣ変調
器では可聴帯域において高いＳ／Ｎが得られる反面、周
波数特性の変化する点が可聴帯域に近くなり、高域にお
いて位相が回りやすい。このため、次数の高いΔΣ変調
処理を用いた場合で、かつ入力信号の周波数が高い場
合、遅延原音信号Ｄ１ｉとΔΣ変調信号Ｄ1’との間で
レベル差及び位相ずれが起こり、セレクタ９５でこれら
を切り替えた時点でノイズを発生してしまう。
【００１０】また、ΔΣ変調器９３に次数の低いものを
用いた場合、このようなレベル差及び位相回りが少ない
ため切り替え時のノイズは発生しにくい代わりに、可聴
帯域におけるＳ／Ｎが低いため、ΔΣ変調器９３をバイ
パスしない場合のＳ／Ｎが低くなってしまう。
用いた場合、このようなレベル差及び位相回りが少ない
ため切り替え時のノイズは発生しにくい代わりに、可聴
帯域におけるＳ／Ｎが低いため、ΔΣ変調器９３をバイ
パスしない場合のＳ／Ｎが低くなってしまう。
【００１１】本発明は、上記実情に鑑みてなされたもの
であり、簡単な構成で、どの様な１ビットの原音信号が
入力されても切替ノイズをほとんど発生することなく原
音信号とΔΣ変調信号とを切り替え、再ΔΣ変調信号に
も十分なＳ／Ｎが得られるデジタル信号処理装置及び方
法、並びにΔΣ変調器の提供を目的とする。
であり、簡単な構成で、どの様な１ビットの原音信号が
入力されても切替ノイズをほとんど発生することなく原
音信号とΔΣ変調信号とを切り替え、再ΔΣ変調信号に
も十分なＳ／Ｎが得られるデジタル信号処理装置及び方
法、並びにΔΣ変調器の提供を目的とする。
【００１２】
【課題を解決するための手段】本発明に係るデジタル信
号処理装置は、上記課題を解決するために、ΔΣ変調処
理により得られた入力ΔΣ変調信号に係数を乗算する乗
算手段と、複数の積分器を有し、有効となる次数を可変
して上記乗算手段の出力に再度ΔΣ変調処理を施すΔΣ
変調手段と、上記ΔΣ変調手段からの再ΔΣ変調信号と
上記入力ΔΣ変調信号とを切り替える切り替え手段とを
備える。
号処理装置は、上記課題を解決するために、ΔΣ変調処
理により得られた入力ΔΣ変調信号に係数を乗算する乗
算手段と、複数の積分器を有し、有効となる次数を可変
して上記乗算手段の出力に再度ΔΣ変調処理を施すΔΣ
変調手段と、上記ΔΣ変調手段からの再ΔΣ変調信号と
上記入力ΔΣ変調信号とを切り替える切り替え手段とを
備える。
【００１３】そして、このデジタル信号処理装置は、有
効な次数が可変するΔΣ変調器を、ΔΣ変調信号出力時
と、原音信号との切り替え時でそれぞれ次数を変えて使
用する。
効な次数が可変するΔΣ変調器を、ΔΣ変調信号出力時
と、原音信号との切り替え時でそれぞれ次数を変えて使
用する。
【００１４】本発明に係るデジタル信号処理方法は、上
記課題を解決するために、ΔΣ変調処理により得られた
入力ΔΣ変調信号に所定の係数を乗算して所定の処理を
施す乗算工程と、複数の積分器を有しながら有効となる
次数を可変するΔΣ変調器を用いて上記所定の処理の施
された出力に再度ΔΣ変調処理を施す再ΔΣ変調工程
と、上記入力ΔΣ変調信号と上記再ΔΣ変調信号とを切
り替える切り替え工程とを備える。
記課題を解決するために、ΔΣ変調処理により得られた
入力ΔΣ変調信号に所定の係数を乗算して所定の処理を
施す乗算工程と、複数の積分器を有しながら有効となる
次数を可変するΔΣ変調器を用いて上記所定の処理の施
された出力に再度ΔΣ変調処理を施す再ΔΣ変調工程
と、上記入力ΔΣ変調信号と上記再ΔΣ変調信号とを切
り替える切り替え工程とを備える。
【００１５】本発明に係るΔΣ変調器は、上記課題を解
決するために、多ビット信号にΔΣ変調処理を施すΔΣ
変調器において、複数の積分器と、上記複数の積分器を
接続することによって増えた次数の有効次数を可変する
次数可変手段とを備える。
決するために、多ビット信号にΔΣ変調処理を施すΔΣ
変調器において、複数の積分器と、上記複数の積分器を
接続することによって増えた次数の有効次数を可変する
次数可変手段とを備える。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。この実施の形態は、図
１に示すように、ΔΣ変調処理により得られた１ビット
データからなる音楽データＤ1iに例えばフェードイン、
フェードアウトのようなフェード処理等の編集処理を施
す１ビットデータ編集機１０である。
て図面を参照しながら説明する。この実施の形態は、図
１に示すように、ΔΣ変調処理により得られた１ビット
データからなる音楽データＤ1iに例えばフェードイン、
フェードアウトのようなフェード処理等の編集処理を施
す１ビットデータ編集機１０である。
【００１７】１ビットデータ編集機１０は、入力端子１
１に入力される、上記音楽データである入力１ビットデ
ータＤ1iに係数ｋを乗算する乗算器１２と、例えば５個
の積分器を有し、後述するように有効となる次数を可変
して乗算器１２の乗算出力に再度ΔΣ変調処理を施すΔ
Σ変調器１３と、このΔΣ変調器１３からの再ΔΣ変調
信号Ｄ1’に対する上記入力１ビットデータＤ1iの位相
を揃えるための遅延器１７と、遅延器１７の出力である
遅延原音信号Ｄ1dと上記再ΔΣ変調信号Ｄ1iとを切り替
えるセレクタ１６と、ΔΣ変調器１３の上記有効となる
次数の可変処理を制御するコントロール部１８とを備え
てなる。
１に入力される、上記音楽データである入力１ビットデ
ータＤ1iに係数ｋを乗算する乗算器１２と、例えば５個
の積分器を有し、後述するように有効となる次数を可変
して乗算器１２の乗算出力に再度ΔΣ変調処理を施すΔ
Σ変調器１３と、このΔΣ変調器１３からの再ΔΣ変調
信号Ｄ1’に対する上記入力１ビットデータＤ1iの位相
を揃えるための遅延器１７と、遅延器１７の出力である
遅延原音信号Ｄ1dと上記再ΔΣ変調信号Ｄ1iとを切り替
えるセレクタ１６と、ΔΣ変調器１３の上記有効となる
次数の可変処理を制御するコントロール部１８とを備え
てなる。
【００１８】ΔΣ変調器１３は、図２に示すように５個
の積分器２３，３３，４３，５０，５７を備えてなる５
次（段）のΔΣ変調であり、上述したように有効となる
次数を状況に応じて可変する。これは、従来、使用する
ΔΣ変調器の仕様と、入力される１ビットデータの周波
数に拠っては、原音信号とΔΣ変調信号の切り替え時に
ノイズを発生してしまっていたのを防ぐためである。
の積分器２３，３３，４３，５０，５７を備えてなる５
次（段）のΔΣ変調であり、上述したように有効となる
次数を状況に応じて可変する。これは、従来、使用する
ΔΣ変調器の仕様と、入力される１ビットデータの周波
数に拠っては、原音信号とΔΣ変調信号の切り替え時に
ノイズを発生してしまっていたのを防ぐためである。
【００１９】つまり、一般的に、図３に示すように、３
次、４次よりも５次というように次数の高いΔΣ変調器
では可聴帯域において高いＳ／Ｎが得られる反面、周波
数特性の変化する点が可聴帯域に近くなり、高域におい
て位相が回りやすい。そこで、ΔΣ変調器１３では高域
においてレベル差及び位相回りの少ない低い次数となっ
てから再ΔΣ変調信号から遅延原音信号に切り換える。
次、４次よりも５次というように次数の高いΔΣ変調器
では可聴帯域において高いＳ／Ｎが得られる反面、周波
数特性の変化する点が可聴帯域に近くなり、高域におい
て位相が回りやすい。そこで、ΔΣ変調器１３では高域
においてレベル差及び位相回りの少ない低い次数となっ
てから再ΔΣ変調信号から遅延原音信号に切り換える。
【００２０】以下にΔΣ変調器１３の詳細な構成を説明
する。ΔΣ変調器１３において、先ず、初段の積分器２
３は、加算器２７からの加算出力を遅延器２６で遅延し
てからフィードバックループ２４を通して端数除去回路
２５に供給し、さらにフィードバックループ２４を介し
て加算器２７に戻す、Ｚ-1／（１−Ｚ-1）構成である。
する。ΔΣ変調器１３において、先ず、初段の積分器２
３は、加算器２７からの加算出力を遅延器２６で遅延し
てからフィードバックループ２４を通して端数除去回路
２５に供給し、さらにフィードバックループ２４を介し
て加算器２７に戻す、Ｚ-1／（１−Ｚ-1）構成である。
【００２１】２段目の積分器３３も、加算器３７からの
加算出力を遅延器３６で遅延してからフィードバックル
ープ３４を通して端数除去回路３５に供給し、さらにフ
ィードバックループ３４を介して加算器３７に戻してい
る。
加算出力を遅延器３６で遅延してからフィードバックル
ープ３４を通して端数除去回路３５に供給し、さらにフ
ィードバックループ３４を介して加算器３７に戻してい
る。
【００２２】同様に３段目の積分器４３及び４段目の積
分器５０も、加算器４７及び加算器５４からの加算出力
を遅延器４６及び遅延器５３で遅延してからフィードバ
ックループ４４及び５１を通して端数除去回路４５及び
端数除去回路５２に供給し、さらにフィードバックルー
プ４４及び５１を通して加算器４７及び加算器５４に戻
している。
分器５０も、加算器４７及び加算器５４からの加算出力
を遅延器４６及び遅延器５３で遅延してからフィードバ
ックループ４４及び５１を通して端数除去回路４５及び
端数除去回路５２に供給し、さらにフィードバックルー
プ４４及び５１を通して加算器４７及び加算器５４に戻
している。
【００２３】５段目の積分器は、端数除去回路を持た
ず、加算器６０の加算出力を遅延器５９で遅延しフィー
ドバックループ５８を介して加算器６０に戻す構成であ
る。
ず、加算器６０の加算出力を遅延器５９で遅延しフィー
ドバックループ５８を介して加算器６０に戻す構成であ
る。
【００２４】また、ΔΣ変調器１３は、上記図１に示し
た乗算器１２の乗算出力に、後述する量子化器６１から
符号が反転されてフィードバックされる量子化データを
加算する加算器２２と、初段の積分器２３の積分出力に
次数制御回路１４から供給される第１の次数制御係数ｊ
1を乗算する乗算器２８と、乗算器２８の乗算出力に適
当なゲインを掛けるレベル調整器２９を備える。
た乗算器１２の乗算出力に、後述する量子化器６１から
符号が反転されてフィードバックされる量子化データを
加算する加算器２２と、初段の積分器２３の積分出力に
次数制御回路１４から供給される第１の次数制御係数ｊ
1を乗算する乗算器２８と、乗算器２８の乗算出力に適
当なゲインを掛けるレベル調整器２９を備える。
【００２５】また、ΔΣ変調器１３は、上記乗算器１２
の乗算出力に次数制御回路１４から供給される第２の次
数制御係数ｊ2を乗算する乗算器３０と、この乗算器３
０の乗算出力と上記レベル調整器２９のレベル調整出力
と量子化器６１から符号が反転されて供給される量子化
データとを加算し加算出力を２段目の積分器３３に供給
する加算器３２を備える。
の乗算出力に次数制御回路１４から供給される第２の次
数制御係数ｊ2を乗算する乗算器３０と、この乗算器３
０の乗算出力と上記レベル調整器２９のレベル調整出力
と量子化器６１から符号が反転されて供給される量子化
データとを加算し加算出力を２段目の積分器３３に供給
する加算器３２を備える。
【００２６】また、ΔΣ変調器１３は、２段目の積分器
３３からの積分出力に次数制御回路１４から供給される
第３の次数制御係数ｊ3を乗算する乗算器３８と、乗算
器３８の乗算出力に適当なゲインを掛けるレベル調整器
３９を備える。
３３からの積分出力に次数制御回路１４から供給される
第３の次数制御係数ｊ3を乗算する乗算器３８と、乗算
器３８の乗算出力に適当なゲインを掛けるレベル調整器
３９を備える。
【００２７】また、ΔΣ変調器１３は、上記乗算器１２
の乗算出力に次数制御回路１４から供給される第４の次
数制御係数ｊ4を乗算する乗算器４０と、この乗算器４
０の乗算出力と上記レベル調整器３９のレベル調整出力
と量子化器６１から符号が反転されて供給される量子化
データとを加算し加算出力を３段目の積分器４３に供給
する加算器４２を備える。
の乗算出力に次数制御回路１４から供給される第４の次
数制御係数ｊ4を乗算する乗算器４０と、この乗算器４
０の乗算出力と上記レベル調整器３９のレベル調整出力
と量子化器６１から符号が反転されて供給される量子化
データとを加算し加算出力を３段目の積分器４３に供給
する加算器４２を備える。
【００２８】また、ΔΣ変調器１３は、３段目の積分器
４３からの積分出力に適当なゲインを掛けるレベル調整
器４８と、このレベル調整器４８のレベル調整出力に量
子化器６１から符号が反転されて供給される量子化デー
タを加算し加算出力を４段目の積分器５０に供給する加
算器４９を備える。
４３からの積分出力に適当なゲインを掛けるレベル調整
器４８と、このレベル調整器４８のレベル調整出力に量
子化器６１から符号が反転されて供給される量子化デー
タを加算し加算出力を４段目の積分器５０に供給する加
算器４９を備える。
【００２９】また、ΔΣ変調器１３は、４段目の積分器
５０からの積分出力に適当なゲインを掛けるレベル調整
器５５と、このレベル調整器５５のレベル調整出力に量
子化器６１から符号が反転されて供給される量子化デー
タを加算し加算出力を５段目の積分器５７に供給する加
算器５６とを備える。
５０からの積分出力に適当なゲインを掛けるレベル調整
器５５と、このレベル調整器５５のレベル調整出力に量
子化器６１から符号が反転されて供給される量子化デー
タを加算し加算出力を５段目の積分器５７に供給する加
算器５６とを備える。
【００３０】また、ΔΣ変調器１３は、５段目の積分器
５７の積分出力に対して量子化処理を施して量子化デー
タを出力端子６２から導出するとともに、上記加算器２
２，３２，４２，４９及び５６にフィードバックさせる
量子化器６１を備えている。
５７の積分出力に対して量子化処理を施して量子化デー
タを出力端子６２から導出するとともに、上記加算器２
２，３２，４２，４９及び５６にフィードバックさせる
量子化器６１を備えている。
【００３１】次ぎに、ΔΣ変調器１３の基本的な動作に
ついて説明する。入力端子２１には上記乗算器１２の出
力となる多ビットの音楽信号が入力される。この音楽信
号は加算器２２に供給され、量子化器６１から供給され
たフィードバック信号と加算される。上記フィードバッ
ク信号は、符号が反転された量子化データであるので、
結果的に音楽信号から量子化データが減算される。加算
器２２の出力は、初段の積分器２３に供給される。
ついて説明する。入力端子２１には上記乗算器１２の出
力となる多ビットの音楽信号が入力される。この音楽信
号は加算器２２に供給され、量子化器６１から供給され
たフィードバック信号と加算される。上記フィードバッ
ク信号は、符号が反転された量子化データであるので、
結果的に音楽信号から量子化データが減算される。加算
器２２の出力は、初段の積分器２３に供給される。
【００３２】初段の積分器２３は、上述したような構成
であり、遅延器２６により遅延されたデータから端数除
去回路２５で端数を除去し、フィードバックループ２４
により加算器２７に戻し、この加算器２７に供給される
加算器２２の出力に繰り返し加算することにより積分処
理を行う。初段の積分器２３の積分出力は乗算器２８に
供給され、次数制御回路１４からの第１の次数制御係数
ｊ1が乗算される。次数制御回路１４が出力する第１の
次数制御係数ｊ1の値は最初1.0である。
であり、遅延器２６により遅延されたデータから端数除
去回路２５で端数を除去し、フィードバックループ２４
により加算器２７に戻し、この加算器２７に供給される
加算器２２の出力に繰り返し加算することにより積分処
理を行う。初段の積分器２３の積分出力は乗算器２８に
供給され、次数制御回路１４からの第１の次数制御係数
ｊ1が乗算される。次数制御回路１４が出力する第１の
次数制御係数ｊ1の値は最初1.0である。
【００３３】一方、上記入力端子２１から入力された上
記音楽信号には次数制御回路１４が出力する第２の次数
制御係数ｊ2が乗算器３０で乗算される。この第２の次
数制御係数ｊ2の値は最初0.0である。このため、乗算器
２８はスルーとなり、初段の積分器２３の出力はレベル
調整器２９で適当なゲインが掛けられてから、加算器３
２により上記フィードバック信号が加算され、第２の積
分器３３に渡される。
記音楽信号には次数制御回路１４が出力する第２の次数
制御係数ｊ2が乗算器３０で乗算される。この第２の次
数制御係数ｊ2の値は最初0.0である。このため、乗算器
２８はスルーとなり、初段の積分器２３の出力はレベル
調整器２９で適当なゲインが掛けられてから、加算器３
２により上記フィードバック信号が加算され、第２の積
分器３３に渡される。
【００３４】第２の積分器３３は、上述したような構成
であり、遅延器３６により遅延したデータから端数除去
回路３５で端数を除去し、フィードバックループ３４に
より加算器３７に戻し、この加算器３７に供給される加
算器３２の出力に繰り返し加算することにより積分処理
を行う。第２の積分器３３の積分出力は乗算器３８に供
給され、次数制御回路１４からの第３の次数制御係数ｊ
3が乗算される。この第３の次数制御係数ｊ3の値は最初
1.0である。
であり、遅延器３６により遅延したデータから端数除去
回路３５で端数を除去し、フィードバックループ３４に
より加算器３７に戻し、この加算器３７に供給される加
算器３２の出力に繰り返し加算することにより積分処理
を行う。第２の積分器３３の積分出力は乗算器３８に供
給され、次数制御回路１４からの第３の次数制御係数ｊ
3が乗算される。この第３の次数制御係数ｊ3の値は最初
1.0である。
【００３５】一方、上記入力端子２１から入力された上
記音楽信号には次数制御回路１４が出力する第４の次数
制御係数ｊ4が乗算器４０で乗算される。この第４の次
数制御係数ｊ4の値は最初0.0である。これにより、２段
目の積分器３３も初段の積分器２３と同様に計算が行わ
れる。
記音楽信号には次数制御回路１４が出力する第４の次数
制御係数ｊ4が乗算器４０で乗算される。この第４の次
数制御係数ｊ4の値は最初0.0である。これにより、２段
目の積分器３３も初段の積分器２３と同様に計算が行わ
れる。
【００３６】３段目の積分器４３から５段目の積分器５
７まで同様の処理が行われ、量子化器６１で１ビットに
量子化され、この１ビットのデータがフィードバック信
号となって次段の計算結果に反映される。
７まで同様の処理が行われ、量子化器６１で１ビットに
量子化され、この１ビットのデータがフィードバック信
号となって次段の計算結果に反映される。
【００３７】このようにして、ΔΣ変調器１３は５次の
ΔΣ変調器として、量子化ノイズを高域にシフトさせて
多ビットの入力データから１ビットの出力信号を作り出
す。
ΔΣ変調器として、量子化ノイズを高域にシフトさせて
多ビットの入力データから１ビットの出力信号を作り出
す。
【００３８】次ぎに、ΔΣ変調器１３の次数可変動作に
ついて説明する。次数制御回路１４が乗算器３０に出力
する第２の次数制御係数ｊ2は0.0から少しずつ増加し、
適当な時間をもって1.0へと変化する。第１の次数制御
係数ｊ1は、第１の次数制御係数ｊ1＝1.0−第２の次数
制御係数ｊ2という式で表され、1.0から0.0へと第２の
次数制御係数ｊ2と同じ時間で変化する。第１の次数制
御係数ｊ1が0.0になると、初段の積分器２３及び初段に
入るフィードバック信号は０であったことと等価にな
る。
ついて説明する。次数制御回路１４が乗算器３０に出力
する第２の次数制御係数ｊ2は0.0から少しずつ増加し、
適当な時間をもって1.0へと変化する。第１の次数制御
係数ｊ1は、第１の次数制御係数ｊ1＝1.0−第２の次数
制御係数ｊ2という式で表され、1.0から0.0へと第２の
次数制御係数ｊ2と同じ時間で変化する。第１の次数制
御係数ｊ1が0.0になると、初段の積分器２３及び初段に
入るフィードバック信号は０であったことと等価にな
る。
【００３９】そして第２の次数制御係数ｊ2が1.0である
ので２段目の積分器３３には加算器３２を介して音楽信
号が直接入力されたことと等価になる。これらにより、
ΔΣ変調器１３は、滑らかに５次から４次へと次数移行
し、終了時点で完全な４次ΔΣ変調器となる。
ので２段目の積分器３３には加算器３２を介して音楽信
号が直接入力されたことと等価になる。これらにより、
ΔΣ変調器１３は、滑らかに５次から４次へと次数移行
し、終了時点で完全な４次ΔΣ変調器となる。
【００４０】全く同様に、第３の次数制御係数ｊ2及び
第４の次数制御係数ｊ4をコントルールすることで、Δ
Σ変調器１３を滑らかに３次にすることができる。この
場合、５次→４次→３次とすることも、５次→３次とす
ることも可能である。
第４の次数制御係数ｊ4をコントルールすることで、Δ
Σ変調器１３を滑らかに３次にすることができる。この
場合、５次→４次→３次とすることも、５次→３次とす
ることも可能である。
【００４１】次ぎに、上記図１に戻り、１ビットデータ
編集機１０の動作について詳細に説明する。図１におい
ては従来例と同様に、入力端子１１に入力された原音信
号となる入力１ビットデータＤ1iに対して、任意の値の
係数ｋが乗算器１２で掛けられ、音量を調整された多ビ
ットによる乗算出力となる。これをΔΣ変調器１３が受
けて１ビットデータに変換し、ΔΣ変調信号Ｄ1’が生
成される。
編集機１０の動作について詳細に説明する。図１におい
ては従来例と同様に、入力端子１１に入力された原音信
号となる入力１ビットデータＤ1iに対して、任意の値の
係数ｋが乗算器１２で掛けられ、音量を調整された多ビ
ットによる乗算出力となる。これをΔΣ変調器１３が受
けて１ビットデータに変換し、ΔΣ変調信号Ｄ1’が生
成される。
【００４２】この時点では、セレクタ１６はΔΣ変調信
号Ｄ1’側ｂに倒れているため、１ビットデータ出力に
はΔΣ変調信号Ｄ1’が出力されている。ここで、係数
ｋが1.0となった場合、上記多ビットによる乗算出力の
１の重みより下のビットは全て０になり、ΔΣ変調器１
３には１以下の大きさを持つデータ（以下端数と称す
る）が入力されなくなる。
号Ｄ1’側ｂに倒れているため、１ビットデータ出力に
はΔΣ変調信号Ｄ1’が出力されている。ここで、係数
ｋが1.0となった場合、上記多ビットによる乗算出力の
１の重みより下のビットは全て０になり、ΔΣ変調器１
３には１以下の大きさを持つデータ（以下端数と称す
る）が入力されなくなる。
【００４３】コントロール部１８は、係数ｋが1.0にな
っとことを検出し、次数制御回路１４に次数を下げる命
令を送る。次数制御回路１４はこれを受けて前述の様に
次数を５次から４次又は３次へと下げる様に第１の次数
制御係数ｊ1〜第４の次数制御係数ｊ4をコントロールす
る。
っとことを検出し、次数制御回路１４に次数を下げる命
令を送る。次数制御回路１４はこれを受けて前述の様に
次数を５次から４次又は３次へと下げる様に第１の次数
制御係数ｊ1〜第４の次数制御係数ｊ4をコントロールす
る。
【００４４】ΔΣ変調器１３の低次への次数の移行が終
了すると、コントロール部１８は端数除去命令を端数除
去回路１５に送る。端数除去回路１５は、各積分器に接
続された端数除去回路２５，３５，４５、５２からでき
ており、微少なＤＣを加算又は減算することによって各
積分器に残った端数を除去する。
了すると、コントロール部１８は端数除去命令を端数除
去回路１５に送る。端数除去回路１５は、各積分器に接
続された端数除去回路２５，３５，４５、５２からでき
ており、微少なＤＣを加算又は減算することによって各
積分器に残った端数を除去する。
【００４５】端数の除去が終了したら、コントロール部
１８はΔΣ変調信号Ｄ1’と遅延原音信号Ｄ1iとを比較
し、適当な範囲における出力パターンが一致した時点で
セレクタ１６を遅延原音信号Ｄ1i側ａに切り替える。
１８はΔΣ変調信号Ｄ1’と遅延原音信号Ｄ1iとを比較
し、適当な範囲における出力パターンが一致した時点で
セレクタ１６を遅延原音信号Ｄ1i側ａに切り替える。
【００４６】そして、ΔΣ変調器１３では高域において
レベル差及び位相回りの少ない低い次数となってからΔ
Σ変調信号を原音信号に切り替え、原音信号に可聴帯域
を越える高い周波数の信号が多く含まれていても、ノイ
ズを発生することなく切り替えを可能とする。またこの
切り替えに要する時間は数十msで済むため、低い次数と
なっている間のＳ／Ｎの低さは特に問題にならない。
レベル差及び位相回りの少ない低い次数となってからΔ
Σ変調信号を原音信号に切り替え、原音信号に可聴帯域
を越える高い周波数の信号が多く含まれていても、ノイ
ズを発生することなく切り替えを可能とする。またこの
切り替えに要する時間は数十msで済むため、低い次数と
なっている間のＳ／Ｎの低さは特に問題にならない。
【００４７】上記の一連の動作は、音量調整等で出力が
ΔΣ変調信号であった状態から、音量調整等が必要なく
なり、出力信号が原音信号に切り替わる場合のものであ
る。再び音量調整等が必要になった場合には、以下の様
に動作する。
ΔΣ変調信号であった状態から、音量調整等が必要なく
なり、出力信号が原音信号に切り替わる場合のものであ
る。再び音量調整等が必要になった場合には、以下の様
に動作する。
【００４８】係数ｋが1.0である間、ΔΣ変調器１３は
次数３次のまま動作している。具体的には、次数制御回
路１４の第２の次数制御係数ｊ2は1.0、第１の次数制御
係数ｊ1は0.0、第４の次数制御係数ｊ4は1.0、第３の次
数制御係数ｊ3は0.0である。
次数３次のまま動作している。具体的には、次数制御回
路１４の第２の次数制御係数ｊ2は1.0、第１の次数制御
係数ｊ1は0.0、第４の次数制御係数ｊ4は1.0、第３の次
数制御係数ｊ3は0.0である。
【００４９】そして、係数ｋが、1.0から異なる数値に
変更される場合、その直前にコントロール部１８は遅延
原音信号Ｄ1dとΔΣ変調信号Ｄ1’を比較し、適当な範
囲における出力パターンが一致した時点でセレクタ１６
をΔΣ変調信号1’側ｂに切り替える。この時点でΔΣ
変調機１３は３次であるため、原音信号に高い周波数が
存在してもこれによりノイズを発生することなく出力は
ΔΣ変調信号1’に切り替わる。
変更される場合、その直前にコントロール部１８は遅延
原音信号Ｄ1dとΔΣ変調信号Ｄ1’を比較し、適当な範
囲における出力パターンが一致した時点でセレクタ１６
をΔΣ変調信号1’側ｂに切り替える。この時点でΔΣ
変調機１３は３次であるため、原音信号に高い周波数が
存在してもこれによりノイズを発生することなく出力は
ΔΣ変調信号1’に切り替わる。
【００５０】セレクタ１６が切り替わったことを検出す
ると、次数制御回路１４は第３の次数制御係数ｊ3を0.0
から1.0に向けて滑らかに変化させる。同時に、第４の
次数制御係数ｊ4を1.0から0.0に変化させる。第２の次
数制御係数ｊ2は1.0となっているため、これにより、Δ
Σ変調器１３の次数は４次に変化する。
ると、次数制御回路１４は第３の次数制御係数ｊ3を0.0
から1.0に向けて滑らかに変化させる。同時に、第４の
次数制御係数ｊ4を1.0から0.0に変化させる。第２の次
数制御係数ｊ2は1.0となっているため、これにより、Δ
Σ変調器１３の次数は４次に変化する。
【００５１】これが終了すると、同様にして第２の次数
制御係数ｊ2が0.0に、第１の次数制御係数ｊ1が1.0に滑
らかに変化して、ΔΣ変調器１３の次数は５次に変化す
る。これにより、これ以降の出力は５次ΔΣ変調出力と
なり、十分なＳ／Ｎを確保できる。
制御係数ｊ2が0.0に、第１の次数制御係数ｊ1が1.0に滑
らかに変化して、ΔΣ変調器１３の次数は５次に変化す
る。これにより、これ以降の出力は５次ΔΣ変調出力と
なり、十分なＳ／Ｎを確保できる。
【００５２】以上、ΔΣ変調器１３は自在に５次から３
次まで次数を滑らかに変えることができる。これを使っ
た１ビットデータ編集機１０は、ΔΣ変調信号が長く出
力しているときは次数を５次としてＳ／Ｎを確保し、原
音信号と切り替える場合はその直前に３次まで次数を落
とすことでレベル差及び位相回りによる切り替えノイズ
を低減する。
次まで次数を滑らかに変えることができる。これを使っ
た１ビットデータ編集機１０は、ΔΣ変調信号が長く出
力しているときは次数を５次としてＳ／Ｎを確保し、原
音信号と切り替える場合はその直前に３次まで次数を落
とすことでレベル差及び位相回りによる切り替えノイズ
を低減する。
【００５３】なお、上記の例では基本が５次ΔΣ変調器
を用いたが、例えば４次でも６次でも７次でもよく、ま
た下げる次数は用途に合わせて２次でも１次でもよい。
また、上記の動作説明では係数ｋが1.0かそれ以外かで
あったが、係数ｋが0.0の場合は同様にして、次数を下
げてからΔΣ変調信号を無音を表す固定パターン信号に
切り替える。また、入出力の周波数特性が所望のものと
なるならば、次数制御回路１４の第２の次数制御係数ｊ
2及び第４の次数制御係数ｊ4は終始1.0固定でもよい。
を用いたが、例えば４次でも６次でも７次でもよく、ま
た下げる次数は用途に合わせて２次でも１次でもよい。
また、上記の動作説明では係数ｋが1.0かそれ以外かで
あったが、係数ｋが0.0の場合は同様にして、次数を下
げてからΔΣ変調信号を無音を表す固定パターン信号に
切り替える。また、入出力の周波数特性が所望のものと
なるならば、次数制御回路１４の第２の次数制御係数ｊ
2及び第４の次数制御係数ｊ4は終始1.0固定でもよい。
【００５４】また、積分器の構成方法はＺ-1／（１−Ｚ
-1）であったが、入出力の周波数特性が所望のものとな
るならば１／（１−Ｚ-1）であってもよい。また、乗算
器２８及び３８と、その直後のゲイン調整部２９及び３
９は一つにまとめてしまってもよい。また、ΔΣ変調器
及び入出力信号は１ビットだけでなく、複数ビットでも
よい。
-1）であったが、入出力の周波数特性が所望のものとな
るならば１／（１−Ｚ-1）であってもよい。また、乗算
器２８及び３８と、その直後のゲイン調整部２９及び３
９は一つにまとめてしまってもよい。また、ΔΣ変調器
及び入出力信号は１ビットだけでなく、複数ビットでも
よい。
【００５５】
【発明の効果】以上のごとく、本発明によれば高速１ビ
ット信号を扱う上で、入力信号に高い周波数が多く含ま
れていたとしても小規模の回路で切替ノイズをほとんど
発生することなく、ΔΣ変調信号と原音信号を自在に切
り替え、またΔΣ変調信号出力次のＳ／Ｎを十分確保す
ることが可能である。
ット信号を扱う上で、入力信号に高い周波数が多く含ま
れていたとしても小規模の回路で切替ノイズをほとんど
発生することなく、ΔΣ変調信号と原音信号を自在に切
り替え、またΔΣ変調信号出力次のＳ／Ｎを十分確保す
ることが可能である。
【図１】本発明の実施の形態となる１ビットデータ編集
機の構成を示すブロック図である。
機の構成を示すブロック図である。
【図２】上記１ビットデータ編集機を構成するΔΣ変調
器の詳細な構成を示す図である。
器の詳細な構成を示す図である。
【図３】上記ΔΣ変調器の周波数特性図である。
【図４】１ビットデータを生成するΔΣ変調器の基本的
な構成図である。
な構成図である。
【図５】従来の１ビットデータ編集機の構成を示すブロ
ック図である。
ック図である。
１０ １ビットデータ編集機、１２ 乗算器、１３ Δ
Σ変調器、１４ 次数制御回路、１５ 端数除去回路、
１６ セレクタ、１８ コントロール部
Σ変調器、１４ 次数制御回路、１５ 端数除去回路、
１６ セレクタ、１８ コントロール部
Claims (12)
- 【請求項１】 ΔΣ変調処理により得られた入力ΔΣ変
調信号に係数を乗算する乗算手段と、 複数の積分器を有し、有効となる次数を可変して上記乗
算手段の出力に再度ΔΣ変調処理を施すΔΣ変調手段
と、 上記ΔΣ変調手段からの再ΔΣ変調信号と上記入力ΔΣ
変調信号とを切り替える切り替え手段とを備えることを
特徴とするデジタル信号処理装置。 - 【請求項２】 上記ΔΣ変調手段は、上記切り替え手段
における信号切替の状況に応じて有効となる次数を可変
する次数制御手段を備えることを特徴とする請求項１記
載のデジタル信号処理装置。 - 【請求項３】 上記次数制御手段は、上記切り替え手段
が上記入力ΔΣ変調信号と上記再ΔΣ変調信号とを切り
替える付近で上記ΔΣ変調手段の有効となる次数を可変
することを特徴とする請求項２記載のデジタル信号処理
装置。 - 【請求項４】 上記次数制御手段は、上記切り替え手段
が可聴帯域において無音となる固定信号と、ΔΣ変調を
施した音楽データとを切り替える付近で上記ΔΣ変調手
段の有効となる次数を可変することを特徴とする請求項
２記載のデジタル信号処理装置。 - 【請求項５】 上記ΔΣ変調手段は、上記積分器の内部
に残った端数を除去する端数除去手段を備えることを特
徴とする請求項１記載のデジタル信号処理装置。 - 【請求項６】 ΔΣ変調処理により得られた入力ΔΣ変
調信号に所定の係数を乗算して所定の処理を施す乗算工
程と、 複数の積分器を有して有効となる次数を可変するΔΣ変
調器により上記所定の処理の施された出力に再度ΔΣ変
調処理を施す再ΔΣ変調工程と、 上記入力ΔΣ変調信号と上記再ΔΣ変調信号とを切り替
える切り替え工程とを備えることを特徴とするデジタル
信号処理方法。 - 【請求項７】 上記再ΔΣ変調工程は、上記切り替え工
程における信号切り替え状況に応じて上記ΔΣ変調器の
有効となる次数を可変することを特徴とする請求項６記
載のデジタル信号処理方法。 - 【請求項８】 上記再ΔΣ変調工程は、上記切り替え工
程が上記入力ΔΣ変調信号と上記再ΔΣ変調信号とを切
り替えるタイミング付近で上記ΔΣ変調器の有効となる
次数を可変することを特徴とする請求項７記載のデジタ
ル信号処理方法。 - 【請求項９】 上記再ΔΣ変調工程は、上記切り替え工
程が可聴帯域において無音となる固定信号と、ΔΣ変調
を施した音楽データとを切り替えるタイミング付近で上
記ΔΣ変調器の有効となる次数を可変することを特徴と
する請求項７記載のデジタル信号方法。 - 【請求項１０】 上記再ΔΣ変調工程は、ΔΣ変調器の
有効次数を可変する他、さらに上記積分器の内部に残っ
た端数を除去することを特徴とする請求項６記載のデジ
タル信号処理方法。 - 【請求項１１】 多ビット信号にΔΣ変調処理を施すΔ
Σ変調器において、複数の積分器と、上記複数の積分器
を接続することによって増えた次数の有効次数を可変す
る次数可変手段とを備えることを特徴とするΔΣ変調
器。 - 【請求項１２】 上記積分器の内部に残った端数を除去
する端数除去手段を備えることを特徴とする請求項１１
記載のΔΣ変調器。
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