JP2001237707A - デジタル信号処理装置及び方法、並びにδς変調器 - Google Patents
デジタル信号処理装置及び方法、並びにδς変調器Info
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Abstract
(57)【要約】
【課題】 どの様な1ビットの原音信号が入力されても
切替ノイズをほとんど発生することなく原音信号とΔΣ
変調信号とを切り替え、再ΔΣ変調信号にも十分なS/
Nが得られるデジタル信号処理装置を提供する。 【解決手段】 乗算器12は、入力端子11に入力され
る、音楽データである入力1ビットデータD1iに係数k
を乗算する。ΔΣ変調器13は、乗算器12の乗算出力
に再度ΔΣ変調処理を施す。遅延器17は、ΔΣ変調器
13からの再ΔΣ変調信号D1’に対する上記入力1ビ
ットデータD1iの位相を揃える。セレクタ16は、遅延
器17の出力である遅延原音信号D1dと上記再ΔΣ変調
信号D1iとを切り替える。コントロール部18は、ΔΣ
変調器13の有効となる次数の可変処理を制御する。
切替ノイズをほとんど発生することなく原音信号とΔΣ
変調信号とを切り替え、再ΔΣ変調信号にも十分なS/
Nが得られるデジタル信号処理装置を提供する。 【解決手段】 乗算器12は、入力端子11に入力され
る、音楽データである入力1ビットデータD1iに係数k
を乗算する。ΔΣ変調器13は、乗算器12の乗算出力
に再度ΔΣ変調処理を施す。遅延器17は、ΔΣ変調器
13からの再ΔΣ変調信号D1’に対する上記入力1ビ
ットデータD1iの位相を揃える。セレクタ16は、遅延
器17の出力である遅延原音信号D1dと上記再ΔΣ変調
信号D1iとを切り替える。コントロール部18は、ΔΣ
変調器13の有効となる次数の可変処理を制御する。
Description
【0001】
【発明の属する技術分野】本発明は高速1ビットデータ
を用いたデジタルオーディオデータに音量調整等の編集
処理を施すデジタル信号処理装置及び方法、並びにΔΣ
変調器に関する。
を用いたデジタルオーディオデータに音量調整等の編集
処理を施すデジタル信号処理装置及び方法、並びにΔΣ
変調器に関する。
【0002】
【従来の技術】音声信号をディジタル化する方法として
は、デルタシグマ(ΔΣ)変調と呼ばれる方法が提案さ
れている(日本音響学会誌46巻3号(1990)第2
51〜257頁「AD/DA変換器とディジタルフィル
ター(山崎芳男)」等参照)。
は、デルタシグマ(ΔΣ)変調と呼ばれる方法が提案さ
れている(日本音響学会誌46巻3号(1990)第2
51〜257頁「AD/DA変換器とディジタルフィル
ター(山崎芳男)」等参照)。
【0003】図4は、例えば1ビットのディジタルデー
タにΔΣ変調処理を施すΔΣ変調回路のブロック図であ
る。この図4において、入力端子81からの入力オーデ
ィオ信号Sが加算器82を通じて積分器83に供給され
る。この積分器83からの信号が比較器84に供給さ
れ、例えば入力オーディオ信号Sの中点電位と比較され
て1サンプル期間ごとに1ビット量子化される。なおサ
ンプル期間の周波数(サンプリング周波数)は、従来の
48kHz、44.1kHzに対して、その64倍ある
いは128倍となる。
タにΔΣ変調処理を施すΔΣ変調回路のブロック図であ
る。この図4において、入力端子81からの入力オーデ
ィオ信号Sが加算器82を通じて積分器83に供給され
る。この積分器83からの信号が比較器84に供給さ
れ、例えば入力オーディオ信号Sの中点電位と比較され
て1サンプル期間ごとに1ビット量子化される。なおサ
ンプル期間の周波数(サンプリング周波数)は、従来の
48kHz、44.1kHzに対して、その64倍ある
いは128倍となる。
【0004】この量子化データが1サンプル遅延器85
に供給されて1サンプル期間分遅延される。この遅延デ
ータが例えば1ビットのD/A変換器86でアナログ信
号に変換されて加算器82に供給されて、入力端子81
からの入力オーディオ信号Sに加算される。そして比較
器84から出力される量子化データが1ビットデータD
1として出力端子87に取り出される。このΔΣ変調回
路が行うΔΣ変調処理によれば、上記文献にも記されて
いるように、サンプリング周波数を充分高くすることに
よって、1ビットの少ないビット数でも高いダイナミッ
クレンジのオーディオ信号を得ることができる。また、
広い伝送可能周波数帯域を持つことができる。また、Δ
Σ変調回路は、回路構成が集積化に適しており、また比
較的簡単にA/D変換の精度を得ることができることか
ら従来からA/D変換器の内部などではよく用いられて
いる。ΔΣ変調された信号は、簡単なアナログローパス
フィルタを通すことによって、アナログオーディオ信号
に戻すことができる。したがって、ΔΣ変調回路は、こ
れらの特徴を生かすことによって、高品質のデータを扱
うレコーダやデータ伝送に応用することができる。
に供給されて1サンプル期間分遅延される。この遅延デ
ータが例えば1ビットのD/A変換器86でアナログ信
号に変換されて加算器82に供給されて、入力端子81
からの入力オーディオ信号Sに加算される。そして比較
器84から出力される量子化データが1ビットデータD
1として出力端子87に取り出される。このΔΣ変調回
路が行うΔΣ変調処理によれば、上記文献にも記されて
いるように、サンプリング周波数を充分高くすることに
よって、1ビットの少ないビット数でも高いダイナミッ
クレンジのオーディオ信号を得ることができる。また、
広い伝送可能周波数帯域を持つことができる。また、Δ
Σ変調回路は、回路構成が集積化に適しており、また比
較的簡単にA/D変換の精度を得ることができることか
ら従来からA/D変換器の内部などではよく用いられて
いる。ΔΣ変調された信号は、簡単なアナログローパス
フィルタを通すことによって、アナログオーディオ信号
に戻すことができる。したがって、ΔΣ変調回路は、こ
れらの特徴を生かすことによって、高品質のデータを扱
うレコーダやデータ伝送に応用することができる。
【0005】上記ΔΣ変調回路によって生成された1ビ
ットデータによる、高速1ビット方式を用いた音楽デー
タを編集するためには、本件出願人による特開平9−3
07452号公報に開示されている様に、図5に示す1
ビットデータ編集機90において、入力端子91から入
力される、音楽データである1ビットデータ入力データ
D1iに所定の係数kを乗算器92で乗算して一旦多ビッ
トデータDmにし、これを再びΔΣ変調器93でΔΣ変
調を行って1ビット信号D1’に戻すという処理が必要
である。このΔΣ変調器93は、複数の積分器を用い、
複数次に多段構成された変調器であり、上記図4に示し
たΔΣ変調回路よりも複雑な構成である。
ットデータによる、高速1ビット方式を用いた音楽デー
タを編集するためには、本件出願人による特開平9−3
07452号公報に開示されている様に、図5に示す1
ビットデータ編集機90において、入力端子91から入
力される、音楽データである1ビットデータ入力データ
D1iに所定の係数kを乗算器92で乗算して一旦多ビッ
トデータDmにし、これを再びΔΣ変調器93でΔΣ変
調を行って1ビット信号D1’に戻すという処理が必要
である。このΔΣ変調器93は、複数の積分器を用い、
複数次に多段構成された変調器であり、上記図4に示し
たΔΣ変調回路よりも複雑な構成である。
【0006】しかしながら、常にΔΣ変調器93を通す
という構成では、音量調整等の必要がない状態、つまり
上記係数kが1.0であった場合も、音楽データD1iは常
にΔΣ変調器93を通るため、音質が劣化してしまう。
という構成では、音量調整等の必要がない状態、つまり
上記係数kが1.0であった場合も、音楽データD1iは常
にΔΣ変調器93を通るため、音質が劣化してしまう。
【0007】そこで、ΔΣ変調器93内部の積分器に残
った端数に対し、端数除去回路94を用いて所定の加算
・減算を行って端数を除去すると、原音信号D1iとΔΣ
変調信号D1’のパターンが近くなる。また遅延器96
を用いてΔΣ変調信号D1’と原音信号D1iの位相が概
揃う様にし、コントロール部97がΔΣ変調信号D1’
と遅延原音信号D1dの信号パターンを監視し、ほぼ一致
した点でセレクタ95をΔΣ変調信号D1’側bから遅
延原音信号D1d側aに切り替える。
った端数に対し、端数除去回路94を用いて所定の加算
・減算を行って端数を除去すると、原音信号D1iとΔΣ
変調信号D1’のパターンが近くなる。また遅延器96
を用いてΔΣ変調信号D1’と原音信号D1iの位相が概
揃う様にし、コントロール部97がΔΣ変調信号D1’
と遅延原音信号D1dの信号パターンを監視し、ほぼ一致
した点でセレクタ95をΔΣ変調信号D1’側bから遅
延原音信号D1d側aに切り替える。
【0008】この処理を行うことで、音量調整等必要の
無い場合に切り替えノイズ等を発生させることなくΔΣ
変調信号D1’を遅延原音信号D1iに切り替えて出力端
子95から1ビットデータ出力D1oとして出力(再ΔΣ
変調器93をバイパス)することができる。
無い場合に切り替えノイズ等を発生させることなくΔΣ
変調信号D1’を遅延原音信号D1iに切り替えて出力端
子95から1ビットデータ出力D1oとして出力(再ΔΣ
変調器93をバイパス)することができる。
【0009】
【発明が解決しようとする課題】ところが、使用するΔ
Σ変調器93の仕様と、入力される1ビットデータD
1iの周波数に拠っては、この切り替え時にノイズを発
生してしまう虞がある。一般的に、次数の高いΔΣ変調
器では可聴帯域において高いS/Nが得られる反面、周
波数特性の変化する点が可聴帯域に近くなり、高域にお
いて位相が回りやすい。このため、次数の高いΔΣ変調
処理を用いた場合で、かつ入力信号の周波数が高い場
合、遅延原音信号D1iとΔΣ変調信号D1’との間で
レベル差及び位相ずれが起こり、セレクタ95でこれら
を切り替えた時点でノイズを発生してしまう。
Σ変調器93の仕様と、入力される1ビットデータD
1iの周波数に拠っては、この切り替え時にノイズを発
生してしまう虞がある。一般的に、次数の高いΔΣ変調
器では可聴帯域において高いS/Nが得られる反面、周
波数特性の変化する点が可聴帯域に近くなり、高域にお
いて位相が回りやすい。このため、次数の高いΔΣ変調
処理を用いた場合で、かつ入力信号の周波数が高い場
合、遅延原音信号D1iとΔΣ変調信号D1’との間で
レベル差及び位相ずれが起こり、セレクタ95でこれら
を切り替えた時点でノイズを発生してしまう。
【0010】また、ΔΣ変調器93に次数の低いものを
用いた場合、このようなレベル差及び位相回りが少ない
ため切り替え時のノイズは発生しにくい代わりに、可聴
帯域におけるS/Nが低いため、ΔΣ変調器93をバイ
パスしない場合のS/Nが低くなってしまう。
用いた場合、このようなレベル差及び位相回りが少ない
ため切り替え時のノイズは発生しにくい代わりに、可聴
帯域におけるS/Nが低いため、ΔΣ変調器93をバイ
パスしない場合のS/Nが低くなってしまう。
【0011】本発明は、上記実情に鑑みてなされたもの
であり、簡単な構成で、どの様な1ビットの原音信号が
入力されても切替ノイズをほとんど発生することなく原
音信号とΔΣ変調信号とを切り替え、再ΔΣ変調信号に
も十分なS/Nが得られるデジタル信号処理装置及び方
法、並びにΔΣ変調器の提供を目的とする。
であり、簡単な構成で、どの様な1ビットの原音信号が
入力されても切替ノイズをほとんど発生することなく原
音信号とΔΣ変調信号とを切り替え、再ΔΣ変調信号に
も十分なS/Nが得られるデジタル信号処理装置及び方
法、並びにΔΣ変調器の提供を目的とする。
【0012】
【課題を解決するための手段】本発明に係るデジタル信
号処理装置は、上記課題を解決するために、ΔΣ変調処
理により得られた入力ΔΣ変調信号に係数を乗算する乗
算手段と、複数の積分器を有し、有効となる次数を可変
して上記乗算手段の出力に再度ΔΣ変調処理を施すΔΣ
変調手段と、上記ΔΣ変調手段からの再ΔΣ変調信号と
上記入力ΔΣ変調信号とを切り替える切り替え手段とを
備える。
号処理装置は、上記課題を解決するために、ΔΣ変調処
理により得られた入力ΔΣ変調信号に係数を乗算する乗
算手段と、複数の積分器を有し、有効となる次数を可変
して上記乗算手段の出力に再度ΔΣ変調処理を施すΔΣ
変調手段と、上記ΔΣ変調手段からの再ΔΣ変調信号と
上記入力ΔΣ変調信号とを切り替える切り替え手段とを
備える。
【0013】そして、このデジタル信号処理装置は、有
効な次数が可変するΔΣ変調器を、ΔΣ変調信号出力時
と、原音信号との切り替え時でそれぞれ次数を変えて使
用する。
効な次数が可変するΔΣ変調器を、ΔΣ変調信号出力時
と、原音信号との切り替え時でそれぞれ次数を変えて使
用する。
【0014】本発明に係るデジタル信号処理方法は、上
記課題を解決するために、ΔΣ変調処理により得られた
入力ΔΣ変調信号に所定の係数を乗算して所定の処理を
施す乗算工程と、複数の積分器を有しながら有効となる
次数を可変するΔΣ変調器を用いて上記所定の処理の施
された出力に再度ΔΣ変調処理を施す再ΔΣ変調工程
と、上記入力ΔΣ変調信号と上記再ΔΣ変調信号とを切
り替える切り替え工程とを備える。
記課題を解決するために、ΔΣ変調処理により得られた
入力ΔΣ変調信号に所定の係数を乗算して所定の処理を
施す乗算工程と、複数の積分器を有しながら有効となる
次数を可変するΔΣ変調器を用いて上記所定の処理の施
された出力に再度ΔΣ変調処理を施す再ΔΣ変調工程
と、上記入力ΔΣ変調信号と上記再ΔΣ変調信号とを切
り替える切り替え工程とを備える。
【0015】本発明に係るΔΣ変調器は、上記課題を解
決するために、多ビット信号にΔΣ変調処理を施すΔΣ
変調器において、複数の積分器と、上記複数の積分器を
接続することによって増えた次数の有効次数を可変する
次数可変手段とを備える。
決するために、多ビット信号にΔΣ変調処理を施すΔΣ
変調器において、複数の積分器と、上記複数の積分器を
接続することによって増えた次数の有効次数を可変する
次数可変手段とを備える。
【0016】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。この実施の形態は、図
1に示すように、ΔΣ変調処理により得られた1ビット
データからなる音楽データD1iに例えばフェードイン、
フェードアウトのようなフェード処理等の編集処理を施
す1ビットデータ編集機10である。
て図面を参照しながら説明する。この実施の形態は、図
1に示すように、ΔΣ変調処理により得られた1ビット
データからなる音楽データD1iに例えばフェードイン、
フェードアウトのようなフェード処理等の編集処理を施
す1ビットデータ編集機10である。
【0017】1ビットデータ編集機10は、入力端子1
1に入力される、上記音楽データである入力1ビットデ
ータD1iに係数kを乗算する乗算器12と、例えば5個
の積分器を有し、後述するように有効となる次数を可変
して乗算器12の乗算出力に再度ΔΣ変調処理を施すΔ
Σ変調器13と、このΔΣ変調器13からの再ΔΣ変調
信号D1’に対する上記入力1ビットデータD1iの位相
を揃えるための遅延器17と、遅延器17の出力である
遅延原音信号D1dと上記再ΔΣ変調信号D1iとを切り替
えるセレクタ16と、ΔΣ変調器13の上記有効となる
次数の可変処理を制御するコントロール部18とを備え
てなる。
1に入力される、上記音楽データである入力1ビットデ
ータD1iに係数kを乗算する乗算器12と、例えば5個
の積分器を有し、後述するように有効となる次数を可変
して乗算器12の乗算出力に再度ΔΣ変調処理を施すΔ
Σ変調器13と、このΔΣ変調器13からの再ΔΣ変調
信号D1’に対する上記入力1ビットデータD1iの位相
を揃えるための遅延器17と、遅延器17の出力である
遅延原音信号D1dと上記再ΔΣ変調信号D1iとを切り替
えるセレクタ16と、ΔΣ変調器13の上記有効となる
次数の可変処理を制御するコントロール部18とを備え
てなる。
【0018】ΔΣ変調器13は、図2に示すように5個
の積分器23,33,43,50,57を備えてなる5
次(段)のΔΣ変調であり、上述したように有効となる
次数を状況に応じて可変する。これは、従来、使用する
ΔΣ変調器の仕様と、入力される1ビットデータの周波
数に拠っては、原音信号とΔΣ変調信号の切り替え時に
ノイズを発生してしまっていたのを防ぐためである。
の積分器23,33,43,50,57を備えてなる5
次(段)のΔΣ変調であり、上述したように有効となる
次数を状況に応じて可変する。これは、従来、使用する
ΔΣ変調器の仕様と、入力される1ビットデータの周波
数に拠っては、原音信号とΔΣ変調信号の切り替え時に
ノイズを発生してしまっていたのを防ぐためである。
【0019】つまり、一般的に、図3に示すように、3
次、4次よりも5次というように次数の高いΔΣ変調器
では可聴帯域において高いS/Nが得られる反面、周波
数特性の変化する点が可聴帯域に近くなり、高域におい
て位相が回りやすい。そこで、ΔΣ変調器13では高域
においてレベル差及び位相回りの少ない低い次数となっ
てから再ΔΣ変調信号から遅延原音信号に切り換える。
次、4次よりも5次というように次数の高いΔΣ変調器
では可聴帯域において高いS/Nが得られる反面、周波
数特性の変化する点が可聴帯域に近くなり、高域におい
て位相が回りやすい。そこで、ΔΣ変調器13では高域
においてレベル差及び位相回りの少ない低い次数となっ
てから再ΔΣ変調信号から遅延原音信号に切り換える。
【0020】以下にΔΣ変調器13の詳細な構成を説明
する。ΔΣ変調器13において、先ず、初段の積分器2
3は、加算器27からの加算出力を遅延器26で遅延し
てからフィードバックループ24を通して端数除去回路
25に供給し、さらにフィードバックループ24を介し
て加算器27に戻す、Z-1/(1−Z-1)構成である。
する。ΔΣ変調器13において、先ず、初段の積分器2
3は、加算器27からの加算出力を遅延器26で遅延し
てからフィードバックループ24を通して端数除去回路
25に供給し、さらにフィードバックループ24を介し
て加算器27に戻す、Z-1/(1−Z-1)構成である。
【0021】2段目の積分器33も、加算器37からの
加算出力を遅延器36で遅延してからフィードバックル
ープ34を通して端数除去回路35に供給し、さらにフ
ィードバックループ34を介して加算器37に戻してい
る。
加算出力を遅延器36で遅延してからフィードバックル
ープ34を通して端数除去回路35に供給し、さらにフ
ィードバックループ34を介して加算器37に戻してい
る。
【0022】同様に3段目の積分器43及び4段目の積
分器50も、加算器47及び加算器54からの加算出力
を遅延器46及び遅延器53で遅延してからフィードバ
ックループ44及び51を通して端数除去回路45及び
端数除去回路52に供給し、さらにフィードバックルー
プ44及び51を通して加算器47及び加算器54に戻
している。
分器50も、加算器47及び加算器54からの加算出力
を遅延器46及び遅延器53で遅延してからフィードバ
ックループ44及び51を通して端数除去回路45及び
端数除去回路52に供給し、さらにフィードバックルー
プ44及び51を通して加算器47及び加算器54に戻
している。
【0023】5段目の積分器は、端数除去回路を持た
ず、加算器60の加算出力を遅延器59で遅延しフィー
ドバックループ58を介して加算器60に戻す構成であ
る。
ず、加算器60の加算出力を遅延器59で遅延しフィー
ドバックループ58を介して加算器60に戻す構成であ
る。
【0024】また、ΔΣ変調器13は、上記図1に示し
た乗算器12の乗算出力に、後述する量子化器61から
符号が反転されてフィードバックされる量子化データを
加算する加算器22と、初段の積分器23の積分出力に
次数制御回路14から供給される第1の次数制御係数j
1を乗算する乗算器28と、乗算器28の乗算出力に適
当なゲインを掛けるレベル調整器29を備える。
た乗算器12の乗算出力に、後述する量子化器61から
符号が反転されてフィードバックされる量子化データを
加算する加算器22と、初段の積分器23の積分出力に
次数制御回路14から供給される第1の次数制御係数j
1を乗算する乗算器28と、乗算器28の乗算出力に適
当なゲインを掛けるレベル調整器29を備える。
【0025】また、ΔΣ変調器13は、上記乗算器12
の乗算出力に次数制御回路14から供給される第2の次
数制御係数j2を乗算する乗算器30と、この乗算器3
0の乗算出力と上記レベル調整器29のレベル調整出力
と量子化器61から符号が反転されて供給される量子化
データとを加算し加算出力を2段目の積分器33に供給
する加算器32を備える。
の乗算出力に次数制御回路14から供給される第2の次
数制御係数j2を乗算する乗算器30と、この乗算器3
0の乗算出力と上記レベル調整器29のレベル調整出力
と量子化器61から符号が反転されて供給される量子化
データとを加算し加算出力を2段目の積分器33に供給
する加算器32を備える。
【0026】また、ΔΣ変調器13は、2段目の積分器
33からの積分出力に次数制御回路14から供給される
第3の次数制御係数j3を乗算する乗算器38と、乗算
器38の乗算出力に適当なゲインを掛けるレベル調整器
39を備える。
33からの積分出力に次数制御回路14から供給される
第3の次数制御係数j3を乗算する乗算器38と、乗算
器38の乗算出力に適当なゲインを掛けるレベル調整器
39を備える。
【0027】また、ΔΣ変調器13は、上記乗算器12
の乗算出力に次数制御回路14から供給される第4の次
数制御係数j4を乗算する乗算器40と、この乗算器4
0の乗算出力と上記レベル調整器39のレベル調整出力
と量子化器61から符号が反転されて供給される量子化
データとを加算し加算出力を3段目の積分器43に供給
する加算器42を備える。
の乗算出力に次数制御回路14から供給される第4の次
数制御係数j4を乗算する乗算器40と、この乗算器4
0の乗算出力と上記レベル調整器39のレベル調整出力
と量子化器61から符号が反転されて供給される量子化
データとを加算し加算出力を3段目の積分器43に供給
する加算器42を備える。
【0028】また、ΔΣ変調器13は、3段目の積分器
43からの積分出力に適当なゲインを掛けるレベル調整
器48と、このレベル調整器48のレベル調整出力に量
子化器61から符号が反転されて供給される量子化デー
タを加算し加算出力を4段目の積分器50に供給する加
算器49を備える。
43からの積分出力に適当なゲインを掛けるレベル調整
器48と、このレベル調整器48のレベル調整出力に量
子化器61から符号が反転されて供給される量子化デー
タを加算し加算出力を4段目の積分器50に供給する加
算器49を備える。
【0029】また、ΔΣ変調器13は、4段目の積分器
50からの積分出力に適当なゲインを掛けるレベル調整
器55と、このレベル調整器55のレベル調整出力に量
子化器61から符号が反転されて供給される量子化デー
タを加算し加算出力を5段目の積分器57に供給する加
算器56とを備える。
50からの積分出力に適当なゲインを掛けるレベル調整
器55と、このレベル調整器55のレベル調整出力に量
子化器61から符号が反転されて供給される量子化デー
タを加算し加算出力を5段目の積分器57に供給する加
算器56とを備える。
【0030】また、ΔΣ変調器13は、5段目の積分器
57の積分出力に対して量子化処理を施して量子化デー
タを出力端子62から導出するとともに、上記加算器2
2,32,42,49及び56にフィードバックさせる
量子化器61を備えている。
57の積分出力に対して量子化処理を施して量子化デー
タを出力端子62から導出するとともに、上記加算器2
2,32,42,49及び56にフィードバックさせる
量子化器61を備えている。
【0031】次ぎに、ΔΣ変調器13の基本的な動作に
ついて説明する。入力端子21には上記乗算器12の出
力となる多ビットの音楽信号が入力される。この音楽信
号は加算器22に供給され、量子化器61から供給され
たフィードバック信号と加算される。上記フィードバッ
ク信号は、符号が反転された量子化データであるので、
結果的に音楽信号から量子化データが減算される。加算
器22の出力は、初段の積分器23に供給される。
ついて説明する。入力端子21には上記乗算器12の出
力となる多ビットの音楽信号が入力される。この音楽信
号は加算器22に供給され、量子化器61から供給され
たフィードバック信号と加算される。上記フィードバッ
ク信号は、符号が反転された量子化データであるので、
結果的に音楽信号から量子化データが減算される。加算
器22の出力は、初段の積分器23に供給される。
【0032】初段の積分器23は、上述したような構成
であり、遅延器26により遅延されたデータから端数除
去回路25で端数を除去し、フィードバックループ24
により加算器27に戻し、この加算器27に供給される
加算器22の出力に繰り返し加算することにより積分処
理を行う。初段の積分器23の積分出力は乗算器28に
供給され、次数制御回路14からの第1の次数制御係数
j1が乗算される。次数制御回路14が出力する第1の
次数制御係数j1の値は最初1.0である。
であり、遅延器26により遅延されたデータから端数除
去回路25で端数を除去し、フィードバックループ24
により加算器27に戻し、この加算器27に供給される
加算器22の出力に繰り返し加算することにより積分処
理を行う。初段の積分器23の積分出力は乗算器28に
供給され、次数制御回路14からの第1の次数制御係数
j1が乗算される。次数制御回路14が出力する第1の
次数制御係数j1の値は最初1.0である。
【0033】一方、上記入力端子21から入力された上
記音楽信号には次数制御回路14が出力する第2の次数
制御係数j2が乗算器30で乗算される。この第2の次
数制御係数j2の値は最初0.0である。このため、乗算器
28はスルーとなり、初段の積分器23の出力はレベル
調整器29で適当なゲインが掛けられてから、加算器3
2により上記フィードバック信号が加算され、第2の積
分器33に渡される。
記音楽信号には次数制御回路14が出力する第2の次数
制御係数j2が乗算器30で乗算される。この第2の次
数制御係数j2の値は最初0.0である。このため、乗算器
28はスルーとなり、初段の積分器23の出力はレベル
調整器29で適当なゲインが掛けられてから、加算器3
2により上記フィードバック信号が加算され、第2の積
分器33に渡される。
【0034】第2の積分器33は、上述したような構成
であり、遅延器36により遅延したデータから端数除去
回路35で端数を除去し、フィードバックループ34に
より加算器37に戻し、この加算器37に供給される加
算器32の出力に繰り返し加算することにより積分処理
を行う。第2の積分器33の積分出力は乗算器38に供
給され、次数制御回路14からの第3の次数制御係数j
3が乗算される。この第3の次数制御係数j3の値は最初
1.0である。
であり、遅延器36により遅延したデータから端数除去
回路35で端数を除去し、フィードバックループ34に
より加算器37に戻し、この加算器37に供給される加
算器32の出力に繰り返し加算することにより積分処理
を行う。第2の積分器33の積分出力は乗算器38に供
給され、次数制御回路14からの第3の次数制御係数j
3が乗算される。この第3の次数制御係数j3の値は最初
1.0である。
【0035】一方、上記入力端子21から入力された上
記音楽信号には次数制御回路14が出力する第4の次数
制御係数j4が乗算器40で乗算される。この第4の次
数制御係数j4の値は最初0.0である。これにより、2段
目の積分器33も初段の積分器23と同様に計算が行わ
れる。
記音楽信号には次数制御回路14が出力する第4の次数
制御係数j4が乗算器40で乗算される。この第4の次
数制御係数j4の値は最初0.0である。これにより、2段
目の積分器33も初段の積分器23と同様に計算が行わ
れる。
【0036】3段目の積分器43から5段目の積分器5
7まで同様の処理が行われ、量子化器61で1ビットに
量子化され、この1ビットのデータがフィードバック信
号となって次段の計算結果に反映される。
7まで同様の処理が行われ、量子化器61で1ビットに
量子化され、この1ビットのデータがフィードバック信
号となって次段の計算結果に反映される。
【0037】このようにして、ΔΣ変調器13は5次の
ΔΣ変調器として、量子化ノイズを高域にシフトさせて
多ビットの入力データから1ビットの出力信号を作り出
す。
ΔΣ変調器として、量子化ノイズを高域にシフトさせて
多ビットの入力データから1ビットの出力信号を作り出
す。
【0038】次ぎに、ΔΣ変調器13の次数可変動作に
ついて説明する。次数制御回路14が乗算器30に出力
する第2の次数制御係数j2は0.0から少しずつ増加し、
適当な時間をもって1.0へと変化する。第1の次数制御
係数j1は、第1の次数制御係数j1=1.0−第2の次数
制御係数j2という式で表され、1.0から0.0へと第2の
次数制御係数j2と同じ時間で変化する。第1の次数制
御係数j1が0.0になると、初段の積分器23及び初段に
入るフィードバック信号は0であったことと等価にな
る。
ついて説明する。次数制御回路14が乗算器30に出力
する第2の次数制御係数j2は0.0から少しずつ増加し、
適当な時間をもって1.0へと変化する。第1の次数制御
係数j1は、第1の次数制御係数j1=1.0−第2の次数
制御係数j2という式で表され、1.0から0.0へと第2の
次数制御係数j2と同じ時間で変化する。第1の次数制
御係数j1が0.0になると、初段の積分器23及び初段に
入るフィードバック信号は0であったことと等価にな
る。
【0039】そして第2の次数制御係数j2が1.0である
ので2段目の積分器33には加算器32を介して音楽信
号が直接入力されたことと等価になる。これらにより、
ΔΣ変調器13は、滑らかに5次から4次へと次数移行
し、終了時点で完全な4次ΔΣ変調器となる。
ので2段目の積分器33には加算器32を介して音楽信
号が直接入力されたことと等価になる。これらにより、
ΔΣ変調器13は、滑らかに5次から4次へと次数移行
し、終了時点で完全な4次ΔΣ変調器となる。
【0040】全く同様に、第3の次数制御係数j2及び
第4の次数制御係数j4をコントルールすることで、Δ
Σ変調器13を滑らかに3次にすることができる。この
場合、5次→4次→3次とすることも、5次→3次とす
ることも可能である。
第4の次数制御係数j4をコントルールすることで、Δ
Σ変調器13を滑らかに3次にすることができる。この
場合、5次→4次→3次とすることも、5次→3次とす
ることも可能である。
【0041】次ぎに、上記図1に戻り、1ビットデータ
編集機10の動作について詳細に説明する。図1におい
ては従来例と同様に、入力端子11に入力された原音信
号となる入力1ビットデータD1iに対して、任意の値の
係数kが乗算器12で掛けられ、音量を調整された多ビ
ットによる乗算出力となる。これをΔΣ変調器13が受
けて1ビットデータに変換し、ΔΣ変調信号D1’が生
成される。
編集機10の動作について詳細に説明する。図1におい
ては従来例と同様に、入力端子11に入力された原音信
号となる入力1ビットデータD1iに対して、任意の値の
係数kが乗算器12で掛けられ、音量を調整された多ビ
ットによる乗算出力となる。これをΔΣ変調器13が受
けて1ビットデータに変換し、ΔΣ変調信号D1’が生
成される。
【0042】この時点では、セレクタ16はΔΣ変調信
号D1’側bに倒れているため、1ビットデータ出力に
はΔΣ変調信号D1’が出力されている。ここで、係数
kが1.0となった場合、上記多ビットによる乗算出力の
1の重みより下のビットは全て0になり、ΔΣ変調器1
3には1以下の大きさを持つデータ(以下端数と称す
る)が入力されなくなる。
号D1’側bに倒れているため、1ビットデータ出力に
はΔΣ変調信号D1’が出力されている。ここで、係数
kが1.0となった場合、上記多ビットによる乗算出力の
1の重みより下のビットは全て0になり、ΔΣ変調器1
3には1以下の大きさを持つデータ(以下端数と称す
る)が入力されなくなる。
【0043】コントロール部18は、係数kが1.0にな
っとことを検出し、次数制御回路14に次数を下げる命
令を送る。次数制御回路14はこれを受けて前述の様に
次数を5次から4次又は3次へと下げる様に第1の次数
制御係数j1〜第4の次数制御係数j4をコントロールす
る。
っとことを検出し、次数制御回路14に次数を下げる命
令を送る。次数制御回路14はこれを受けて前述の様に
次数を5次から4次又は3次へと下げる様に第1の次数
制御係数j1〜第4の次数制御係数j4をコントロールす
る。
【0044】ΔΣ変調器13の低次への次数の移行が終
了すると、コントロール部18は端数除去命令を端数除
去回路15に送る。端数除去回路15は、各積分器に接
続された端数除去回路25,35,45、52からでき
ており、微少なDCを加算又は減算することによって各
積分器に残った端数を除去する。
了すると、コントロール部18は端数除去命令を端数除
去回路15に送る。端数除去回路15は、各積分器に接
続された端数除去回路25,35,45、52からでき
ており、微少なDCを加算又は減算することによって各
積分器に残った端数を除去する。
【0045】端数の除去が終了したら、コントロール部
18はΔΣ変調信号D1’と遅延原音信号D1iとを比較
し、適当な範囲における出力パターンが一致した時点で
セレクタ16を遅延原音信号D1i側aに切り替える。
18はΔΣ変調信号D1’と遅延原音信号D1iとを比較
し、適当な範囲における出力パターンが一致した時点で
セレクタ16を遅延原音信号D1i側aに切り替える。
【0046】そして、ΔΣ変調器13では高域において
レベル差及び位相回りの少ない低い次数となってからΔ
Σ変調信号を原音信号に切り替え、原音信号に可聴帯域
を越える高い周波数の信号が多く含まれていても、ノイ
ズを発生することなく切り替えを可能とする。またこの
切り替えに要する時間は数十msで済むため、低い次数と
なっている間のS/Nの低さは特に問題にならない。
レベル差及び位相回りの少ない低い次数となってからΔ
Σ変調信号を原音信号に切り替え、原音信号に可聴帯域
を越える高い周波数の信号が多く含まれていても、ノイ
ズを発生することなく切り替えを可能とする。またこの
切り替えに要する時間は数十msで済むため、低い次数と
なっている間のS/Nの低さは特に問題にならない。
【0047】上記の一連の動作は、音量調整等で出力が
ΔΣ変調信号であった状態から、音量調整等が必要なく
なり、出力信号が原音信号に切り替わる場合のものであ
る。再び音量調整等が必要になった場合には、以下の様
に動作する。
ΔΣ変調信号であった状態から、音量調整等が必要なく
なり、出力信号が原音信号に切り替わる場合のものであ
る。再び音量調整等が必要になった場合には、以下の様
に動作する。
【0048】係数kが1.0である間、ΔΣ変調器13は
次数3次のまま動作している。具体的には、次数制御回
路14の第2の次数制御係数j2は1.0、第1の次数制御
係数j1は0.0、第4の次数制御係数j4は1.0、第3の次
数制御係数j3は0.0である。
次数3次のまま動作している。具体的には、次数制御回
路14の第2の次数制御係数j2は1.0、第1の次数制御
係数j1は0.0、第4の次数制御係数j4は1.0、第3の次
数制御係数j3は0.0である。
【0049】そして、係数kが、1.0から異なる数値に
変更される場合、その直前にコントロール部18は遅延
原音信号D1dとΔΣ変調信号D1’を比較し、適当な範
囲における出力パターンが一致した時点でセレクタ16
をΔΣ変調信号1’側bに切り替える。この時点でΔΣ
変調機13は3次であるため、原音信号に高い周波数が
存在してもこれによりノイズを発生することなく出力は
ΔΣ変調信号1’に切り替わる。
変更される場合、その直前にコントロール部18は遅延
原音信号D1dとΔΣ変調信号D1’を比較し、適当な範
囲における出力パターンが一致した時点でセレクタ16
をΔΣ変調信号1’側bに切り替える。この時点でΔΣ
変調機13は3次であるため、原音信号に高い周波数が
存在してもこれによりノイズを発生することなく出力は
ΔΣ変調信号1’に切り替わる。
【0050】セレクタ16が切り替わったことを検出す
ると、次数制御回路14は第3の次数制御係数j3を0.0
から1.0に向けて滑らかに変化させる。同時に、第4の
次数制御係数j4を1.0から0.0に変化させる。第2の次
数制御係数j2は1.0となっているため、これにより、Δ
Σ変調器13の次数は4次に変化する。
ると、次数制御回路14は第3の次数制御係数j3を0.0
から1.0に向けて滑らかに変化させる。同時に、第4の
次数制御係数j4を1.0から0.0に変化させる。第2の次
数制御係数j2は1.0となっているため、これにより、Δ
Σ変調器13の次数は4次に変化する。
【0051】これが終了すると、同様にして第2の次数
制御係数j2が0.0に、第1の次数制御係数j1が1.0に滑
らかに変化して、ΔΣ変調器13の次数は5次に変化す
る。これにより、これ以降の出力は5次ΔΣ変調出力と
なり、十分なS/Nを確保できる。
制御係数j2が0.0に、第1の次数制御係数j1が1.0に滑
らかに変化して、ΔΣ変調器13の次数は5次に変化す
る。これにより、これ以降の出力は5次ΔΣ変調出力と
なり、十分なS/Nを確保できる。
【0052】以上、ΔΣ変調器13は自在に5次から3
次まで次数を滑らかに変えることができる。これを使っ
た1ビットデータ編集機10は、ΔΣ変調信号が長く出
力しているときは次数を5次としてS/Nを確保し、原
音信号と切り替える場合はその直前に3次まで次数を落
とすことでレベル差及び位相回りによる切り替えノイズ
を低減する。
次まで次数を滑らかに変えることができる。これを使っ
た1ビットデータ編集機10は、ΔΣ変調信号が長く出
力しているときは次数を5次としてS/Nを確保し、原
音信号と切り替える場合はその直前に3次まで次数を落
とすことでレベル差及び位相回りによる切り替えノイズ
を低減する。
【0053】なお、上記の例では基本が5次ΔΣ変調器
を用いたが、例えば4次でも6次でも7次でもよく、ま
た下げる次数は用途に合わせて2次でも1次でもよい。
また、上記の動作説明では係数kが1.0かそれ以外かで
あったが、係数kが0.0の場合は同様にして、次数を下
げてからΔΣ変調信号を無音を表す固定パターン信号に
切り替える。また、入出力の周波数特性が所望のものと
なるならば、次数制御回路14の第2の次数制御係数j
2及び第4の次数制御係数j4は終始1.0固定でもよい。
を用いたが、例えば4次でも6次でも7次でもよく、ま
た下げる次数は用途に合わせて2次でも1次でもよい。
また、上記の動作説明では係数kが1.0かそれ以外かで
あったが、係数kが0.0の場合は同様にして、次数を下
げてからΔΣ変調信号を無音を表す固定パターン信号に
切り替える。また、入出力の周波数特性が所望のものと
なるならば、次数制御回路14の第2の次数制御係数j
2及び第4の次数制御係数j4は終始1.0固定でもよい。
【0054】また、積分器の構成方法はZ-1/(1−Z
-1)であったが、入出力の周波数特性が所望のものとな
るならば1/(1−Z-1)であってもよい。また、乗算
器28及び38と、その直後のゲイン調整部29及び3
9は一つにまとめてしまってもよい。また、ΔΣ変調器
及び入出力信号は1ビットだけでなく、複数ビットでも
よい。
-1)であったが、入出力の周波数特性が所望のものとな
るならば1/(1−Z-1)であってもよい。また、乗算
器28及び38と、その直後のゲイン調整部29及び3
9は一つにまとめてしまってもよい。また、ΔΣ変調器
及び入出力信号は1ビットだけでなく、複数ビットでも
よい。
【0055】
【発明の効果】以上のごとく、本発明によれば高速1ビ
ット信号を扱う上で、入力信号に高い周波数が多く含ま
れていたとしても小規模の回路で切替ノイズをほとんど
発生することなく、ΔΣ変調信号と原音信号を自在に切
り替え、またΔΣ変調信号出力次のS/Nを十分確保す
ることが可能である。
ット信号を扱う上で、入力信号に高い周波数が多く含ま
れていたとしても小規模の回路で切替ノイズをほとんど
発生することなく、ΔΣ変調信号と原音信号を自在に切
り替え、またΔΣ変調信号出力次のS/Nを十分確保す
ることが可能である。
【図1】本発明の実施の形態となる1ビットデータ編集
機の構成を示すブロック図である。
機の構成を示すブロック図である。
【図2】上記1ビットデータ編集機を構成するΔΣ変調
器の詳細な構成を示す図である。
器の詳細な構成を示す図である。
【図3】上記ΔΣ変調器の周波数特性図である。
【図4】1ビットデータを生成するΔΣ変調器の基本的
な構成図である。
な構成図である。
【図5】従来の1ビットデータ編集機の構成を示すブロ
ック図である。
ック図である。
10 1ビットデータ編集機、12 乗算器、13 Δ
Σ変調器、14 次数制御回路、15 端数除去回路、
16 セレクタ、18 コントロール部
Σ変調器、14 次数制御回路、15 端数除去回路、
16 セレクタ、18 コントロール部
Claims (12)
- 【請求項1】 ΔΣ変調処理により得られた入力ΔΣ変
調信号に係数を乗算する乗算手段と、 複数の積分器を有し、有効となる次数を可変して上記乗
算手段の出力に再度ΔΣ変調処理を施すΔΣ変調手段
と、 上記ΔΣ変調手段からの再ΔΣ変調信号と上記入力ΔΣ
変調信号とを切り替える切り替え手段とを備えることを
特徴とするデジタル信号処理装置。 - 【請求項2】 上記ΔΣ変調手段は、上記切り替え手段
における信号切替の状況に応じて有効となる次数を可変
する次数制御手段を備えることを特徴とする請求項1記
載のデジタル信号処理装置。 - 【請求項3】 上記次数制御手段は、上記切り替え手段
が上記入力ΔΣ変調信号と上記再ΔΣ変調信号とを切り
替える付近で上記ΔΣ変調手段の有効となる次数を可変
することを特徴とする請求項2記載のデジタル信号処理
装置。 - 【請求項4】 上記次数制御手段は、上記切り替え手段
が可聴帯域において無音となる固定信号と、ΔΣ変調を
施した音楽データとを切り替える付近で上記ΔΣ変調手
段の有効となる次数を可変することを特徴とする請求項
2記載のデジタル信号処理装置。 - 【請求項5】 上記ΔΣ変調手段は、上記積分器の内部
に残った端数を除去する端数除去手段を備えることを特
徴とする請求項1記載のデジタル信号処理装置。 - 【請求項6】 ΔΣ変調処理により得られた入力ΔΣ変
調信号に所定の係数を乗算して所定の処理を施す乗算工
程と、 複数の積分器を有して有効となる次数を可変するΔΣ変
調器により上記所定の処理の施された出力に再度ΔΣ変
調処理を施す再ΔΣ変調工程と、 上記入力ΔΣ変調信号と上記再ΔΣ変調信号とを切り替
える切り替え工程とを備えることを特徴とするデジタル
信号処理方法。 - 【請求項7】 上記再ΔΣ変調工程は、上記切り替え工
程における信号切り替え状況に応じて上記ΔΣ変調器の
有効となる次数を可変することを特徴とする請求項6記
載のデジタル信号処理方法。 - 【請求項8】 上記再ΔΣ変調工程は、上記切り替え工
程が上記入力ΔΣ変調信号と上記再ΔΣ変調信号とを切
り替えるタイミング付近で上記ΔΣ変調器の有効となる
次数を可変することを特徴とする請求項7記載のデジタ
ル信号処理方法。 - 【請求項9】 上記再ΔΣ変調工程は、上記切り替え工
程が可聴帯域において無音となる固定信号と、ΔΣ変調
を施した音楽データとを切り替えるタイミング付近で上
記ΔΣ変調器の有効となる次数を可変することを特徴と
する請求項7記載のデジタル信号方法。 - 【請求項10】 上記再ΔΣ変調工程は、ΔΣ変調器の
有効次数を可変する他、さらに上記積分器の内部に残っ
た端数を除去することを特徴とする請求項6記載のデジ
タル信号処理方法。 - 【請求項11】 多ビット信号にΔΣ変調処理を施すΔ
Σ変調器において、複数の積分器と、上記複数の積分器
を接続することによって増えた次数の有効次数を可変す
る次数可変手段とを備えることを特徴とするΔΣ変調
器。 - 【請求項12】 上記積分器の内部に残った端数を除去
する端数除去手段を備えることを特徴とする請求項11
記載のΔΣ変調器。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
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