JP3134815B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に高密度実装に適したチップサイズパッケージ（chip
size packege、以下「ＣＳＰ」という）や、ファイ
ンピッチボールグリッドアレイ（fine pitch ball g
rid array、以下「ＦＢＧＡ」という）等に適用して好
適なパッケージ構造に関する。
【０００２】
【従来の技術】従来より、半導体装置のパッケージ構造
として、ボール・グリッド・アレイ（ＢＧＡ）パッケー
ジやランド・グリッド・アレイ（ＬＧＡ）が知られてい
る。これらは、半導体素子を実装したチップキャリアの
外部接続電極がパッケージの片面にグリッド状に配置さ
れてなる半導体装置である。この半導体装置は、従来の
クワツドフラットパッケージ（ＱＦＰ）に比べると、外
部接続電極がパッケージの片面にあるので半導体装置の
サイズが大幅に小型化されるという利点がある。また、
外部接続電極のピッチも、ＱＦＰの０．３ｍｍや０．５
ｍｍに比ベ、１．５ｍｍや１．２７ｍｍといった粗いも
のもあり、実装が容易にできる。このためＢＧＡパッケ
ージやＬＧＡパッケージは、新たな半導体装置として脚
光を浴びている。
【０００３】近年さらに小型化・高密度化を実現させる
ために、例えば特願平６−１１０８５７号（特開平７−
３２１１５７号公報）には、小型のＢＧＡとして、表面
に接続用のパッドを有する半導体チップと、表面に配線
層が形成され、裏面に導電性の突起物が形成され、配線
層と突起物とがフィルム内のスルーホールを介して電極
に接続されているフィルムキャリアと、を有し、前記フ
ィルムキャリアの配線層の一部を前記半導体チップのパ
ッドに接続した半導体装置が提案されている。一般に、
この種のパッケージは実装される半導体チップと実質的
に同様なサイズを有しており、半導体パッケージを半導
体チップに取り付けることにより、半導体装置を構成し
ている。
【０００４】より詳細には、半導体パッケージを有する
半導体装置は、ポリイミド等によって形成された絶縁フ
ィルムを接着剤を介して、半導体チップの電極パッド部
分を除く表面を覆うと共に、絶縁フィルムに設けられた
配線には、半導体チップの電極パッドと電気的に接続さ
れた導電性突起物（以下「バンプ」と呼ぶ）が設けられ
ている。なお、絶縁性フィルム上の配線は、カバーコー
トによって保護されている。
【０００５】これらのバンプは、マトリックス状に絶縁
フィルムの配線上に、カバーコートから突出する形で配
列されている。
【０００６】また、絶縁フィルムの半導体チップが張り
付けられている側の半導体チップより外側の部分と、半
導体チップの絶縁フィルムに接着されていない部分はモ
ールド樹脂で封止されている。
【０００７】このような半導体パッケージを有する半導
体装置は、半導体チップとほぼ同じ面積か（半導体チッ
プより少し大きい面積）で、マザーボード等の基板上に
実装できるため、小さな面積の基板に多数の半導体装置
を実装できるという利点がある。
【０００８】また、従来のＢＧＡは、その外部電極ピッ
チが１．２７ｍｍ〜１．００ｍｍであるのに対し、ＣＳ
ＰやＦＢＧＡは、外部電極のピッチを０．８ｍｍかそれ
以下にすることで、さらに高密度な実装を可能にしてい
る。図６に、従来のＣＳＰを実装基板に実装した状態の
断面図を示す。図６において、１は絶縁性フレキシブル
フィルム、２は半導体チップ、３はモールド樹脂、４は
半田バンプ、６は実装基板を示しており、半導体チップ
２の電極パッドをフィルム１の裏面に設けた導電性の電
極突起（不図示）に直接接合している。
【０００９】
【発明が解決しようとする課題】半導体パッケージを有
する半導体装置においても、将来、半導体チップ上の電
極パッドの数を増加させることにより、多ピン化が図ら
れることが予想される。このような電極パッドの数の増
加に対処するためには、パンプの数を増加させること、
バンプのピッチを狭くすること、並びに、バンプのサイ
ズを小さくすることが必要である。
【００１０】このように、多ピン化のためにパッドのピ
ッチを狭くしたりパンプのサイズを小さくすると、結果
的に、パンプと絶縁フィルム上に設けられているランド
との接合強度が低下する。
【００１１】また、バンプが小さくなると、実装したと
きの半導体装置と実装基板の隙間が狭くなってしまうた
め実装後の温度変化に対しても信頼性が低くなる。
【００１２】さらに、このような構造を有する半導体パ
ッケージは、半導体チップの片側（表面または裏面）お
よぴ側面に封止樹脂を配置することで、半導体チップの
真下の部分（以下「ファン・イン部」という）だけでな
く、半導体チップより外側（以下「ファン・アウト部」
という）に設けたパッドにバンプを設けることができる
のが特徴である。
【００１３】しかし、本発明者の分析検討により、基板
に実装した後に、半導体デバイスが発生する熱などによ
って温度変化がおこると、半導体装置に熱応力が発生
し、かつパッケージに反りが生じるため、実装後の信頼
性が低下することが分かった（図７参照）。樹脂３の熱
膨張率が大で、半導体チップ２の熱膨張率が小の場合に
おいて、熱膨張率の相違から、高温時は、図７（Ｂ）に
示すように反り、低温時には、樹脂側が収縮して図７
（Ｃ）のような反りが生じる。
【００１４】したがって、本発明は、半導体装置の熱応
力や熱応力にともなって発生するパッケージの反りを解
消するためになされたものであって、その目的は半導体
装置に熱応力が発生しにくくなり、従って半導体装置自
体の反りを低減させるか、もしくは反り自体の発生をな
くし、さらに半導体装置の実装後の接続信頼性が確保で
きる半導体装置を提供することにある。
【００１５】
【課題を解決するための手投】前記目的を達成するた
め、本願発明の半導体装置は、表面に電極パッドを有
し、裏面に該電極パッドと電気的に通ずる電極を有する
絶縁性のフレキシブルフィルムと、前記フレキシブルフ
ィルムに張り合わされる半導体チップとを備え、前記半
導体チップの電極パッドが前記フレキシブルフィルム裏
面の該電極と接合することで電気的に接続され、前記絶
縁性フレキシブルフィルム上の前記半導体チップを搭載
した面に、樹脂で前記半導体チップを封止した構造をも
つ半導体装置において、前記半導体チップ上面は樹脂で
覆われていず、前記半導体チップの側面を封止している
樹脂の厚さが、前記半導体チップの厚さよりも薄い、こ
とを特徴とする。
【００１６】また、本願発明は、表面に電極パッドを有
し、裏面に該電極パッドと電気的に通ずる電極を有する
絶縁性のフレキシブルフィルムと、前記フレキシブルフ
ィルムに張り合わされる半導体チップとを備え、前記半
導体チップの電極パッドが前記フレキシブルフィルム裏
面の該電極と接合することで電気的に接続され、前記絶
縁性フレキシブルフィルム上の前記半導体チップを搭載
した面に、樹脂で前記半導体チップを封止した構造をも
つ半導体装置において、前記半導体チップ上面は樹脂で
覆われていず、前記半導体チップの側面を封止している
樹脂について前記半導体チップの側面近傍の樹脂の厚さ
に比べ段階的に外側の樹脂の厚さが薄くなるように段差
が設けられている、ことを特徴とする。
【００１７】また、本願発明においては、前記半導体チ
ップを封止する前記樹脂の線膨張係数を１２ｐｐｍ以下
にしたことを特徴とする。
【００１８】また、本願発明においては、前記半導体チ
ップを封止する前記樹脂に含まれるフィラーの真球度が
平均８５以上であることを特徴とする。
【００１９】［作用］上記本願発明においては、配線層
を有する絶縁性のフィルム上に半導体チップを張り合わ
せ、半導体チップを搭載した面と同じ側の絶縁性のフィ
ルム上に樹脂で半導体チップを封止した構造をもつ半導
体装置において、半導体チップ上の封止樹脂の厚さを半
導体チップの厚さより薄くしたものである。
【００２０】上記本願発明によれば、半導体チップと封
止樹脂の熱膨張係数の違いによって起こる温度変化時の
反り量を少なくでき、その結果半導体装置と実装基板の
間にある電気的接合部に発生する応力を軽減させること
ができ、半導体装置実装構造体の信頼性を向上させるこ
とができる。
【００２１】また上記本願発明によれば、半導体チップ
と封止樹脂の熱膨張係数の違いによって起こる温度変化
時の反り量を軽減でき、また、反りによって生じる半導
体チップと実装基板の間にある電気的接合部以外の電気
的接合に伝わる応力を軽減でき、半導体装置実装構造体
の信頼性を向上させることができる。
【００２２】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。以下の実施の形態では、半
導体チップに対し、半導体チップの直下（ファン・イ
ン）部のパッドと半導体チップより外側に延ばした（フ
ァン・アウト）部のパッドの下にハンダバンプがある半
導体装置を例に説明する。
【００２３】図１は、本願発明の参考例に係る半導体装
置の実施の形態の構成を示すものであり、図１（Ａ）は
斜視図、図１（Ｂ）、図１（Ｃ）は断面図である。図１
を参照すると、この参考例の半導体装置は、電極パッド
を有する絶縁性フィルム１に半導体チップ２が張り合わ
され、封止樹脂３で半導体チップが封止されている。こ
こでは絶縁性のフレキシブルフィルムとしてポリイミ
ド、封止樹脂としてモールド樹脂を使用している。
【００２４】この実施の形態では、半導体チップ２と絶
縁性フィルム１の接着は熱可塑性のポリイミド１ａを使
用しているが、より応力を緩和させるために熱硬化性の
シリコーン樹脂や、半導体チップと絶縁性フィルムの密
着性を向上するためにエポキシ樹脂を使用したり、また
図１（Ｃ）の場合、銀ペーストをマウントペーストとし
て使用することもできる。
【００２５】また、半導体チップ２の電極パッドと絶縁
性フィルム１裏面の電極を電気的に接続する方法とし
て、この実施の形態では、半導体チップ２の電極パッド
をフィルム１の裏面に設けた導電性の電極突起（図示せ
ず）に直接接合することで実現しているが、図１（Ｃ）
に示すように、半導体チップ２の電極パッドと絶縁性フ
ィルム１裏面に設けた電極を金などのボンディングワイ
ヤ５で電気的に接合することもできる。
【００２６】ここに、封止樹脂３によって、絶縁性フィ
ルム１の裏面と半導体チップ２を封止するが、半導体チ
ップ２直上の封止樹脂の厚さ（ａ１）と半導体チップ２
の厚さ（ａ２）においては、ａ１＝ａ２またはａ１＜ａ
２になっている。ａ１の値、すなわち半導体チップ２上
の封止樹脂３の厚さとしては例えば０〜３５０μｍ、ま
たａ２の値、すなわち半導体チップ２の厚さとしては例
えば３００〜４００μｍとされる。
【００２７】なお、半導体チップ２上の封止樹脂の厚さ
（ａ１）は、薄い方が実装後の耐温度サイクル性の面で
有利だが、−般的な封入金型による封止方法では、薄く
しすぎると、封止樹脂の充填不良を起こす可能性があ
る。
【００２８】この実施の形態では、半導体チップ２上面
のモールド厚が１００μｍ以下のものはいったん樹脂で
封止したものを、半導体チップ２上面のモールド樹脂を
研磨あるいはエッチングすることにより作成した。
【００２９】使用するモールド樹脂の線膨張係数は、半
導体チップに近い方が反りの発生は少ないので、この実
施の形態では、線膨張係数が、約１１ｐｐｍの樹脂を使
用した。
【００３０】また、この実施の形態では、樹脂３中のフ
ィラーの含有率を上げることでモールド樹脂の線膨張係
数を下げた。モールド樹脂中のフィラーの含有率は、好
ましくは８５〜９５ｗｔ％とされる。このとき、フィラ
ーの形状は真球に近い方が樹脂の充填性がよい。このた
めに、この実施の形態では、真球度の平均が９０以上の
フィラーを使用した。ここで、「真球度」とは、フィラ
ーの直径の長い部分を１００とした場合の短い直径を比
で示したものである。
【００３１】さらに、半導体チップ２上面の樹脂は無く
てもよく、この場合ａ１＝０となり、封止樹脂が半導体
チップの一面を覆わない構造となる。ただしこの場合、
図１（Ｃ）のような構造の半導体装置には適用できな
い。
【００３２】ハンダバンプ４は、この実施の形態では、
球状のハンダボールを電極パッド（図示せず）に搭載し
ている。また、このハンダバンプ４は、半導体装置の電
極形成面の略全域にわたって配置されるように多数設け
られている。
【００３３】図２は、本願発明に係る半導体装置構造の
一実施の形態の構成を示す図であり、図２（Ａ）は斜視
図、図２（Ｂ）は断面図である。図２において、図１の
要素と同等もしくは同一の要素には同一の参照符号が付
されている。以下では、図１を参照して説明した実施の
形態と同一要素についての説明は省略する。
【００３４】この実施の形態において、半導体チップ２
の厚さａ２も図１と同等である。
【００３５】図２（Ｂ）を参照すると、半導体チップ２
の側面を封止している樹脂３の厚さをａ３として、ａ２
≧ａ３となっている。なお、図２（Ｂ）において、ａ２
＝ａ３の場合は、図１（Ｂ）においてａ＝０の場合と実
質上同等の構造である。
【００３６】図３は、本願発明の参考例に係る半導体装
置構造の実施の形態の構成を示す図であり、図３（Ａ）
は斜視図、図３（Ｂ）、図３（Ｃ）は断面図である。図
３において、図１の要素と同等もしくは同一の要素には
同一の参照符号が付されている。以下では、図１を参照
して説明した実施の形態と同一要素についての説明は省
略する。
【００３７】図３（Ｂ）を参照すると、半導体チップ２
直上の封止樹脂の厚さをａ１、半導体チップ２の厚さを
ａ２、半導体チップ２の側面を封止している樹脂３の厚
さをａ３とすると、 ａ３＜（ａ１＋ａ２） である。
【００３８】さらに、半導体チップ２上面の樹脂は無く
ても良く、この場合ａ１＝０となり、封止樹脂が半導体
チップの一面を覆わない構造となる。ただし、この場
合、図３（Ｃ）のような構造はとれなくなる。
【００３９】図４は、本願発明に係る半導体装置の別の
実施の形態の構成を示す図であり、図４（Ａ）は斜視
図、図４（Ｂ）は断面図である。図４において、図１の
要素と同等もしくは同一の要素には同一の参照符号が付
されている。以下では、図１を参照して説明した実施の
形態と同一要素についての説明は省略する。
【００４０】図４（Ｂ）を参照すると、半導体チップ２
の厚さをａ２、半導体チップ２の側面を封止している樹
脂３の厚さをａ４、その外側の樹脂の厚さをａ３とする
と、ａ２＝ａ４あるいはａ２＞ａ４となっており、か
つ、ａ４＝ａ３あるいはａ４＞ａ３となっている。図４
（Ｂ）において、ａ４＝ａ３の場合は、図２（Ｂ）と実
質上同等の構造である。
【００４１】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。図１、及び図２を参照して説明した本発明
の実施の形態の半導体装置を実装基板に実装し、下記の
信頼性試験（耐温度サイクル性能試験）を実施した。こ
の試験結果を、図５に示す。
【００４２】温度サイクル条件：−２５〜１２５℃（低
温側１０分、高温側１０分）
【００４３】図５のグラフにおいて、「チップ上面のモ
ールド厚」が０μｍ以上の場合は、図１（Ｂ）の半導体
装置であり、ａ２すなわち半導体チップの厚さは３５０
μｍに固定し、ａ１すなわちチップ上面のモールド樹脂
の厚さが５００μｍ、４００μｍ、３００μｍ、１５０
μｍ、０μｍまでのサンプルをそれぞれ作成し、基板に
実装した後、温度サイクル試験を行った。縦紬のサイク
ル数は全サンプルの１％に不良が発生した数値である。
【００４４】図５に示すグラフにおいて、半導体チップ
側面のモールド樹脂の厚さが半導体チップよりも薄いも
の、すなわち図２に示した構造を持つ半導体装置に関し
ては、半導体チップより薄い樹脂の厚さをマイナス値と
して横軸に示した。
【００４５】上記の半導体装置を基板に実装し温度サイ
クル試験を行った。
【００４６】なお、この半導体装置のその他の寸法は以
下の通りである。
【００４７】 パッケージサイズ：１０．０ｍｍ角、 半導体チップサイズ：７．０ｍｍ角、 実装基板の厚さ：０．８ｍｍ、 実装基板の材質：ＦＲ−４（ガラス布・エポキシ）。
【００４８】この結果、チップ上面のモールド樹脂の厚
さは、薄ければ薄いほど、実装後の信頼性は向上するこ
とがわかり、特に、半導体チップのサイズと同じ３５０
μｍより薄くなると、半導体装置実装後の信頼性が著し
く向上することが分かる。
【００４９】なお、半導体チップの厚さが２５０から５
００μｍの半導体装置に関してはこれと同等の結果が得
られた。
【００５０】図３と、図４は、それぞれ、図１と、図２
のファン・アウト部の一部または全部のモールド厚を薄
くしたものである。
【００５１】薄くするモールド樹脂の部分は、本実施例
では、ファン・アウト部のパンプ上の一部のモールド樹
脂の厚さを半導体チップの厚さより１００μｍ程度薄く
したものを基板に実装したが、実装後の信頼性をさらに
２〜３割程度向上することができた。
【００５２】
【発明の効果】以上説明したように、請求項１乃至４の
発明に係る半導体装置によれば、半導体チップと封止樹
脂間の熱膨張係数差による半導体装置自身あるいは半導
体装置の実装構造体の反りを減少または防止し、実装後
の信頼性を向上させることができる。
【００５３】また、請求項１乃至４に記載の発明に係る
半導体装置によれば、半導体装置の重量が軽くなり、こ
の半導体装置で構成する電子部品の重量を減少させるこ
とができる。
【００５４】また、請求項１乃至４に記載の発明に係る
半導体装置によれば、パッケージ上面に放熱板等を取り
付けた場合は、半導体チップの上面のモールド厚が薄く
なるため、放熱特性が向上するという効果を奏する。
【図面の簡単な説明】
【図１】本願発明の参考例をなす半導体装置の構成を示
す図である。
【図２】本願発明の一実施例をなす半導体装置の構成を
示す図である。
【図３】本願発明の参考例をなす半導体装置の構成を示
す図である。
【図４】本願発明の一実施例をなす半導体装置の構成を
示す図である。
【図５】実装後の温度サイクル試験の結果を示す図であ
る。
【図６】実装構造体の図である。
【図７】半導体装置の実装後の温度変化による反りの発
生を示す図である。
【符号の説明】
１ テープ（フレキシブルフィルム） ２ チップ ３ モールド樹脂 ４ 半田バンプ（突起電極） ５ ボンディングワイヤ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−335653（ＪＰ，Ａ) 特開 平６−209055（ＪＰ，Ａ) 特開 昭61−58248（ＪＰ，Ａ) 特開 平８−83868（ＪＰ，Ａ) 特開 平９−129785（ＪＰ，Ａ) 特開 平９−153564（ＪＰ，Ａ) 特開 平５−218240（ＪＰ，Ａ) 実開 昭55−175249（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/28,23/12,21/60

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】表面に電極パッドを有し、裏面に該電極パ
    ッドと電気的に通ずる電極を有する絶縁性のフレキシブ
    ルフィルムと、前記フレキシブルフィルムに張り合わさ
    れる半導体チップとを備え、前記半導体チップ の電極パッドが前記フレキシブルフィ
    ルム裏面の該電極と接合することで電気的に接続され、 前記絶縁性フレキシブルフィルム上の前記半導体チップ
    を搭載した面に、樹脂で前記半導体チップを封止した構
    造をもつ半導体装置において、 前記半導体チップ上面は樹脂で覆われていず、前記半導
    体チップの側面を封止している樹脂の厚さが、前記半導
    体チップの厚さよりも薄い、ことを特徴とする半導体装
    置。
  2. 【請求項２】表面に電極パッドを有し、裏面に該電極パ
    ッドと電気的に通ずる電極を有する絶縁性のフレキシブ
    ルフィルムと、前記フレキシブルフィルムに張り合わさ
    れる半導体チップとを備え、 前記半導体チップ の電極パッドが前記フレキシブルフィ
    ルム裏面の該電極と接合することで電気的に接続され、 前記絶縁性フレキシブルフィルム上の前記半導体チップ
    を搭載した面に、樹脂で前記半導体チップを封止した構
    造をもつ半導体装置において、 前記半導体チップ上面は樹脂で覆われていず、前記半導
    体チップの側面を封止している樹脂について前記半導体
    チップの側面近傍の樹脂の厚さに比べ段階的に外側の樹
    脂の厚さが薄くなるように段差が設けられている、こと
    を特徴とする半導体装置。
  3. 【請求項３】前記半導体チップを封止する前記樹脂の線
    膨張係数を１２ｐｐｍ以下にしたことを特徴とする請求
    項１又は２記載の半導体装置。
  4. 【請求項４】前記半導体チップを封止する前記樹脂に含
    まれるフィラーの真球度が平均８５以上であることを特
    徴とする請求項１又は２記載の半導体装置。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217354A (ja) * 2000-02-07 2001-08-10 Rohm Co Ltd 半導体チップの実装構造、および半導体装置
JP3967133B2 (ja) * 2000-03-21 2007-08-29 三菱電機株式会社 半導体装置及び電子機器の製造方法
JP3399453B2 (ja) * 2000-10-26 2003-04-21 松下電器産業株式会社 半導体装置およびその製造方法
JP2003031526A (ja) * 2001-07-16 2003-01-31 Mitsumi Electric Co Ltd モジュールの製造方法及びモジュール
WO2005114730A1 (ja) 2004-05-20 2005-12-01 Spansion Llc 半導体装置の製造方法および半導体装置
DE102004029587B4 (de) * 2004-06-18 2006-05-24 Infineon Technologies Ag Substratbasiertes BGA-Gehäuse, insbesondere FBGA-Gehäuse
DE102004029765A1 (de) * 2004-06-21 2006-03-16 Infineon Technologies Ag Substratbasiertes Die-Package mit BGA- oder BGA-ähnlichen Komponenten
US7147447B1 (en) * 2005-07-27 2006-12-12 Texas Instruments Incorporated Plastic semiconductor package having improved control of dimensions
US8106501B2 (en) * 2008-12-12 2012-01-31 Fairchild Semiconductor Corporation Semiconductor die package including low stress configuration
DE102007012155B4 (de) * 2007-03-12 2015-01-22 Intel Mobile Communications GmbH Formkörper und Nutzen mit Halbleiterchips und Verfahren zur Herstellung des Nutzens
US8022538B2 (en) * 2008-11-17 2011-09-20 Stats Chippac Ltd. Base package system for integrated circuit package stacking and method of manufacture thereof
JP5213736B2 (ja) * 2009-01-29 2013-06-19 パナソニック株式会社 半導体装置
US8076762B2 (en) * 2009-08-13 2011-12-13 Qualcomm Incorporated Variable feature interface that induces a balanced stress to prevent thin die warpage
JP2010050488A (ja) * 2009-11-30 2010-03-04 Panasonic Corp 半導体装置およびその製造方法
CN101924084B (zh) * 2010-08-18 2012-09-19 日月光半导体制造股份有限公司 半导体封装件与其制造方法
US8753926B2 (en) * 2010-09-14 2014-06-17 Qualcomm Incorporated Electronic packaging with a variable thickness mold cap
US8299596B2 (en) * 2010-12-14 2012-10-30 Stats Chippac Ltd. Integrated circuit packaging system with bump conductors and method of manufacture thereof
JP5033252B1 (ja) 2011-04-14 2012-09-26 日機装株式会社 キャンドモータポンプ及びそのステータ室内に充填材を充填する方法
JP5897817B2 (ja) * 2011-04-27 2016-03-30 日機装株式会社 キャンドモータポンプ及びその製造方法
JP5570476B2 (ja) * 2011-07-05 2014-08-13 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP5909988B2 (ja) * 2011-10-25 2016-04-27 株式会社村田製作所 電子部品の印字方法
JP2017069431A (ja) * 2015-09-30 2017-04-06 株式会社デンソー 半導体装置
KR102455398B1 (ko) * 2015-11-24 2022-10-17 에스케이하이닉스 주식회사 신축성을 갖는 반도체 패키지 및 이를 이용한 반도체 장치
CN208767284U (zh) * 2016-11-29 2019-04-19 Pep创新私人有限公司 芯片封装结构
US11610855B2 (en) 2017-11-29 2023-03-21 Pep Innovation Pte. Ltd. Chip packaging method and package structure
US11114315B2 (en) 2017-11-29 2021-09-07 Pep Innovation Pte. Ltd. Chip packaging method and package structure
US11232957B2 (en) 2017-11-29 2022-01-25 Pep Inovation Pte. Ltd. Chip packaging method and package structure
US11233028B2 (en) 2017-11-29 2022-01-25 Pep Inovation Pte. Ltd. Chip packaging method and chip structure
DE102021107074A1 (de) 2020-05-28 2021-12-02 Fuji Electric Co., Ltd. Halbleitervorrichtung und verfahren zum herstellen desselben

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5385163A (en) 1976-12-30 1978-07-27 Seiko Instr & Electronics Ltd Packaging method of ic chip
JPS5879739A (ja) 1981-11-05 1983-05-13 Toshiba Corp 半導体外囲器
US5181097A (en) * 1988-06-10 1993-01-19 Hitachi, Ltd. Plastic molded type electronic device
JPH02281746A (ja) 1989-04-24 1990-11-19 Seiko Epson Corp 半導体装置の実装構造
JPH04316356A (ja) 1991-04-15 1992-11-06 Mitsubishi Electric Corp 樹脂封止形半導体装置
JPH05218240A (ja) * 1992-02-04 1993-08-27 Hitachi Chem Co Ltd 半導体封止用樹脂組成物
JP3480950B2 (ja) 1992-04-02 2003-12-22 新光電気工業株式会社 半導体装置と半導体装置用フイルムキャリア
KR100280762B1 (ko) 1992-11-03 2001-03-02 비센트 비.인그라시아 노출 후부를 갖는 열적 강화된 반도체 장치 및 그 제조방법
JPH06158248A (ja) 1992-11-17 1994-06-07 Furukawa Alum Co Ltd Ａｌ−Ｍｇ系合金材の熱間粗圧延方法
US5665795A (en) * 1993-03-01 1997-09-09 Nippon Zeon Co., Ltd. Resin compositions and molded articles
JPH06349893A (ja) 1993-06-02 1994-12-22 Citizen Watch Co Ltd フリップチップ接続半導体パッケージ
JP2833996B2 (ja) * 1994-05-25 1998-12-09 日本電気株式会社 フレキシブルフィルム及びこれを有する半導体装置
FR2722915B1 (fr) * 1994-07-21 1997-01-24 Sgs Thomson Microelectronics Boitier bga a moulage par injection
EP0704896B1 (en) * 1994-09-22 2003-03-26 Nec Corporation Tape automated bonding type semiconductor device
JP2546192B2 (ja) * 1994-09-30 1996-10-23 日本電気株式会社 フィルムキャリア半導体装置
JPH08335653A (ja) 1995-04-07 1996-12-17 Nitto Denko Corp 半導体装置およびその製法並びに上記半導体装置の製造に用いる半導体装置用テープキャリア
US5708300A (en) * 1995-09-05 1998-01-13 Woosley; Alan H. Semiconductor device having contoured package body profile
JP3562074B2 (ja) * 1995-11-30 2004-09-08 日立化成工業株式会社 半導体パッケージ用樹脂フレーム及び半導体パッケージの製造方法

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KR19990007268A (ko) 1999-01-25
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