DE102007012155B4 - Formkörper und Nutzen mit Halbleiterchips und Verfahren zur Herstellung des Nutzens - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 105
- 230000008901 benefit Effects 0.000 title claims description 64
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000004033 plastic Substances 0.000 claims abstract description 34
- 230000008719 thickening Effects 0.000 claims abstract description 29
- 230000000087 stabilizing effect Effects 0.000 claims abstract description 28
- 239000000203 mixture Substances 0.000 claims abstract description 21
- 239000002131 composite material Substances 0.000 claims abstract description 20
- 239000000463 material Substances 0.000 claims abstract description 13
- 238000005266 casting Methods 0.000 claims description 11
- 238000000465 moulding Methods 0.000 claims description 6
- 238000000926 separation method Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 description 19
- 235000012431 wafers Nutrition 0.000 description 19
- 238000004382 potting Methods 0.000 description 7
- ONBQEOIKXPHGMB-VBSBHUPXSA-N 1-[2-[(2s,3r,4s,5r)-3,4-dihydroxy-5-(hydroxymethyl)oxolan-2-yl]oxy-4,6-dihydroxyphenyl]-3-(4-hydroxyphenyl)propan-1-one Chemical compound O[C@@H]1[C@H](O)[C@@H](CO)O[C@H]1OC1=CC(O)=CC(O)=C1C(=O)CCC1=CC=C(O)C=C1 ONBQEOIKXPHGMB-VBSBHUPXSA-N 0.000 description 4
- 239000002313 adhesive film Substances 0.000 description 4
- 229940126142 compound 16 Drugs 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005755 formation reaction Methods 0.000 description 2
- 238000001746 injection moulding Methods 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 229920001169 thermoplastic Polymers 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 239000004416 thermosoftening plastic Substances 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/01068—Erbium [Er]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract
mehrere, in Zeilen und Spalten angeordnete, Halbleiterchips (5) und eine Verbundplatte aus Kunststoffgehäusemasse (16),
die eine erste und zweite Hauptoberfläche und eine kreisförmige Kontur aufweist, und wobei die erste Hauptoberfläche den Formkörper stabilisierende vorstehende Strukturen aus der Kunststoffgehäusemasse (16) aufweist,
die ein gitterförmiges stegförmiges Element (27) und am Rand des Formkörpers eine ringförmige Verdickung (21) aufweisen,
wobei die ringförmige Verdickung (21) das Gebiet mit den Halbleiterchips (5) umschließt,
wobei die Halbleiterchips (5) in dem Gebiet der Verbundplatte in die Kunststoffgehäusemasse (16) eingebettet sind,
wobei die zweite Hauptoberfläche planar ist und wobei die aktiven Oberflächen der Halbleiterchips (5) koplanar zur zweiten Hauptoberfläche sind und wobei die aktiven Oberflächen der Halbleiterchips (5) frei liegen.
Description
- Die Erfindung betrifft einen Formkörper und einen Nutzen mit in Halbleiterbauteilpositionen angeordneten Halbleiterchips. Sie betrifft ferner ein Verfahren zur Herstellung eines solchen Nutzens.
- Bei der Herstellung von Halbleiterbauteilen haben sich Verfahren bewährt, bei denen zunächst aus Halbleiterchips, die mit ihrer Rückseite und ihren Randseiten in eine Kunststoffgehäusemasse eingebettet werden, eine Verbundplatte oder ein sogenannter ”reconfigured Wafer” im ”Wafer Molding”-Verfahren hergestellt wird. Dabei bilden die Vorderseiten der Halbleiterchips eine koplanare Fläche mit der Oberseite der Kunststoffmasse bzw. der Vorderseite der Verbundplatte oder des ”reconfigured Wafers”. Auf die koplanare Fläche kann sehr gut eine Verdrahtungsstruktur aufgebracht werden, wobei die Kunststofffläche um die Vorderseite jedes Halbleiterchips herum für die Unterbringung zusätzlicher Anschlüsse oder für die Anordnung von Kontaktanschlussflächen mit beliebigen Größen und Abständen genutzt werden kann.
- Problematisch bei solchen Verfahren ist jedoch, dass sie sich nicht gut zur Herstellung besonders dünner Halbleiterbauteile einsetzen lassen, weil ”reconfigured Wafer” geringer Dicke keine ausreichende Stabilität für die weitere Verarbeitung aufweisen und sich verwölbt.
- Aus der
DE 103 24 615 A1 ist ein elektronisches Bauteil bekannt, das Halbleiterchips aufweist, die in einer Kunststoffgehäusemasse mit ihren Rückseiten und ihren Seitenrändern angeordnet sind. Dabei bilden die aktiven Oberseiten der Halbleiterchips und die Kunststoffgehäusemasse eine gemeinsame, eine Umverdrahtungslage tragende Oberseite aus. Auf der gegenüberliegenden Rückseite ist eine wärmeleitende Platte angeordnet, welche das Bauteil bedeckt. - Aus der
US 2005/0269242 A1 - Aus der
US 2002/0066694 A1 - Aus der
US 6 602 734 B1 ist ein Verfahren zur Herstellung eines Halbleiterbauelements bekannt, bei welchem mehrere, auf einer Verdrahtungsplatte befestigte Halbleiterchips mittels Blockgießens verarbeitet werden und anschließend die Verdrahtungsplatte in einzelne Gießharz-Halbleiterbauelemente aufgetrennt wird. - Aus der
DE 102 50 621 A1 ist ein Verfahren zum Erzeugen verkapselter Chips bekannt, das ein Vorbereiten eines Wafers mit Kontakten, die von einer Oberfläche des Wafers vorstehen, umfasst. Der Wafer wird auf einem Zerteilungssubstrat angeordnet und in eine Mehrzahl von beabstandeten Chips auf dem Zerteilungssubstrat vereinzelt. Die Kontakte werden mit einer Schutzanordnung bedeckt, wobei daraufhin ein Spritzgießen durchgeführt wird, um ein Verkapselungsmaterial in die Kontakte und die Gräben einzubringen. Daraufhin wird die Schutzanordnung entfernt, so dass die Kontakte freiliegend sind. - Aus der
US 2005/0052374 A1 - Es besteht daher der Bedarf, ein Verfahren zur Herstellung von Halbleiterbauteilen anzugeben, das die Herstellung besonders dünner Halbleiterbauteile erlaubt, das aber auch die Vorteile des ”Wafer Moldings” nutzt.
- Darüber hinaus ist es ein Ziel der vorliegenden Erfindung, einen Nutzen und ein Verfahren zu seiner Herstellung anzugeben, aus dem besonders dünne Halbleiterbauteil hergestellt werden können.
- Dies wird mit dem Gegenstand der unabhängigen Patentansprüche erreicht. Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand des abhängigen Patentanspruchs.
- Gemäß einem Aspekt der Erfindung umfasst ein Formkörper Halbleiterchips und eine Platte aus Vergussmaterial, die eine erste und eine zweite Hauptoberfläche aufweist, wobei in das Vergussmaterial die Halbleiterchips eingebettet sind und die erste Hauptoberfläche eine vorstehende Struktur aufweist.
- Dabei ist die zweite Hauptoberfläche planar. Außerdem liegt eine aktive Oberfläche der Halbleiterchips im Bereich der zweiten Hauptoberfläche frei.
- Die vorstehende Struktur weist in einer Ausführungsform eine vorgegebene Strukturhöhe auf. Die vorstehende Struktur weist stegförmig Elemente auf, die ringförmig und gitterförmig ausgebildet sind und eine gemeinsame Steghöhe aufweisen. Unter einer gemeinsamen Steghöhe wird dabei verstanden, dass die vorstehende Struktur mehrere, auch unterschiedlich geformte stegförmige Elemente aufweisen kann, die sämtlich die gleiche Höhe über der ersten Hauptoberfläche aufweisen. Unter einem stegförmigen Element wird dabei eine Ausführungsform der vorstehenden Struktur verstanden, bei der die Struktur in der Art eines Steges mit beispielsweise rechteckigen Querschnitt ausgebildet ist.
- Die Platte aus Vergussmaterial weist eine kreisförmige Kontur auf, beispielsweise mit dem Durchmesser eines Halbleiterwafers. Die zweite Hauptoberfläche kann mindestens eine Verdrahtungsschicht aufweisen, wobei die mindestens eine Verdrahtungsschicht mit den Halbleiterchips elektrisch verbunden sein kann.
- Ein Verfahren zur Herstellung eines Formkörpers umfasst nach einem Aspekt der Erfindung das Bereitstellen eines Halbleiterwarfers und Auftrennen des Halbleiterwarfers in Halbleiterchips, das Platzieren der Halbleiterchips auf einem Träger und das Einbetten der Halbleiterchips in Vergussmaterial unter Bildung einer Platte aus Vergussmaterial, die eine erste und eine zweite Hauptoberfläche aufweist, wobei die erste Hauptoberfläche eine vorstehende Struktur aufweist.
- Bei der Platte aus Vergussmaterial handelt es sich gemäß einem Aspekt der Erfindung um einen Nutzen aus einer Verbundplatte mit in Zeilen und Spalten auf Halbleiterbauteilpositionen angeordneten Halbleiterchips. Der Nutzen weist folgende Merkmale auf: Pro Halbleiterbauteilposition ist mindestens ein Halbleiterchip mit einer Vorderseite, einer Rückseite und Randseiten vorgesehen. Die Verbundplatte weist eine Vorderseite auf, die mit den Vorderseiten der Halbleiterchips eine koplanare Fläche bildet und eine Kunststoffgehäusemasse bettet die Randseiten und die Rückseiten der Halbleiterchips ein.
- Die Verbundplatte weist eine Rückseite auf, auf der den Nutzen stabilisierende, vorstehende Strukturen aus der Kunststoffgehäusemasse angeordnet sind, die als Verdickungen der Verbundplatte ausgebildet sind.
- Ein solcher Nutzen weist den Vorteil auf, dass er trotz einer geringen Dicke sehr stabil sein kann. Dadurch ist es nicht erforderlich, den Nutzen zuerst in einer größeren Dicke zu gießen und danach auf eine geringe Dicke zu dünnen. Bei diesem Verfahren ginge viel Kunststoffmasse verloren, was einen Nachteil darstellt, weil das beim Wafer Molding eingesetzte Material verhältnismäßig teuer ist. Zudem ist in diesem Fall für das Dünnen ein zusätzlicher Verfahrensschritt erforderlich.
- Der Nutzen ist grundsätzlich dünn ausgebildet, also in der endgültigen geringen Dicke der Halbleiterbauteile. Er weist jedoch zusätzlich stabilisierende, von seiner Oberfläche vorstehende Strukturen auf, die Verdickungen des Nutzens darstellen und die für eine ausreichende mechanische Stabilität bei der weiteren Verarbeitung sorgen und Verwölbungen verhindern.
- Vorteilhafterweise weist der Nutzen im Bereich der stabilisierenden Strukturen eine Dicke d + t mit 50 μm 5 ≤ + t ≤ 200 μm und im Bereich außerhalb der stabilisierenden Strukturen eine Dicke d mit 30 μm ≤ d ≤ 100 μm auf. Damit ist sichergestellt, dass er für die Verarbeitung ausreichend stabil ist, gleichzeitig aber auch für die Herstellung dünner Halbleiterbauteile geeignet ist. In einer Ausführungsform weist der Nutzen die Form und Abmessungen eines Wafers auf.
- Je nach Ausführungsform der stabilisierenden Strukturen werden diese beim Vereinzeln des Nutzens in Halbleiterbauteile automatisch mit entfernt, ohne dass dazu ein eigener Verfahrensschritt notwendig wäre. Dazu werden die stabilisierenden Strukturen vorteilhafterweise folgendermaßen angeordnet: Der Nutzen weist erste Bereiche auf seiner Oberseite und seiner Unterseite auf, die nach dem Vereinzeln des Nutzens zu Halbleiterbauteilen Oberseiten und Unterseiten von Halbleiterbauteilen bilden. Er weist daneben zweite Bereiche auf, die während, vor oder nach dem Vereinzeln entfernt werden und nicht dazu vorgesehen sind, Oberseiten oder Unterseiten von Halbleiterbauteilen zu bilden. In diesen zweiten Bereichen sind die stabilisierenden Strukturen angeordnet.
- Die stabilisierende Struktur ist als Ring ausgebildet. Dies ist insbesondere vorteilhaft, wenn der Nutzen die Form und Abmessungen eines Wafers aufweist. Der Ring sitzt dann auf dem Rand des Wafers und umschließt das Gebiet mit den in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen. Die ringförmige Verdickung ist somit nicht über Halbleiterchips angeordnet und der verdickte Rand kann daher bei der Vereinzelung des Wafers in Halbleiterbauteile einfach verworfen werden.
- In Zusätzlich ist die stabilisierende Struktur als Gitter ausgebildet, wobei das Gitter durch Verdickungen des Nutzens in als Sägespuren vorgesehenen Bereichen gebildet ist. Diese Ausführungsform ist mit der ersten Ausführungsform kombiniert. Sie weist den Vorteil auf, dass das Material der stabilisierenden Strukturen automatisch beim Sägeprozess zur Vereinzelung des Nutzens entfernt wird, da es unmittelbar in den Sägespuren angeordnet ist. Zudem ermöglicht die gitterförmige Struktur eine besonders gleichmäßige Stabilisierung des Nutzens während der Verarbeitung.
- Auf der Oberfläche des Nutzens ist in einer Ausführungsform eine ein- oder mehrlagige Verdrahtungsstruktur mit Leiterbahnen angeordnet. Die Verdrahtungsstruktur kann bei den erfindungsgemäßen Nutzen besonders gut aufgebracht werden, weil Verwölbungen durch die stabilisierende Struktur verhindert oder zumindest stark reduziert sind. Photolithografische Prozesse können daher ohne Probleme durchgeführt werden, obwohl mit einem dünnen Nutzen gearbeitet wird.
- Als Kunststoffgehäusemasse ist vorteilhafterweise ein Thermoplast oder ein Duroplast vorgesehen, der sich durch Spritzguss oder ”Holding” verarbeiten lässt.
- Die Halbleiterchips weisen in einer Ausführungsform auf ihren Vorderseiten aktive Bereiche mit integrierten Schaltungen auf. Alternativ können aktive Bereiche auch auf der Vorderseite und auf der Rückseite angeordnet sein.
- Dabei umfasst eine Gießform zur Einbettung von Halbleiterchips in eine Kunststoffgehäusemasse zur Herstellung eines Nutzens einen oberen Teil und einen unteren Teil, wobei der obere und der untere Teil mit ihren Innenseiten eine Kavität umschließen. Die Kavität ist zur Aufnahme der einzubettenden Halbleiterbauteile ausgebildet. Der obere Teil weist auf seiner Innenseite Ausnehmungen auf.
- Die Ausnehmungen dienen dabei zur Herstellung der stabilisierenden Struktur auf der Rückseite des Nutzens. Sie können somit je nach Ausführungsform des Nutzens als Ring, als Kreuz oder als Gitter ausgebildet sein. Da die Innenseite des oberen Teils der Gießform ein Negativ der Rückseite des Nutzens ist, werden mit Hilfe der Ausnehmungen Ausformungen auf der Rückseite des Nutzens erzeugt, die die stabilisierende Struktur bilden.
- Ihre Tiefe hängt von der endgültigen geringen Dicke d des Nutzens und von dem gewünschten Stabilisierungseffekt ab. Vorteilhafterweise weisen die stabilisierenden Strukturen eine Tiefe t auf, für die 20 μm ≤ t ≤ 100 μm gilt.
- Der obere Teil der Gießform besteht beispielsweise aus Metall, Silizium oder Kunststoff.
- Die Gießform hat den Vorteil, dass die stabilisierenden Strukturen dem Nutzen bereits beim Gieß- oder Moldingprozess eingeprägt werden. Dieser Verfahrensschritt ist zur Einbettung der Halbleiterchips ohnehin notwendig, für das Einprägen der stabilisierenden Strukturen muss lediglich die Gießform etwas angepasst werden, so dass sie die Ausnehmungen aufweist. So ist auf sehr einfache Weise ohne zusätzliche Verfahrensschritte die Herstellung eines sehr dünnen, trotzdem aber stabilen Nutzens möglich.
- Ein Verfahren zur Herstellung eines Nutzens mit in Zeilen und Spalten auf Halbleiterbauteilpositionen angeordneten Halbleiterbauteilen umfasst zumindest folgende Schritte: Zunächst wird ein Halbleiterwafer bereitgestellt und in Halbleiterchips mit Vorderseiten, Rückseiten und Randseiten aufgetrennt. Die Halbleiterchips werden mit ihren Vorderseiten auf der Oberseite eines Trägers platziert, wobei die Halbleiterchips durch Zwischenräume voneinander getrennt sind.
- Der Träger wird anschließend in eine Gießform eingebracht, wobei die Gießform einen oberen Teil und einen unteren Teil umfasst, die mit ihren Innenseiten eine Kavität umschließen, wobei der obere Teil auf seiner Innenseite Ausnehmungen aufweist und wobei der Träger mit seiner Rückseite auf der Innenseite des unteren Teils platziert wird.
- Anschließend werden die Halbleiterchips mit ihren Rückseiten und ihren Randseiten in eine Kunststoffgehäusemasse eingebettet unter Bildung eines Nutzens aus einer Verbundplatte, wobei der Nutzen eine Vorderseite aufweist, die mit den Vorderseiten der Halbleiterchips eine koplanare Fläche bildet. Das Einbetten erfolgt unter Einprägen von den Nutzen stabilisierende Strukturen bildenden Ausformungen in eine Rückseite des Nutzens mittels der Ausnehmungen in der Innenseite des oberen Teils der Gießform.
- Die Ausnehmungen in der Innenseite des oberen Teils der Gießform sind Ring ausgebildet und prägen dem Nutzen als stabilisierende Struktur einen Ring ein. Sie sind außerdem als Gitter ausgebildet und prägen dem Nutzen weiterhin ein Gitter als stabilisierende Struktur ein.
- Nach der Herstellung des mit den stabilisierenden Strukturen versehenen Nutzens wird dieser in Halbleiterbauteile durch Sägen entlang von Sägespuren aufgetrennt. Bei diesem Prozess können stabilisierende Strukturen abgetrennt oder durch das Sägen selbst entfernt werden, falls sie sich in den Sägespuren befinden.
- Verschiedene Ausführungsbeispiele der Erfindung werden im folgenden anhand der beigefügten Figuren näher erläutert.
-
1 zeigt schematisch einen ersten Schritt eines Verfahrens zur Herstellung eines Nutzens gemäß einem Aspekt der Erfindung; -
2 zeigt schematisch einen weiteren Schritt des Verfahrens zur Herstellung eines Nutzens; -
3 zeigt schematisch einen weiteren Schritt des Verfahrens zur Herstellung eines Nutzens; -
4 zeigt schematisch einen weiteren Schritt des Verfahrens zur Herstellung eines Nutzens; -
5 zeigt schematisch eine erste Ausführungsform des oberen Teils einer Gießform gemäß einem weiteren Aspekt der Erfindung; -
6 zeigt schematisch eine zweite Ausführungsform des oberen Teils der Gießform; -
7 zeigt schematisch eine dritte Ausführungsform des oberen Teils der Gießform; -
8 zeigt schematisch eine erste Ausführungsform eines Nutzens gemäß einem weiteren Aspekt der Erfindung; -
9 zeigt schematisch einen Querschnitt durch den Nutzen gemäß8 ; -
10 zeigt schematisch eine nicht erfindungsgemäße zweite Ausführungsform des Nutzens; -
11 zeigt schematisch eine dritte Ausführungsform des Nutzens und -
12 zeigt schematisch einen Ausschnitt aus dem Nutzen gemäß11 . - Gleiche Teile sind in allen Figuren mit den gleichen Bezugszeichen versehen.
-
1 zeigt einen ersten Schritt eines Verfahrens zur Herstellung eines Nutzens. In diesem Schritt wird ein Träger1 bereitgestellt mit einer Unterseite2 und einer Oberseite3 . Auf die Oberseite3 wird eine Klebefolie4 aufgebracht. Die Klebefolie4 ist typischerweise beidseitig klebend und abziehbar, beispielsweise durch zusätzliche Einwirkung von Warme oder Strahlung. - In einem weiteren Schritt des Verfahrens, der in
2 dargestellt ist, werden aus einem Halbleiterwafer vereinzelte Halbleiterchips5 , die zuvor auf ihre Funktion getestet wurden, durch ”Pick and Place”-Verfahren mit ihrer Vorderseite8 auf der mit der Klebefolie4 versehenen Oberseite3 des Trägers2 angeordnet. Die Halbleiterchips5 weisen auf ihrer Vorderseite8 integrierte Schaltkreise auf. Die Rückseite6 und die Randseiten7 der Halbleiterchips5 sind typischerweise passiv, das heißt, sie weisen keine integrierten Schaltkreise auf. - Die Halbleiterchips
5 sind in Zeilen und Spalten auf Halbleiterbauteilpositionen9 angeordnet. zwischen ihnen sind Zwischenräume23 freigelassen. -
3 zeigt einen weiteren Schritt des Verfahrens, bei dem der Träger1 zusammen mit den auf seiner Oberseite3 angeordneten Halbleiterchips5 in den unteren Teil10 einer Gießform eingebracht wird. - Die Gießform
12 ist in4 schematisch dargestellt. Sie umfasst einen oberen Teil13 und einen unteren Teil10 . Der obere Teil13 und der untere Teil10 umschließen mit ihren Innenseiten14 bzw.11 eine Kavität15 , in der der Träger1 mit den Halbleiterchips5 angeordnet wird, um die Halbleiterchips5 in eine Kunststoffgehäusemasse16 einzubetten. - Der obere Teil
13 der Gießform12 weist auf seiner Innenseite14 Ausnehmungen17 auf. Die Ausnehmungen17 können auch in einen Einsatz24 der Gießform12 eingebracht sein, der beispielsweise auswechselbar sein kann. Beim Gießen oder Molding wird die Kunststoffgehäusemasse16 im verhältnismäßig flüssigen Zustand in die Kavität15 eingebracht, die Gießform12 wird geschlossen und die Halbleiterchips5 werden mit ihren Rückseiten6 und Randseiten7 in die Kunststoffgehäusemasse16 eingebettet. Dabei werden auch die Zwischenräume23 mit Kunststoffgehäusemasse16 aufgefüllt. Nach dem Aushärten des Kunststoffs wird der fertige Nutzen18 aus der Gießform12 entnommen. Er weist dann die Form einer Verbundplatte aus Kunststoffgehäusemasse16 und darin eingebetteten Halbleiterchips5 auf. Dabei bilden die aktiven Vorderseiten8 der Halbleiterchips5 mit der Vorderseite20 des Nutzens18 eine koplanare Fläche. - Die
5 bis7 zeigen beispielhaft mögliche Ausführungsformen des oberen Teils13 bzw. des Einsatzes24 der Gießform12 . - In
5 ist schematisch im Querschnitt eine Ausführungsform dargestellt, bei der der obere Teil13 der Gießform eine ringförmige Ausnehmung17 in seinem Randbereich25 aufweist. Die Ausnehmung ist so ausgebildet, dass der obere Teil13 in seinem Randbereich eine geringere Dicke aufweist als in seiner Mitte. Da die Rückseite des gegossenen Nutzens einen Negativabdruck des oberen Teils13 der Gießform darstellt, ergibt eine Ausnehmung wie die in5 gezeigte eine ringförmige Verdickung im Randbereich des Nutzens. - In
6 ist schematisch im Querschnitt eine nicht zu Erfindung gehärnde Ausbildung dargestellt, bei der der obere Teil13 der Gießform zusätzlich zur ringförmigen Ausnehmung noch eine kreuzförmige Ausnehmung17 in seinem Zentrum aufweist. Dabei verlaufen die beiden Balken des Kreuzes, von dem in dieser Ansicht nur die Ausnehmung für den einen sichtbar ist, für eine besonders gute Stabilisierung über die gesamte Breite bzw. Länge des Nutzens. - In
6 ist auch erkennbar, dass die Ausnehmungen eine Tiefe t aufweisen. Es ist dabei auch möglich, dass die Ausnehmungen unterschiedliche Tiefen aufweisen, t also nicht an allen Stellen den gleichen Wert hat. -
7 zeigt schematisch im Querschnitt eine Ausführungsform, bei der der obere Teil13 der Gießform zusätzlich zur ringförmigen Ausnehmung im Randbereich25 noch gitterförmige Ausnehmungen17 in seinem Zentrum aufweist. - Die
8 bis12 zeigen schematisch mit Hilfe der gezeigten Gießformen hergestellte Nutzen18 . - Der Nutzen
18 gemäß8 weist in seinem Randbereich25 auf seiner Rückseite19 eine ringförmige Verdickung21 auf.9 zeigt den Nutzen18 gemäß8 im Querschnitt entlang der Schnittlinie A-A. In dieser Ansicht ist erkennbar, wie die Halbleiterchips5 in die Kunststoffgehäusemasse16 eingebettet sind. - Der Nutzen
18 , der in diesem Ausführungsbeispiel die Form und Abmessungen eines Wafers aufweist, hat eine Dicke d mit 30 μm ≤ d ≤ 100 μm. In seinem Randbereich25 , in dem die ringförmige Verdickung21 angeordnet ist, ist seine Dicke jedoch um t vergrößert und beträgt 50 μm ≤ d + t ≤ 200 μm. Die stabilisierende Struktur erhebt sich also als Verdickung21 um t über der Rückseite19 des Nutzens18 . -
10 zeigt eine nicht zu Erfindung gehärnde Ausbildung des Nutzens18 , bei der nicht nur die ringförmige Verdickung21 im Randbereich25 des Nutzens18 angeordnet ist, sondern zusätzlich noch eine kreuzförmige Verdickung26 im Zentrum des Nutzens18 . Dabei kann der Nutzen18 im Bereich der kreuzförmigen Verdickung ebenfalls die Dicke d + t aufweisen. Es ist jedoch auch möglich, dass er dort die Dicke d + t' aufweist, wobei t ≠ t' gilt. -
11 zeigt ein Ausführungsbeispiel für den Nutzen18 mit der stabilisierenden Struktur. Der Nutzen18 weist in diesem Ausführungsbeispiel ebenfalls die ringförmige Verdickung21 auf, zusätzlich aber auch eine gitterförmige Verdickung27 . Dabei sind die das Gitter bildenden einzelnen Balken vorteilhafterweise in Sägespuren angeordnet, so dass sie beim Vereinzeln des Nutzens18 in Halbleiterbauteile automatisch entfernt werden. -
12 zeigt diese Struktur im Detail. Dargestellt ist ein einzelner Balken der Verdickung27 , der über einem Zwischenraum23 zwischen zwei Halbleiterchips5 angeordnet ist. Die gestrichelten Linien22 kennzeichnen eine Sägespur. Die Verdickung27 ist so ausgebildet, dass sie vollständig von der Sägespur überdeckt wird, so dass sie beim Vereinzeln des Nutzens18 in Halbleiterbauteile vollständig entfernt wird. - Auch in diesem Ausführungsbeispiel weisen die Verdickungen
27 die Dicke d + t auf, genau wie die Verdickung21 . Es ist jedoch auch möglich, dass sie die Dicke d + t' aufweisen, wobei t ≠ t' gilt. Insbesondere kann die stabilisierende Struktur im Randbereich dicker sein als im Zentrum des Nutzens, also t > t' gelten. - Bezugszeichenliste
-
- 1
- Träger
- 2
- Unterseite des Trägers
- 3
- Oberseite des Trägers
- 4
- Klebefolie
- 5
- Halbleiterchips
- 6
- Rückseite des Halbleiterchips
- 7
- Randseite des Halbleiterchips
- 8
- Vorderseite des Halbleiterchips
- 9
- Halbleiterbauteilposition
- 10
- unterer Teil
- 11
- Innenseite des unteren Teils
- 12
- Gießform
- 13
- oberer Teil
- 14
- Innenseite des oberen Teils
- 15
- Kavität
- 16
- Kunststoffgehäusemasse
- 17
- Ausnehmung
- 18
- Nutzen
- 19
- Rückseite des Nutzens
- 20
- Vorderseite des Nutzens
- 21
- Verdickung
- 22
- Linien
- 23
- Zwischenraum
- 24
- Einsatz
- 25
- Randbereich
- 26
- kreuzförmige Verdickung
- 27
- gitterförmige Verdickung
- d
- Dicke des Nutzens
- t
- Tiefe der Ausnehmung
Claims (4)
- Formkörper umfassend: mehrere, in Zeilen und Spalten angeordnete, Halbleiterchips (
5 ) und eine Verbundplatte aus Kunststoffgehäusemasse (16 ), die eine erste und zweite Hauptoberfläche und eine kreisförmige Kontur aufweist, und wobei die erste Hauptoberfläche den Formkörper stabilisierende vorstehende Strukturen aus der Kunststoffgehäusemasse (16 ) aufweist, die ein gitterförmiges stegförmiges Element (27 ) und am Rand des Formkörpers eine ringförmige Verdickung (21 ) aufweisen, wobei die ringförmige Verdickung (21 ) das Gebiet mit den Halbleiterchips (5 ) umschließt, wobei die Halbleiterchips (5 ) in dem Gebiet der Verbundplatte in die Kunststoffgehäusemasse (16 ) eingebettet sind, wobei die zweite Hauptoberfläche planar ist und wobei die aktiven Oberflächen der Halbleiterchips (5 ) koplanar zur zweiten Hauptoberfläche sind und wobei die aktiven Oberflächen der Halbleiterchips (5 ) frei liegen. - Nutzen (
18 ) aus einer Verbundplatte mit einer kreisförmigen Kontur und in Zeilen und Spalten auf Halbleiterbauteilpositionen (9 ) angeordneten und in eine Kunststoffgehäusemasse (16 ) eingebetteten Halbleiterchips (5 ), wobei der Nutzen (18 ) folgende Merkmale aufweist: – pro Halbleiterbauteilposition (9 ) ist mindestens ein Halbleiterchip (5 ) mit einer Vorderseite (8 ), die einen aktiven Bereich des Halbleiterchips (5 ) aufweist, einer Rückseite (6 ) und Randseiten (7 ) angeordnet, – die Verbundplatte weist eine Vorderseite (20 ) auf, die mit den Vorderseiten (8 ) der Halbleiterchips (5 ) eine koplanare Fläche bildet, – die Kunststoffgehäusemasse (16 ) bettet die Randseiten (7 ) und die Rückseiten (6 ) der Halbleiterchips (5 ) ein, wobei die Verbundplatte eine Rückseite (19 ) aufweist, auf der den Nutzen (18 ) stabilisierende, vorstehende Strukturen aus der Kunststoffgehäusemasse (16 ) angeordnet sind, wobei die vorstehenden Strukturen eine ringförmige Verdickung (21 ) am Rand der Verbundplatte und ein Gitter (27 ) aufweisen wobei die ringförmige Verdickung (21 ) das Gebiet mit den Halbleiterchips (5 ) umschließt, und wobei die das Gitter (27 ) bildenden Balken in als Sägespuren vorgesehenen Bereichen angeordnet sind. - Verfahren zur Herstellung eines Nutzens (
18 ), umfassend: – Bereitstellen eines Halbleiterwafers und Auftrennen des Halbleiterwafers in Halbleiterchips (5 ), die je eine Vorderseite (8 ) mit je einem aktiven Bereich aufweisen; – Platzieren der Halbleiterchips (5 ) auf einem Träger (1 ) in einer Gießform (12 ); – Einbetten der Halbleiterchips (5 ) in Kunststoffgehäusemasse (16 ) unter Bildung einer Verbundplatte aus Kunststoffgehäusemasse (16 ), die eine erste und eine zweite Hauptoberfläche aufweist, wobei die erste Hauptoberfläche die Verbundplatte stabilisierende, vorstehende Strukturen aus der Kunststoffgehäusemasse (16 ) aufweist, wobei die Verbundplatte aus Kunststoffgehäusemasse (16 ) eine kreisförmige Kontur aufweist, wobei die zweite Hauptoberfläche planar ist und wobei die aktiven Vorderseiten (8 ) der Halbleiterchips (5 ) mit der zweiten Hauptoberfläche eine koplanare Fläche bilden, wobei die vorstehenden Strukturen ein gitterförmiges stegförmiges Element (27 ) und am Rand der Verbundplatte eine ringförmige Verdickung (21 ) aufweisen, wobei die ringförmige Verdickung (21 ) das Gebiet mit den Halbleiterchips (5 ) umschließt, – nach einem Aushärten der Kunststoffgehäusemasse (16 ) der fertige Nutzen (18 ) aus der Gießform (12 ) entnommen wird, wobei die aktiven Vorderseiten (8 ) der Halbleiterchips (5 ) und die zweite Hauptoberfläche frei liegen. - Verfahren zur Herstellung eines Halbleiterbauteiles, das folgende Merkmale aufweist: – Herstellen eines Nutzens (
18 ) nach Anspruch 3; – Auftrennen des Nutzens (18 ) in Halbleiterbauteile durch Sägen entlang von Sägespuren.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102007012155.7A DE102007012155B4 (de) | 2007-03-12 | 2007-03-12 | Formkörper und Nutzen mit Halbleiterchips und Verfahren zur Herstellung des Nutzens |
US12/047,016 US8217504B2 (en) | 2007-03-12 | 2008-03-12 | Article and panel comprising semiconductor chips, casting mold and methods of producing the same |
US13/533,566 US9362144B2 (en) | 2007-03-12 | 2012-06-26 | Article and panel comprising semiconductor chips, casting mold and methods of producing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102007012155.7A DE102007012155B4 (de) | 2007-03-12 | 2007-03-12 | Formkörper und Nutzen mit Halbleiterchips und Verfahren zur Herstellung des Nutzens |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102007012155A1 DE102007012155A1 (de) | 2008-09-25 |
DE102007012155B4 true DE102007012155B4 (de) | 2015-01-22 |
Family
ID=39712887
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102007012155.7A Active DE102007012155B4 (de) | 2007-03-12 | 2007-03-12 | Formkörper und Nutzen mit Halbleiterchips und Verfahren zur Herstellung des Nutzens |
Country Status (2)
Country | Link |
---|---|
US (2) | US8217504B2 (de) |
DE (1) | DE102007012155B4 (de) |
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2008
- 2008-03-12 US US12/047,016 patent/US8217504B2/en not_active Expired - Fee Related
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
R002 | Refusal decision in examination/registration proceedings | ||
R006 | Appeal filed | ||
R008 | Case pending at federal patent court | ||
R082 | Change of representative |
Representative=s name: SCHWEIGER & PARTNER, DE Representative=s name: SCHWEIGER & PARTNER, 80333 MUENCHEN, DE |
|
R081 | Change of applicant/patentee |
Owner name: INTEL DEUTSCHLAND GMBH, DE Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE Effective date: 20120306 Owner name: INTEL MOBILE COMMUNICATIONS GMBH, DE Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE Effective date: 20120306 |
|
R082 | Change of representative |
Representative=s name: VIERING, JENTSCHURA & PARTNER MBB PATENT- UND , DE Effective date: 20120306 Representative=s name: VIERING, JENTSCHURA & PARTNER PATENT- UND RECH, DE Effective date: 20120306 Representative=s name: VIERING, JENTSCHURA & PARTNER, DE Effective date: 20120306 |
|
R082 | Change of representative |
Representative=s name: VIERING, JENTSCHURA & PARTNER MBB PATENT- UND , DE Representative=s name: VIERING, JENTSCHURA & PARTNER PATENT- UND RECH, DE Representative=s name: VIERING, JENTSCHURA & PARTNER, DE |
|
R019 | Grant decision by federal patent court | ||
R020 | Patent grant now final | ||
R081 | Change of applicant/patentee |
Owner name: INTEL DEUTSCHLAND GMBH, DE Free format text: FORMER OWNER: INTEL MOBILE COMMUNICATIONS GMBH, 85579 NEUBIBERG, DE |
|
R082 | Change of representative |
Representative=s name: VIERING, JENTSCHURA & PARTNER MBB PATENT- UND , DE |