JP3132604B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
回路との接続組合せを選択する切換え回路を内蔵するス
タンダードセル方式の半導体集積回路装置に関する。
を説明するための半導体チップを示す平面図である。従
来、この種の半導体集積回路装置は、例えば、図3に示
すように、論理回路を含むスタンダードセルの複数個を
一方向に並べ構成するスタンダードセル群3a,3b,
3cと、スタンダードセルに配線を介して信号を入出力
する複数の入力回路5a,5b及び出力回路4a,4b
と、これらの入力回路5a,5b及び出力回路4a,4
bの接続の組合せを選択するための複数のスルーホール
の形成領域をもつ切換え回路8とが形成される半導体基
板である半導体チップ1をもっている。また、スタンダ
ードセル群3a,3b,3cの間にあるブロック間配線
領域2a,2b,2c及び2dにはスタンダードセルで
構成されるブロック間を結ぶ配線が形成されていた。
回路4a,4bの接続組合せを予じめ選択する回路であ
って、接続の組合せが決定すれば、入力回路5a,5b
と出力回路4a,4bとを結ぶ配線をコンピュータで自
動配線設計を行ない、その後スルーホールの設定位置7
a〜7dを選び配線設計を行なっていた。
と出力回路4bと、入力回路5bと出力回路5aとを接
続するとすると、出力回路4a,4bと切換え回路8の
領域にある固定のスルーホール6aを結ぶ配線L1及び
L2の情報と、切換え回路8と入力回路5a,5bとの
結線情報を入れると、コンピュータは自動的に設計し、
切換え回路8のスルーホールの位置を設定位置7dと7
aを選び、配線L3及びL4を布線設計を行なう。
積回路装置では、切換え回路8と各種スタンダードセル
の配置、配線をコンピュータ処理することによって自動
化され、さらに出力回路と入力回路の組み合せは、切換
え回路内のスルーホール位置を変更することで容易に設
計することが出来た。
従来の半導体集積回路装置では、自動配置、配線設計の
ソフトウェアの制限や接続変更の対象となる入力回路の
散在により、入出力回路と切換え回路の結線に冗長な配
線を生ずる欠点がある。すなわち、切替え回路をもたな
い集積回路装置のように入出力回路間を最短で結線した
場合に比べ数倍ないし数10倍の長さになる。このこと
はブロック間配線領域の増大をもたらし、さらに切換え
回路内に入力する配線の増加が切換え回路に隣接したブ
ロック間配線領域の配線密度を高め、結果的にブロック
間の配線領域が増大しチップ面積が大きくなるという問
題があった。
積回路装置は、論理回路を含むスタンダードセルの複数
個を一方向に並べ構成するスタンドードセル群の複数列
と、前記スタンダードセルに配線を介して信号を入出力
する複数の入力回路及び出力回路と、これらの入力回路
及び出力回路の接続の組合せを選択するための複数のス
ルーホールの形成領域をもつ切換え回路とが形成される
半導体基板をもつ半導体集積回路装置において、複数の
前記入力回路が前記スタンダードセル群のいずれかの一
列に互に隣接して配置され、前記切換え回路領域の一部
分が前記入力回路領域に含まれていることを特徴として
いる。
理回路を含むスタンダードセルの複数個を一方向に並べ
構成するスタンドードセル群の複数列と、前記スタンダ
ードセルに配線を介して信号を入出力する複数の入力回
路及び出力回路と、これらの入力回路及び出力回路の接
続の組合せを選択するための複数のスルーホールの形成
領域をもつ切換え回路とが形成される半導体基板をもつ
半導体集積回路装置において、少なくとも二層の配線層
を有し、複数の前記入力回路が前記スタンダードセル群
のいずれかの一列に対応する上の第1の配線層に互に隣
接して配置され、前記切換え回路領域が前記入力回路領
域に対応する上の第2の配線層の領域内に配置されるこ
とを特徴としている。
る。
施例を説明するための半導体チップを示す平面図であ
る。この半導体集積回路装置は、図1に示すように、そ
の半導体チップ1において、入力回路5a,5bがスタ
ンダードセル群3a,3b,3cのいずれかのスタンダ
ードセル群3cの一列に互に隣接して配置し、接続の組
み合せでスルーホールの位置が選らばれる設定位置7a
〜7dをもつ切換え回路領域がブロック間配線領域2c
が跨がって入力回路5a,5bに配置することである。
入力回路5bと出力回路4bとが接続する場合を考量と
すると、出力回路4a及び4bから入力回路5a及び5
bの固有のスルーホール6aを結ぶ配線L5、L6を設
定し、内部回路に接続される設定位置7c及び7aを選
び、この位置にスルーホールを形成するれば、上述した
二回路が形成されたことになる。
線が入力回路領域内の範囲の長さで済み、従来、ブロッ
ク間配線領域内を引き廻していた配線が無くなる。
実施例を説明するための半導体チップを示す平面図であ
る。この実施例における半導体集積回路装置は多層配線
構造のものであって、少なくとも二層の配線層をもって
いる。
ンダードセル群3cに対応する上の配線層に入力回路5
a及び5bを配置し、この入力回路5a、5bに対応す
る上の配線層にスルーホールを設ける設定位置10a〜
10hを含む切換え回路領域を配置させたことである。
配線領域に跨がって配置されないので、設定されたスル
ーホールがブロック間配線領域内の配線と交叉すること
が無く配線の自由度が前述の実施例と比べてより大きく
有利である。
力回路を一スタンダードセル列に互いに隣接して配置
し、接続組合せにより位置選択されるスルーホールで切
換え回路を入力回路領域内あるいは対応する上層の配線
層上に設けることにより、入力回路から切換え回路への
配線がスルーホールの長さだけで済み、出力回路から入
力回路までの引き廻される冗長な配線を削減し、配線領
域を小さくし半導体チップをより小さく出来るという効
果がある。
するための半導体チップを示す平面図である。
明するための半導体チップを示す平面図である。
めの半導体チップを示す平面図である。
0d,10e,10f10g,10h 設定位置 8 切換え回路
Claims (2)
- 【請求項1】 スタンダードセル方式の半導体集積回路
装置において、複数のスタンダードセルが配置されるス
タンダードセル配置領域と、前記複数のスタンダードセ
ル間を接続する配線が形成されるブロック間配線領域
と、前記スタンダードセル配置領域に設けられた第1及
び第2の出力回路と、前記スタンダードセル配置領域に
設けられ互いに隣接して配置された第1及び第2の入力
回路とを有し、前記第1及び第2の入力回路領域内に
は、前記第1及び第2の出力回路にそれぞれ接続された
配線と前記第1及び第2の入力回路にそれぞれ接続され
た配線との接続の組み合わせを選択する切り換え回路を
備え、前記第1及び第2の入力回路のそれぞれを前記第
1及び第2の出力回路のいずれに接続するかを選択する
ことを特徴とする半導体集積回路装置の入出力回路の接
続方式。 - 【請求項2】 前記切り換え回路は、前記第1及び第2
の出力回路に接続された配線にそれぞれ第1及び第2の
スルーホールを介して接続された第1及び第2の配線
と、前記第1及び第2の配線と前記第1の入力回路に接
続された配線との交差部に設けられた第1及び第2のス
ルーホール形成領域と、前記第1及び第2の配線と前記
第2の入力回路に接続された配線との交差部に設けられ
た第3及び第4のスルーホールの形成領域とを備え、 前記第1または第2のスルーホール形成領域にスルーホ
ールを形成し前記第1の入力回路に接続された配線と第
1及び第2の配線のいずれか一方とを接続し、前記第3
または第4のスルーホール形成領域にスルーホールを形
成し前記第2の入力回路に接続された配線と前記第1及
び第2の配線のいずれか他方とを接続する 請求項1記載
の半導体集積回路装置の入出力回路の接続方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04292829A JP3132604B2 (ja) | 1992-10-30 | 1992-10-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04292829A JP3132604B2 (ja) | 1992-10-30 | 1992-10-30 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06151590A JPH06151590A (ja) | 1994-05-31 |
JP3132604B2 true JP3132604B2 (ja) | 2001-02-05 |
Family
ID=17786892
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04292829A Expired - Fee Related JP3132604B2 (ja) | 1992-10-30 | 1992-10-30 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3132604B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4858208A (en) * | 1988-07-11 | 1989-08-15 | Motorola, Inc. | Apparatus and method for testing semiconductor devices |
-
1992
- 1992-10-30 JP JP04292829A patent/JP3132604B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06151590A (ja) | 1994-05-31 |
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