JPH05109913A - 半導体集積回路の配線構造 - Google Patents
半導体集積回路の配線構造Info
- Publication number
- JPH05109913A JPH05109913A JP29985891A JP29985891A JPH05109913A JP H05109913 A JPH05109913 A JP H05109913A JP 29985891 A JP29985891 A JP 29985891A JP 29985891 A JP29985891 A JP 29985891A JP H05109913 A JPH05109913 A JP H05109913A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- analog
- wiring layer
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 アナログ信号とディジタル信号が混在する半
導体集積回路における、配線の設計上の制約を解消し、
かつ配線の高密度化を可能とし、更にアナログ信号とデ
ィジタル信号のクロストークを抑止した配線構造を得
る。 【構成】 アナログ信号を通すアナログ配線２，５と、
ディジタル信号を通すディジタル配線８とを交差配置し
てなる半導体集積回路において、一方の配線層（アナロ
グ配線の一部）２の上側及び下側に接地した配線層（半
導体基板１と接地金属配線層６）を形成し、他方の配線
層８をこれら接地配線層の上側又は下側で交差させる。
導体集積回路における、配線の設計上の制約を解消し、
かつ配線の高密度化を可能とし、更にアナログ信号とデ
ィジタル信号のクロストークを抑止した配線構造を得
る。 【構成】 アナログ信号を通すアナログ配線２，５と、
ディジタル信号を通すディジタル配線８とを交差配置し
てなる半導体集積回路において、一方の配線層（アナロ
グ配線の一部）２の上側及び下側に接地した配線層（半
導体基板１と接地金属配線層６）を形成し、他方の配線
層８をこれら接地配線層の上側又は下側で交差させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の配線構
造に関し、特に配線間でのクロストークを解消した配線
構造に関する。
造に関し、特に配線間でのクロストークを解消した配線
構造に関する。
【０００２】
【従来の技術】近年における半導体集積回路の高密度化
に伴って、配線構造が多層化され、或いは隣接する配線
の間隔が微細化される傾向にある。したがって、アナロ
グ信号とディジタル信号（クロック信号を含む）が混在
される半導体集積回路では、アナログ信号を通す配線
（以下、アナログ配線という）と、ディジタル信号を通
す配線（以下、ディジタル配線という）が交差し、或い
は隣接されることが多くなる。
に伴って、配線構造が多層化され、或いは隣接する配線
の間隔が微細化される傾向にある。したがって、アナロ
グ信号とディジタル信号（クロック信号を含む）が混在
される半導体集積回路では、アナログ信号を通す配線
（以下、アナログ配線という）と、ディジタル信号を通
す配線（以下、ディジタル配線という）が交差し、或い
は隣接されることが多くなる。
【０００３】
【発明が解決しようとする課題】このような半導体集積
回路では、アナログ配線とディジタル配線の交差部にお
いて、ディジタル信号が変化するときの電圧変動がアナ
ログ信号に影響してアナログ信号の波形が崩れ、回路の
誤動作をまねくという所謂クロストークが生じるおそれ
がある。又、同様にアナログ配線とディジタル配線の隣
接部分において、ディジタル信号の電圧変動がアナログ
信号に影響することがある。
回路では、アナログ配線とディジタル配線の交差部にお
いて、ディジタル信号が変化するときの電圧変動がアナ
ログ信号に影響してアナログ信号の波形が崩れ、回路の
誤動作をまねくという所謂クロストークが生じるおそれ
がある。又、同様にアナログ配線とディジタル配線の隣
接部分において、ディジタル信号の電圧変動がアナログ
信号に影響することがある。
【０００４】このため、従来では配線のレイアウト時
に、アナログ配線とディジタル配線が交差しないような
設計を行い、或いは両配線が隣接しないような設計を行
っており、設計に制約を受けるとともに、配線の高密度
化の障害となり、高集積度の半導体集積回路を得ること
が難しいという問題がある。本発明の目的は、アナログ
信号とディジタル信号のクロストークを抑止した上で、
配線の設計上の制約を解消し、かつ配線の高密度化を可
能にした配線構造を提供することにある。
に、アナログ配線とディジタル配線が交差しないような
設計を行い、或いは両配線が隣接しないような設計を行
っており、設計に制約を受けるとともに、配線の高密度
化の障害となり、高集積度の半導体集積回路を得ること
が難しいという問題がある。本発明の目的は、アナログ
信号とディジタル信号のクロストークを抑止した上で、
配線の設計上の制約を解消し、かつ配線の高密度化を可
能にした配線構造を提供することにある。
【０００５】
【課題を解決するための手段】本発明の配線構造は、ア
ナログ配線とディジタル配線の一方配線層の上側及び下
側に接地した配線層を形成し、他方の配線層をこれら接
地配線層の上側又は下側で交差させる。又、一方の配線
の両側に接地した配線を沿設し、他方の配線をこれら接
地配線の外側に配置する。
ナログ配線とディジタル配線の一方配線層の上側及び下
側に接地した配線層を形成し、他方の配線層をこれら接
地配線層の上側又は下側で交差させる。又、一方の配線
の両側に接地した配線を沿設し、他方の配線をこれら接
地配線の外側に配置する。
【０００６】
【作用】本発明によれば、一方の配線層は上側及び下側
に形成した接地配線層によって他方の配線との間が接地
シールドされ、片方の配線におけるディジタル信号の電
圧変動が、もう片方におけるアナログ信号に影響を与え
ることが回避される。又、同様に一方の配線は両側に設
けた接地配線により、その外側に設けた他方の配線との
間が接地シールドされ、ディジタル信号の電圧変動がア
ナログ信号に影響を与えることが防止される。
に形成した接地配線層によって他方の配線との間が接地
シールドされ、片方の配線におけるディジタル信号の電
圧変動が、もう片方におけるアナログ信号に影響を与え
ることが回避される。又、同様に一方の配線は両側に設
けた接地配線により、その外側に設けた他方の配線との
間が接地シールドされ、ディジタル信号の電圧変動がア
ナログ信号に影響を与えることが防止される。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明を多層配線構造に適用した第１実施例
を示しており、同図（ａ）は平面図、同図（ｂ）はその
Ａ−Ａ線断面図である。接地されたＰ型半導体基板１に
はＮ型半導体拡散層で構成される拡散配線層２が設けら
れる。このＰ型半導体基板１上には絶縁膜３が形成さ
れ、この絶縁膜３に開設されたコンタクトホール４を介
して絶縁膜３上には前記拡散配線層２の両端部に夫々接
続される金属配線層５が設けられる。又、この金属配線
層５と同時に拡散配線層２の上側領域には、これを覆う
ように接地金属配線層６が設けられる。この接地金属配
線層６は図外の部分においてＰ型半導体基板１に接続さ
れ、接地された状態とされる。
る。図１は本発明を多層配線構造に適用した第１実施例
を示しており、同図（ａ）は平面図、同図（ｂ）はその
Ａ−Ａ線断面図である。接地されたＰ型半導体基板１に
はＮ型半導体拡散層で構成される拡散配線層２が設けら
れる。このＰ型半導体基板１上には絶縁膜３が形成さ
れ、この絶縁膜３に開設されたコンタクトホール４を介
して絶縁膜３上には前記拡散配線層２の両端部に夫々接
続される金属配線層５が設けられる。又、この金属配線
層５と同時に拡散配線層２の上側領域には、これを覆う
ように接地金属配線層６が設けられる。この接地金属配
線層６は図外の部分においてＰ型半導体基板１に接続さ
れ、接地された状態とされる。
【０００８】これら金属配線層５，６の上には層間絶縁
膜７が形成され、この層間絶縁膜７上には拡散配線層２
と交差する金属配線層８が形成される。尚、この金属配
線層８の上には保護絶縁膜９が形成される。そして、前
記拡散配線層２で相互に接続される金属配線層５をアナ
ログ配線として構成し、前記金属配線層８をディジタル
配線として構成する。
膜７が形成され、この層間絶縁膜７上には拡散配線層２
と交差する金属配線層８が形成される。尚、この金属配
線層８の上には保護絶縁膜９が形成される。そして、前
記拡散配線層２で相互に接続される金属配線層５をアナ
ログ配線として構成し、前記金属配線層８をディジタル
配線として構成する。
【０００９】この構成によれば、金属配線層５と拡散配
線層２とで構成されるアナログ配線は、ディジタル配線
として構成された金属配線層８との交差部分において
は、下側のＰ型半導体基板１と上側の接地金属配線層６
とで挟まれており、上下方向に接地シールドされること
になる。このため、ディジタル配線を通されるディジタ
ル信号に電圧変動が生じた場合でも、その影響がアナロ
グ配線を通されるアナログ信号に影響することは殆どな
く、クロストークを抑制することができる。これによ
り、アナログ配線とディジタル配線の交差配置を許容す
ることができ、配線設計の自由度を高めるとともに、配
線密度を向上して半導体集積回路の高集積化が可能とな
る。
線層２とで構成されるアナログ配線は、ディジタル配線
として構成された金属配線層８との交差部分において
は、下側のＰ型半導体基板１と上側の接地金属配線層６
とで挟まれており、上下方向に接地シールドされること
になる。このため、ディジタル配線を通されるディジタ
ル信号に電圧変動が生じた場合でも、その影響がアナロ
グ配線を通されるアナログ信号に影響することは殆どな
く、クロストークを抑制することができる。これによ
り、アナログ配線とディジタル配線の交差配置を許容す
ることができ、配線設計の自由度を高めるとともに、配
線密度を向上して半導体集積回路の高集積化が可能とな
る。
【００１０】このような配線の設計を実際に行う場合に
は、図１に示したような、拡散配線層２、金属配線層
５、接地金属配線層６、及び交差される金属配線層８の
構造を１つのセルとしてデータベースの一部として登録
しておく。そして、配置配線の際に、ネットリストにお
いてアナログ配線であると認識された配線層と、ディジ
タル配線であると認識された配線層とが交差する場合に
は、前記セルを配置した設計を行えばよい。尚、アナロ
グ配線であることの区別は、その配線がアナログ配線で
ある場合には、ネットリスト上でそのネット名の頭文字
をある特定の文字列にする等によって配置配線手段に認
識させておけばよい。
は、図１に示したような、拡散配線層２、金属配線層
５、接地金属配線層６、及び交差される金属配線層８の
構造を１つのセルとしてデータベースの一部として登録
しておく。そして、配置配線の際に、ネットリストにお
いてアナログ配線であると認識された配線層と、ディジ
タル配線であると認識された配線層とが交差する場合に
は、前記セルを配置した設計を行えばよい。尚、アナロ
グ配線であることの区別は、その配線がアナログ配線で
ある場合には、ネットリスト上でそのネット名の頭文字
をある特定の文字列にする等によって配置配線手段に認
識させておけばよい。
【００１１】図２は本発明の第２実施例を示しており、
同図（ａ）は平面図、同図（ｂ）はそのＢ−Ｂ線断面図
である。この実施例では、Ｐ半導体基板１の上に設けた
下地絶縁膜１１上に多結晶シリコン配線層１０を形成
し、この多結晶シリコン配線層１０を利用して金属配線
層５を接続している。そして、この多結晶シリコン配線
層１０上に接地金属層６を形成し、その上に交差される
金属配線層８を形成している。
同図（ａ）は平面図、同図（ｂ）はそのＢ−Ｂ線断面図
である。この実施例では、Ｐ半導体基板１の上に設けた
下地絶縁膜１１上に多結晶シリコン配線層１０を形成
し、この多結晶シリコン配線層１０を利用して金属配線
層５を接続している。そして、この多結晶シリコン配線
層１０上に接地金属層６を形成し、その上に交差される
金属配線層８を形成している。
【００１２】この実施例においても、多結晶シリコン配
線層１０は交差金属配線層８に対して、下側のＰ型半導
体基板１と上側の接地金属配線層６とで接地シールドさ
れることになる。したがって、金属配線層８に通される
ディジタル信号の電圧変動が、金属配線層５及び多結晶
シリコン配線層１０に通されるアナログ信号に影響を与
えることはない。
線層１０は交差金属配線層８に対して、下側のＰ型半導
体基板１と上側の接地金属配線層６とで接地シールドさ
れることになる。したがって、金属配線層８に通される
ディジタル信号の電圧変動が、金属配線層５及び多結晶
シリコン配線層１０に通されるアナログ信号に影響を与
えることはない。
【００１３】図３は本発明の第３実施例を示す平面図で
ある。半導体集積回路２１のセル２２とクロック入出力
ピン２３とをクロック信号を通す配線（以下、クロック
配線と言う）２４で接続し、他の信号入出力ピン２５と
セル２２とをアナログ信号を通すアナログ配線２６で接
続する。そして、前記クロック配線２４の両側には、細
幅の接地配線２７を沿設し、これら接地配線２７をその
一部において接地している。
ある。半導体集積回路２１のセル２２とクロック入出力
ピン２３とをクロック信号を通す配線（以下、クロック
配線と言う）２４で接続し、他の信号入出力ピン２５と
セル２２とをアナログ信号を通すアナログ配線２６で接
続する。そして、前記クロック配線２４の両側には、細
幅の接地配線２７を沿設し、これら接地配線２７をその
一部において接地している。
【００１４】この構成によれば、クロック配線２４は左
右両側で接地シールドされることになるため、クロック
信号における電圧変動が生じた場合でも、その外側で隣
接するアナログ配線２６を通るアナログ信号に対して悪
影響を与えることはない。又、この配線構造の場合で
も、配置配線に際しては、ネットリストにおいてクロッ
ク配線であると認識された配線（クロック配線であるこ
との区別は、その配線がクロック配線である場合にはネ
ットリスト上でそのネット名の頭文字をある特定の文字
列にする等によって配置配線手段に事前に認識させてお
く）は、接地電位に固定した接地配線を常にクロック配
線を挟むように配置させることができる。
右両側で接地シールドされることになるため、クロック
信号における電圧変動が生じた場合でも、その外側で隣
接するアナログ配線２６を通るアナログ信号に対して悪
影響を与えることはない。又、この配線構造の場合で
も、配置配線に際しては、ネットリストにおいてクロッ
ク配線であると認識された配線（クロック配線であるこ
との区別は、その配線がクロック配線である場合にはネ
ットリスト上でそのネット名の頭文字をある特定の文字
列にする等によって配置配線手段に事前に認識させてお
く）は、接地電位に固定した接地配線を常にクロック配
線を挟むように配置させることができる。
【００１５】図４は本発明の第４実施例を示す図であ
り、同図（ａ）は平面図、同図（ｂ）及び（ｃ）は夫々
Ｃ−Ｃ線、Ｄ−Ｄ線断面図である。半導体集積回路２１
に設けたクロック配線２４とアナログ配線２６が積層さ
れている箇所では、クロック配線２４の上下に接地配線
を形成する。即ち同図（ｂ）及び（ｃ）のように、半導
体基板３１の絶縁膜３２内に形成したクロック配線２４
の上下に夫々接地金属配線層層３３，３４を形成し、こ
れら接地金属配線層３３，３４でクロック配線２４を上
下に接地シールドしている。
り、同図（ａ）は平面図、同図（ｂ）及び（ｃ）は夫々
Ｃ−Ｃ線、Ｄ−Ｄ線断面図である。半導体集積回路２１
に設けたクロック配線２４とアナログ配線２６が積層さ
れている箇所では、クロック配線２４の上下に接地配線
を形成する。即ち同図（ｂ）及び（ｃ）のように、半導
体基板３１の絶縁膜３２内に形成したクロック配線２４
の上下に夫々接地金属配線層層３３，３４を形成し、こ
れら接地金属配線層３３，３４でクロック配線２４を上
下に接地シールドしている。
【００１６】したがって、同図（ｂ）のように、アナロ
グ配線２６がクロック配線２４の上側に配置される場合
でも、又同図（ｃ）のようにアナログ配線２６がクロッ
ク配線２４の下側に配置される場合でも、夫々クロック
配線２４での電圧変動がアナログ配線２６のアナログ信
号に影響することを防止することができる。
グ配線２６がクロック配線２４の上側に配置される場合
でも、又同図（ｃ）のようにアナログ配線２６がクロッ
ク配線２４の下側に配置される場合でも、夫々クロック
配線２４での電圧変動がアナログ配線２６のアナログ信
号に影響することを防止することができる。
【００１７】
【発明の効果】以上説明したように本発明は、一方の配
線層の上側及び下側に接地配線層を形成し、他方の配線
層はその上側又は下側で交差させるようにしているの
で、一方の配線層は他方の配線層との間で接地シールド
され、片方の配線におけるディジタル信号の電圧変動
が、もう片方におけるアナログ信号に影響を与えること
が回避される。又、一方の配線の両側に接地配線を沿設
し、かつその外側に他方の配線を隣接配置しているの
で、一方の配線と外側に設けた他方の配線との間が接地
シールドされ、ディジタル信号の電圧変動がアナログ信
号に影響を与えることが防止される。これにより、配線
の交差配置及び隣接配置を許容しても配線間でのクロス
トークが抑止でき、配線の設計の自由度を高めるととも
に、半導体集積回路の高集積化を実現することができる
効果がある。
線層の上側及び下側に接地配線層を形成し、他方の配線
層はその上側又は下側で交差させるようにしているの
で、一方の配線層は他方の配線層との間で接地シールド
され、片方の配線におけるディジタル信号の電圧変動
が、もう片方におけるアナログ信号に影響を与えること
が回避される。又、一方の配線の両側に接地配線を沿設
し、かつその外側に他方の配線を隣接配置しているの
で、一方の配線と外側に設けた他方の配線との間が接地
シールドされ、ディジタル信号の電圧変動がアナログ信
号に影響を与えることが防止される。これにより、配線
の交差配置及び隣接配置を許容しても配線間でのクロス
トークが抑止でき、配線の設計の自由度を高めるととも
に、半導体集積回路の高集積化を実現することができる
効果がある。
【図１】本発明の配線構造の第１実施例を示し、（ａ）
は平面図、（ｂ）はそのＡ−Ａ線断面図である。
は平面図、（ｂ）はそのＡ−Ａ線断面図である。
【図２】本発明の配線構造の第２実施例を示し、（ａ）
は平面図、（ｂ）はそのＢ−Ｂ線断面図である。
は平面図、（ｂ）はそのＢ−Ｂ線断面図である。
【図３】本発明の配線構造の第３実施例の平面図であ
る。
る。
【図４】本発明の配線構造の第４実施例を示し、（ａ）
は平面図、（ｂ）はそのＣ−Ｃ線断面図、（ｃ）はその
Ｄ−Ｄ線断面図である。
は平面図、（ｂ）はそのＣ−Ｃ線断面図、（ｃ）はその
Ｄ−Ｄ線断面図である。
１ Ｐ型半導体基板 ２ 拡散配線層 ５ 金属配線層 ６ 接地金属配線層 ８ 金属配線層 ２４ クロック配線 ２６ アナログ配線 ２７ 接地配線 ３３，３４ 接地金属配線層
Claims (2)
- 【請求項１】 アナログ信号を通すアナログ配線と、デ
ィジタル信号を通すディジタル配線とを交差配置してな
る半導体集積回路において、前記一方の配線層の上側及
び下側に接地した配線層を形成し、他方の配線層をこれ
ら接地配線層の上側又は下側で交差させたことを特徴と
する半導体集積回路の配線構造。 - 【請求項２】 アナログ信号を通すアナログ配線と、デ
ィジタル信号を通すディジタル配線とを隣接配置してな
る半導体集積回路において、前記一方の配線の両側に接
地した配線を沿設し、他方の配線をこれら接地配線の外
側に配置したことを特徴とする半導体集積回路の配線構
造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29985891A JPH05109913A (ja) | 1991-10-19 | 1991-10-19 | 半導体集積回路の配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29985891A JPH05109913A (ja) | 1991-10-19 | 1991-10-19 | 半導体集積回路の配線構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109913A true JPH05109913A (ja) | 1993-04-30 |
Family
ID=17877803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29985891A Pending JPH05109913A (ja) | 1991-10-19 | 1991-10-19 | 半導体集積回路の配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109913A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853054B2 (en) | 2001-03-30 | 2005-02-08 | Fujitsu Quantum Devices Limited | High frequency semiconductor device |
| JP2005252301A (ja) * | 2005-04-27 | 2005-09-15 | Nec Corp | 半導体装置及びそれを用いたイメージセンサ装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133652A (ja) * | 1986-11-12 | 1988-06-06 | デルコ エレクトロニクス コーポレーション | 容量性結合による電気的干渉を抑制する構造及び方法 |
| JPH03177066A (ja) * | 1989-12-06 | 1991-08-01 | Nissan Motor Co Ltd | 半導体集積回路装置 |
| JPH0547943A (ja) * | 1991-08-19 | 1993-02-26 | Seiko Epson Corp | 半導体集積装置 |
-
1991
- 1991-10-19 JP JP29985891A patent/JPH05109913A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133652A (ja) * | 1986-11-12 | 1988-06-06 | デルコ エレクトロニクス コーポレーション | 容量性結合による電気的干渉を抑制する構造及び方法 |
| JPH03177066A (ja) * | 1989-12-06 | 1991-08-01 | Nissan Motor Co Ltd | 半導体集積回路装置 |
| JPH0547943A (ja) * | 1991-08-19 | 1993-02-26 | Seiko Epson Corp | 半導体集積装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853054B2 (en) | 2001-03-30 | 2005-02-08 | Fujitsu Quantum Devices Limited | High frequency semiconductor device |
| JP2005252301A (ja) * | 2005-04-27 | 2005-09-15 | Nec Corp | 半導体装置及びそれを用いたイメージセンサ装置 |
| JP4525451B2 (ja) * | 2005-04-27 | 2010-08-18 | 日本電気株式会社 | 半導体装置及びそれを用いたイメージセンサ装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0353426B1 (en) | Semiconductor integrated circuit device comprising conductive layers | |
| KR0169268B1 (ko) | 반도체 집적회로장치 | |
| US20030020098A1 (en) | Semiconductor integrated circuit device | |
| JP2000269211A (ja) | 半導体装置 | |
| JPH08335784A (ja) | 多層配線基板 | |
| US5294837A (en) | Semiconductor integrated circuit capable of correcting wiring skew | |
| JP2002299440A (ja) | 高周波半導体装置 | |
| JPH0547943A (ja) | 半導体集積装置 | |
| JPH05109913A (ja) | 半導体集積回路の配線構造 | |
| JPH0684913A (ja) | 半導体集積回路 | |
| KR910007900B1 (ko) | 반도체 집적회로장치 | |
| US4841352A (en) | Semi-custom integrated circuit provided with standardized capacitor cells | |
| JPH0722598A (ja) | 半導体集積回路 | |
| JPH0153512B2 (ja) | ||
| JPS643056B2 (ja) | ||
| JP3132604B2 (ja) | 半導体集積回路装置 | |
| JP2745878B2 (ja) | 半導体集積回路 | |
| JPH03177066A (ja) | 半導体集積回路装置 | |
| JPH03120848A (ja) | 半導体集積回路 | |
| JPH0430452A (ja) | 半導体集積回路装置 | |
| JPH06334157A (ja) | 集積回路とその製造方法 | |
| JP2544749B2 (ja) | 半導体集積回路 | |
| JPH01228145A (ja) | 半導体集積回路装置 | |
| JPS61180467A (ja) | 積層型半導体装置 | |
| JPS63133652A (ja) | 容量性結合による電気的干渉を抑制する構造及び方法 |