JPH10284489A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 製造工程の複雑さを来すことなく、かつ、絶
縁膜の材質の選択肢を制限することなく、配線間の容量
を低減することが可能な半導体装置の構造およびその製
造方法を提供する。 【解決手段】 半導体基板１０上に第１の絶縁膜１を介
して、平行に延びるアルミニウム配線層２ａ，２ｃを形
成した後、アルミニウム配線層２ａ，２ｃの間の領域に
凹部を形成するように、半導体基板上に第２の絶縁膜３
を形成し、さらに、その凹部に埋め込まれるようにアル
ミニウム配線層２ｂ，２ｄを形成する。これらの行程に
おいてアルミニウム配線層２ａ，２ｃの幅および間隔
と、第２の絶縁膜３の厚さを制御して、凹部が所定の横
断面になるように形成することにより、配線間の容量を
低減した半導体装置の構造が得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、高集積化，微細化が進んだ
半導体装置の配線構造とその形成方法に関するものであ
る。

【０００２】

【従来の技術】以下、本発明に関連する従来の半導体装
置の構造およびその製造方法について、図５を参照しな
がら説明する。図５には、本発明に関連する配線構造を
備えた従来の半導体記憶装置であるＤＲＡＭ（Dynamic
Random Access Memory）の、メモリセル近傍の断面構造
が示されている。

【０００３】図５に示す従来のＤＲＡＭにおいては、素
子領域を覆う酸化膜１の表面上に、半導体基板１０上
に、ＭＯＳトランジスタ７およびキャパシタ８を含むメ
モリセル領域が形成され、ＭＯＳトランジスタ７のソー
ス／ドレイン領域の一方には、パッド層を介してビット
線９が接続されている。ＭＯＳトランジスタ７のソース
／ドレイン領域の他方には、キャパシタ８の下部電極が
接続されている。このメモリセル領域は、第１の絶縁膜
１によって覆われており、この第１の絶縁膜１の平坦な
表面上に、アルミニウム配線層２ａ，２ｂ，２ｃ，２ｄ
が、所定の間隔をおいて互いに平行に延びるように形成
されている。これらのアルミニウム配線層２ａ，２ｂ，
２ｃ，２ｄおよび第１の絶縁膜１表面は、第２の絶縁膜
３で覆われており、この第２の絶縁膜３上には、上層ア
ルミニウム配線層６が形成されている。

【０００４】たとえばアルミニウム配線層２ａに基板１
０または隣り合う配線２ｂに対して電位差が与えられた
とき、アルミニウム配線層に付帯する主な寄生容量とし
ては、アルミニウム配線層２ａ，２ｂと酸化膜１によっ
て覆われている、たとえばビット線などの導電物質との
間に生ずる寄生容量、およびアルミニウム配線層２ａ，
２ｂ間に生ずる寄生容量がある。特に微細化の技術が進
んだ近年においては、後者の寄生容量が大きくなってい
る。

【０００５】しかしながら、このような従来の半導体装
置では、微細化の際に配線の間隔が狭くなり、これによ
って配線間の容量が大きくなって、誤動作を起こすなど
の欠点があった。

【０００６】このような従来の問題点を解消するため
に、配線間容量を下げることを目的として、たとえば図
６に示すように、アルミニウム配線２ａ，２ｂを形成す
るための下地となる層間絶縁膜１の上面に凹凸段差１２
を形成し、高い方の表面にアルミニウム配線層２ａ，２
ｃを、低い方の表面にアルミニウム配線２ｂ，２ｄをそ
れぞれ形成することによって、隣接するアルミニウム配
線２ａ，２ｂ，２ｃ，２ｄの実質的な距離を大きくする
ことがすでに提案されている。このように、層間絶縁膜
の上面に凹凸段差を形成し、高い方の表面および低い方
の表面のそれぞれに配線を形成することによって隣接配
線間の実質的な距離を大きくし、配線間の寄生容量を低
減することについては、たとえば特開昭５８−９３３５
１号公報，特開昭５９−８４５５２号公報などに開示さ
れている。

【０００７】

【発明が解決しようとする課題】図６に基づいて説明し
た従来技術のように、配線形成のための下地となる絶縁
膜に凹凸段差を形成する手法を用いた場合には、その段
差を形成するための工程が必要となるために、製造工程
数の増加やパターニング用マスク枚数の増加を来すだけ
でなく、絶縁膜に凹凸段差を形成する際に、絶縁膜のエ
ッチングを、形成すべき段差の大きさに応じて所定の深
さで停止するための制御が必要となって工程が複雑にな
るなど、種々の問題が生じる。

【０００８】また、絶縁膜の凹凸段差の高い方の表面お
よび低い方の表面のそれぞれに配線を形成した段階で
は、その配線を含む半導体基板表面の起伏が激しくな
る。そのため、そのこの上に成膜されるシリコン酸化膜
等の絶縁膜として、絶縁性能だけでなく平坦化性能にも
優れた材料を用いなければならないため、その選択肢が
非常に限られてしまうという問題があった。

【０００９】この発明は、上記従来の問題点を解消する
ため、製造工程の複雑さを来すことなく、また、絶縁膜
の材質の選択肢を大きく制限することなく、配線間の容
量を低減することが可能な半導体装置の構造およびその
製造方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】上記課題を解決する本発
明の半導体装置は、一つの局面においては、素子領域が
形成された半導体基板上に、第１の絶縁膜を介して、互
いに平行に延びるように複数個並んで形成された、横断
面が略正方形をなす第１の導電体層と、互いに隣接する
第１の導電体層の間の領域において、該第１の導電体層
と第２の絶縁膜を介して略平行に延びるとともに、第１
の導電体層の横断面と略同一形状の横断面を有する第２
の導電体層とを備え、第２導電体層の底面の位置が、第
１の導電体層の上面と略同一高さに配され、かつ、第１
の導電体層の側面と、該第１の導電体層の側面に対向す
る第２の導電体層の側面との間隔が、第１の導電体層の
幅と略等しくなるように形成されている。

【００１１】このような構造によれば、ほぼ同一の断面
形状を有する第１および第２の導電体層を交互に異なる
高さに形成するとともに、隣接する導電体層間の距離を
実質的に大きくすることができる。したがって、第１お
よび第２の導電体層を配線として用いることにより、配
線間容量を低減した同一機能を有する複数の平行配線を
形成することができる。

【００１２】本発明の半導体装置は、他の局面において
は、素子領域が形成された半導体基板上に、第１の絶縁
膜を介して、互いに平行に延びるように複数個並んで形
成された第１の導電体層と、互いに隣接する第１の導電
体層の間の領域において、該第１の導電体層と第２の絶
縁膜を介して略平行に延びるとともに、前記第１の導電
体層とは電気的に絶縁された第２の導電体層とを備え、
第２の導電体層の底面が第１の導電体層の上面よりも低
い位置にあるとともに、第２の導電体層がアースされた
ものである。

【００１３】このような構造によれば、第１の導電体層
を配線として用いる場合において、第２の導電体層がシ
ールドとして作用し、隣接配線間の電気的影響を低減す
ることができるため、半導体装置の誤動作を防止するこ
とができる。また、このような構造は、チップ面積を拡
大することなく、以下に述べるような製造工程により、
従来のリソグラフィー技術を適用して比較的容易に形成
することができる。

【００１４】本発明の半導体装置の製造方法は、素子領
域が形成された半導体基板上に、第１の絶縁膜を介し
て、略同一平面上において互いに平行に延びる複数個の
第１の導電体層を形成する工程と、この第１の導電体層
および第１の絶縁膜を覆うように、かつ、互いに隣接す
る第１の導電体層の間の領域において、第１の導電体層
と略平行に延びる凹部を形成するように、半導体基板上
に第２の絶縁膜を形成する工程と、第２の絶縁膜の凹部
に埋め込まれるように第２の導電体層を形成する工程と
を備えている。第１の導電体層を形成する上記工程にお
いては、該第１の導電体層の幅および間隔を制御し、第
２の絶縁膜を形成する上記工程においては、第２の絶縁
膜の厚さを制御することにより、凹部が所定の横断面に
なるように形成する。

【００１５】この製造方法によれば、第１の導電体層の
幅さおよび間隔と、第２の絶縁膜の厚さを制御すること
により、第２の導電体層の形成行程においてマスクを用
いたパターニングを必要とすることなく、第１の導電体
層のほぼ中央の領域の所望の高さにに、所定横断面形状
を有する第２の導電体層を自己整合的に形成することが
できる。

【００１６】また、第２の導電体層を形成した後の第２
の絶縁膜表面がほぼ平坦になるため、さらにその上に形
成される絶縁膜の表面も、この絶縁膜の成膜材料として
特に平坦化特性の優れたものを用いなくてもほぼ平坦に
形成され、平坦な表面上に、その後の上層配線層の形成
を行なうことができる。したがって、第２の絶縁膜上に
形成される絶縁膜の成膜材料の選択肢が増加し、絶縁耐
圧性能に優れた成膜材料や比誘電率の低い成膜材料を、
従来に比べて容易に用いることができるようになり、し
かも平坦化のための特別な工程を必要としないという利
点がある。

【００１７】本発明の半導体装置の製造方法の好ましい
実施例では、第１の導電体層を形成する工程において
は、該第１の導電体層の幅、厚さおよび間隔を互いに略
等しくなるように制御し、第２の絶縁膜を形成する工程
においては、第２の絶縁膜の厚さが第１の導電体層の幅
と略等しくなるように制御して、凹部が、導電体層と略
同一の横断面を有するように形成することにより、凹部
を埋め込むように形成された第２の導電体層が、第１の
導電体層と略同一の横断面を有するとともに第１の導電
体層と同一の機能を有する配線を構成する。この製造方
法を適用することにより、上記第１の局面の構造を有す
る本発明の半導体装置を、自己整合的に形成することが
できる。

【００１８】本発明の半導体装置の製造方法の他の好ま
しい実施例では、第２の絶縁膜を形成する工程において
は、第２の絶縁膜の厚さを第１の導電体層の厚さよりも
薄くするように制御することによって、第２の絶縁膜
を、凹部の底部が、隣接する第１の導電体層間において
該第１の導電体層の上面よりも低く位置するように形成
され、さらに、凹部を埋め込むように第２の導電体層を
形成する工程の後に、第２の導電体層をアースする工程
を備える。この製造方法を適用することにより、上記第
２の局面の構造を有する本発明の半導体装置を、自己整
合的に形成することができる。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面に基づいて説明する。

【００２０】（実施の形態１）図１は、本発明の実施の
形態１における配線構造を備えたＤＲＡＭの、メモリセ
ル近傍の断面構造を示している。本実施の形態のＤＲＡ
Ｍにおいては、図１に示すように、半導体基板１０上
に、ＭＯＳトランジスタ７およびキャパシタ８を含むメ
モリセル領域が形成され、ＭＯＳトランジスタ７のソー
ス／ドレイン領域の一方には、パッド層を介してビット
線９が接続されている。ＭＯＳトランジスタ７のソース
／ドレイン領域の他方には、キャパシタ８の下部電極が
接続されている。このメモリセル領域は、全体として約
１μｍの厚さの第１の絶縁膜１によって覆われており、
この第１の絶縁膜１の平坦な表面上に、本発明の第１の
導電体層を構成するアルミニウム配線層２ａ，２ｃが形
成されている。これらのアルミニウム配線層２ａ，２ｃ
および第１の絶縁膜１表面を覆う第２の絶縁膜３には、
アルミニウム配線層２ａ，２ｃの中間の領域上に凹部が
形成されており、この凹部を埋め込むように、アルミニ
ウム配線層２ａ，２ｃと平行に延びるアルミニウム配線
層２ｂ，２ｄが形成されている。本実施の形態において
は、このアルミニウム配線層２ｂ，２ｄが本発明の第２
の導電体層を構成する。

【００２１】アルミニウム配線層２ｂ，２ｄおよび第２
の絶縁膜のほぼ平坦な上表面には、第３の絶縁膜５が形
成され、この第３の絶縁膜５の表面上に、上層アルミニ
ウム配線層６が形成されている。

【００２２】本実施の形態においては、アルミニウム配
線層２ａ，２ｃおよびアルミニウム配線層２ｂ，２ｄは
いずれも、１辺が０．２５μｍ程度のほぼ正方形の横断
面形状を有しており、それぞれ同一の機能を果たすため
の配線を構成している。また、これらのアルミニウム配
線層２ａ，２ｂ，２ｃ，２ｄの間隔は、その幅（約０．
２５μｍ）にほぼ等しく、また、下側のアルミニウム配
線層２ａ，２ｃの上表面と、上側のアルミニウム配線層
２ｂ，２ｄの下表面とが、ほぼ同一の高さに位置してい
る。

【００２３】このような配線構造によれば、ほぼ同一の
断面形状を有する配線を交互に異なる高さに形成すると
ともに、隣接する配線間の配線間距離を実質的に大きく
することができる。したがって、この配線構造を適用す
ることにより、配線間容量を低減した同一機能を有する
複数の平行配線を形成することができる。

【００２４】このような配線構造の形成行程は、図２を
参照して次のように説明される。まず、図２（ａ）に示
すように、第１の絶縁膜１表面上に、横断面形状が１辺
の長さ（図に示す寸法ｘ）０．２５μｍ程度のほぼ正方
形を有する、互いにほぼ平行に延びるアルミニウム配線
層２ａ，２ｃをパターニング形成する。アルミニウム配
線層２ａ，２ｃ間の間隔は、寸法ｘの３倍、すなわち
０．７５μｍ程度になるように設定する。このようにア
ルミニウム配線層２ａ，２ｃ間の間隔を設定するのは、
その後に成膜される第２の絶縁膜３の厚さと、アルミニ
ウム配線層２ｂ，２ｄの幅とを考慮したものである。

【００２５】次に、図２（ｂ）に示すように、プラズマ
ＣＶＤ法によって、第１の絶縁膜１およびアルミニウム
配線層２ａ，２ｃ上全面を覆うように、シリコン酸化膜
を堆積し、厚さｘの第２の絶縁膜３を形成する。この状
態において、アルミニウム配線層２ａ，２ｃの間の中間
の領域には、第２の絶縁膜３上に、幅および深さがとも
に寸法ｘ（＝０．２５μｍ）の、アルミニウム配線層２
ａ，２ｃとほぼ平行に延びる凹部３ａが形成される。

【００２６】次に、第２の絶縁膜３上全面にアルミニウ
ム膜を形成し、それを第２の絶縁膜３の凹部３ａを除く
上表面までエッチバックすることによって、凹部３ａ内
にアルミニウム配線層２ｂ，２ｄを埋込み形成する。こ
のようにして形成されたアルミニウム配線層２ｂ，２ｄ
は、底面がアルミニウム配線層２ａ，２ｃの上面とほぼ
同一高さにあり、横断面形状は、アルミニウム配線層２
ａ，２ｃの横断面とほぼ同一の正方形となる。

【００２７】その後、第２の絶縁膜３およびアルミニウ
ム配線層２ｂ，２ｄ上全面を覆うように、プラズマＣＶ
Ｄ法によってシリコン酸化膜を堆積して、０．４２μｍ
程度の厚さの第３の絶縁膜５を形成し、その上に上層ア
ルミニウム配線層６をパターヌング形成する。このよう
にして、図１に示した配線構造を形成することができ
る。

【００２８】この製造方法によれば、アルミニウム配線
層２ａ，２ｃの厚さおよび幅と、第２の絶縁膜の厚さを
制御することにより、上側のアルミニウム配線層２ｂ，
２ｄの形成行程においてマスクを用いたパターニングを
必要とすることなく、下側のアルミニウム配線層２ａ，
２ｃのほぼ中央の領域に、アルミニウム配線層２ａ，２
ｃの上面とほぼ同一高さの底面を有し、かつほぼ同一の
横断面形状を有するアルミニウム配線層２ｂ，２ｄを、
自己整合的に形成することができる。

【００２９】また、アルミニウム配線層２ｂ，２ｄを形
成した後の第２の絶縁膜３表面がほぼ平坦になるため、
その上に形成される第３の絶縁膜５の表面も、この第３
の絶縁膜５として特に平坦化特性の良好な成膜材料を選
ばなくても、ほぼ平坦に形成され、平坦な表面上に、そ
の後の上層アルミニウム配線層６の形成を行なうことが
できる。したがって、第３の絶縁膜５の成膜材料の選択
肢が増加し、絶縁耐圧性能に優れた成膜材料や比誘電率
の低い成膜材料を、従来に比べて容易に用いることがで
きるようになり、しかも平坦化のための特別な工程を必
要としないという利点がある。

【００３０】（実施の形態２）図３は、本発明の実施の
形態２における配線構造を備えたＤＲＡＭの、メモリセ
ル近傍の断面構造を示している。本実施の形態のＤＲＡ
Ｍは、第１の絶縁膜１から下の構造は、図１に示した上
記実施の形態１と同様である。本実施の形態において
は、図３に示すように、第１の絶縁膜１の平坦な表面上
に、いずれも横断面が１辺約０，２５μｍのほぼ正方形
を有するアルミニウム配線層２ａ，２ｂ，２ｃ，２ｄ
が、互いに平行に延びるように、かつほぼ等間隔に形成
されている。本実施の形態においては、これらのアルミ
ニウム配線層２ａ，２ｂ，２ｃ，２ｄが本発明の第１の
導電体層を構成する。

【００３１】これらのアルミニウム配線層２ａ，２ｂ，
２ｃ，２ｄの上面と側面、および第１の絶縁膜１の表面
には、約０．０８μｍの厚さのシリコン酸化膜からなる
第２の絶縁膜３が形成されている。隣接するアルミニウ
ム配線層２ａ，２ｂ，２ｃ，２ｄの中間の領域上には、
幅約０．０９μｍ，深さ約０．２５μｍの凹部が形成さ
れ、この凹部には、本発明の第２の導電体層を構成す
る、アルミニウムからなるシールド４が埋込み形成され
ている。このシールド４はアース１１に接続されること
により、アルミニウム配線層２ａ，２ｂ，２ｃ，２ｄが
構成する配線間をシールドして相互の電気的影響を低減
するアースラインとして機能する。本実施の形態におい
ては、シールド４の側面は、その底面の高さからアルミ
ニウム配線層２ａ，２ｂ，２ｃ，２ｄの上面の高さまで
の約０．１７μｍにわたって、アルミニウム配線層２
ａ，２ｂ，２ｃ，２ｄの側面と対向している。このシー
ルド４のシールド効果は、シールド４を構成する導電体
が配線間において深く埋め込まれる程大きくなるため、
この領域における第２の絶縁膜３は、可能な限り薄く形
成されることが好ましい。

【００３２】第２の絶縁膜およびシールド４のほぼ平坦
な上表面には、約０．４２μｍの厚さのシリコン酸化膜
からなる第３の絶縁膜５が形成され、この第３の絶縁膜
５の表面上に、上層アルミニウム配線層６が形成されて
いる。

【００３３】このような配線構造によれば、配線間のシ
ールド効果を有する構造を、チップ面積を拡大すること
なく、以下に述べるような製造工程により、従来のリソ
グラフィー技術を適用して形成することができる。

【００３４】このような配線構造の形成行程は、図４を
参照して次のように説明される。まず、図４（ａ）に示
すように、第１の絶縁膜１表面上に、横断面形状が１辺
の長さ（図に示す寸法ｘ）０．２５μｍ程度のほぼ正方
形を有する、互いにほぼ平行に延びるアルミニウム配線
層２ａ，２ｂ，２ｃ，２ｄをパターニング形成する。ア
ルミニウム配線層２ａ，２ｂ，２ｃ，２ｄ間の間隔は、
寸法ｘと同じ０．２５μｍ程度になるように設定する。

【００３５】次に、図４（ｂ）に示すように、プラズマ
ＣＶＤ法によって、第１の絶縁膜１およびアルミニウム
配線層２ａ，２ｂ，２ｃ，２ｄ上全面を覆うように、シ
リコン酸化膜を堆積し、厚さ０．０８μｍ程度の第２の
絶縁膜３を形成する。この状態において、アルミニウム
配線層２ａ，２ｂ，２ｃ，２ｄの間の中間の領域には、
第２の絶縁膜３上に、幅約０．０９μｍ，深さ約０．２
５μｍの凹部の、アルミニウム配線層２ａ，２ｂ，２
ｃ，２ｄとほぼ平行に延びる凹部３ａが形成される。

【００３６】次に、第２の絶縁膜３上全面にアルミニウ
ム膜を形成し、それを第２の絶縁膜３の凹部３ａを除く
上表面までエッチバックすることによって、凹部３ａ内
にシールド４を埋込み形成する。その後、図４（ｃ）に
示すように、第２の絶縁膜３およびシールド４上全面を
覆うように、プラズマＣＶＤ法によってシリコン酸化膜
を堆積して、０．４２μｍ程度の厚さの第３の絶縁膜５
を形成し、その上にさらに上層アルミニウム配線層６を
パターニング形成する。このようにして、図３に示した
配線構造を形成することができる。

【００３７】この製造方法によれば、アルミニウム配線
層２ａ，２ｂ，２ｃ，２ｄの厚さおよび幅と、第２の絶
縁膜の厚さを制御することにより、シールド４の形成行
程においてマスクを用いたパターニングを必要とするこ
となく、アルミニウム配線層２ａ，２ｂ，２ｃ，２ｄ間
のほぼ中央の領域に、アルミニウム配線層２ａ，２ｂ，
２ｃ，２ｄの側面と対向する側面を有するシールド４
を、自己整合的に形成することができる。

【００３８】また、シールド４を形成した後のシールド
４および第２の絶縁膜３の表面がほぼ平坦になるため、
その上に形成される第３の絶縁膜５の表面も、この第３
の絶縁膜５として特に平坦化特性の良好な成膜材料を選
ばなくても、ほぼ平坦に形成され、平坦な表面上に、そ
の後の上層アルミニウム配線層６の形成を行なうことが
できる。したがって、上記実施の形態１の場合と同様
に、第３の絶縁膜５の成膜材料の選択肢が増加し、絶縁
耐圧性能に優れた成膜材料や比誘電率の低い成膜材料
を、従来に比べて容易に用いることができるようにな
り、しかも平坦化のための特別な工程を必要としないと
いう利点がある。

【００３９】なお、上記各実施の形態２では、アルミニ
ウム配線層２ａ，２ｂ，２ｃ，２ｄの横断面形状を、１
辺の長さが約０．２５μｍの略正方形とした場合につい
て述べたが、その横断面形状は略正方形に限られるもの
ではなく、また隣接するアルミニウム配線層２ａ，２
ｂ，２ｃ，２ｄ間の間隔も、目的に応じて適宜変更可能
である。

【００４０】また、上記各実施の形態ではいずれも、各
絶縁膜としてシリコン酸化膜を、配線やシールドを構成
する各導電体層としてアルミニウムを用いた場合につい
て説明したが、絶縁膜としてたとえばＳｉＯＦ膜などの
他の絶縁材料を、導電体層として銅などの他の導電材料
を用いてもよいことは言うまでもない。

【００４１】また、上記各実施の形態は、本発明を具現
化した単なる例示にすぎず、本発明は、特許請求の範囲
に記載した構成に均等の範囲で変更を加えた種々の態様
を含むものである。

【００４２】

【発明の効果】以上説明したように、本発明の第１の局
面の半導体装置の構造によれば、ほぼ同一の断面形状を
有する第１および第２の導電体層を交互に異なる高さに
形成するとともに、隣接する導電体層間の距離を実質的
に大きくすることができる。したがって、第１および第
２の導電体層を配線として用いることにより、配線間容
量を低減した同一機能を有する複数の平行配線を形成す
ることができる。その結果、同一機能を有する複数の配
線を、特性を劣化させることなく、より高密度に形成す
ることが可能になる。

【００４３】また、本発明の第２の局面の半導体装置の
構造によれば、第１の導電体層を配線として用いる場合
において、第２の導電体層がシールドとして作用し、隣
接配線間の電気的影響を低減することができるため、半
導体装置の誤動作を防止することができる。また、この
ような構造は、チップ面積を拡大することなく、以下に
述べるような製造工程により、従来のリソグラフィー技
術を適用して比較的容易に形成することができる。よっ
て、同一高さに位置する複数の平行配線を、特性を劣化
させることなく、より高密度に形成することが可能にな
る。

【００４４】本発明の製造方法によれば、第１の導電体
層の幅、厚さおよび間隔と、第２の絶縁膜の厚さを制御
することにより、第２の導電体層の形成行程においてマ
スクを用いたパターニングを必要とすることなく、第１
の導電体層のほぼ中央の領域の所望の高さに、所定横断
面形状を有する第２の導電体層を自己整合的に形成する
ことができる。よって、第１の導電体層の幅さおよび間
隔と、第２の絶縁膜の厚さを適宜設定することにより、
本発明の半導体装置の上述の第１および第２の局面の構
造を、自己整合的に形成可能であり、その結果、特性が
優れかつ集積度の高い配線構造を効率良く形成すること
ができるという特有の効果を奏する。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における配線構造を含
むＤＲＡＭの、メモリセル近傍の構造を示す断面図であ
る。

【図２】 本発明の実施の形態１における配線構造を形
成する工程を順次示す断面図である。

【図３】 本発明の実施の形態２における配線構造を含
むＤＲＡＭの、メモリセル近傍の構造を示す断面図であ
る。

【図４】 本発明の実施の形態２の配線構造を形成する
工程を順次示す断面図である。

【図５】 本発明に関連する配線構造を備えた従来のＤ
ＲＡＭの、メモリセル近傍の構造を示す断面図である。

【図６】 図５に示した従来の配線構造の問題点を解消
するために提案された従来のＤＲＡＭの、メモリセル近
傍の構造を示す断面図である。

【符号の説明】

１ 第１の絶縁膜膜、２ａ，２ｂ，２ｃ，２ｄ アルミ
ニウム配線層、３ 第２の絶縁膜、４ シールド、５
第３の絶縁膜、６ 上層アルミニウム配線層、７ ＭＯ
Ｓトランジスタ、８ キャパシタ、９ ビット線、１０
シリコン基板、１１ アース。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 素子領域が形成された半導体基板上に、
   第１の絶縁膜を介して、互いに平行に延びるように複数
   個並んで形成された、横断面が略正方形をなす第１の導
   電体層と、 互いに隣接する前記第１の導電体層の間の領域におい
   て、該第１の導電体層と第２の絶縁膜を介して略平行に
   延びるとともに、前記第１の導電体層の横断面と略同一
   形状の横断面を有する第２の導電体層とを備え、 前記第２の底面の位置が、前記第１の導電体層の上面と
   略同一高さに配され、かつ、前記第１の導電体層の側面
   と、該第１の導電体層の側面に対向する前記第２の導電
   体層の側面との間隔が、前記第１の導電体層の幅と略等
   しくなるように形成された、半導体装置。
2. 【請求項２】 素子領域が形成された半導体基板上に、
   第１の絶縁膜を介して、互いに平行に延びるように複数
   個並んで形成された第１の導電体層と、 互いに隣接する前記第１の導電体層の間の領域におい
   て、該第１の導電体層と第２の絶縁膜を介して略平行に
   延びるとともに、前記第１の導電体層とは電気的に絶縁
   された第２の導電体層とを備え、 前記第２の導電体層の底面が前記第１の導電体層の上面
   よりも低い位置にあるとともに、前記第２の導電体層が
   アースされた、半導体装置。
3. 【請求項３】 素子領域が形成された半導体基板上に、
   第１の絶縁膜を介して、略同一平面上において互いに平
   行に延びる複数個の第１の導電体層を形成する工程と、 前記第１の導電体層および前記第１の絶縁膜を覆うよう
   に、かつ、互いに隣接する前記第１の導電体層の間の領
   域において、前記第１の導電体層と略平行に延びる凹部
   を形成するように、前記半導体基板上に第２の絶縁膜を
   形成する工程と、 前記第２の絶縁膜の前記凹部に埋め込まれるように第２
   の導電体層を形成する工程とを備え、 前記第１の導電体層を形成する工程においては、該第１
   の導電体層の幅および間隔を制御し、前記第２の絶縁膜
   を形成する工程においては、前記第２の絶縁膜の厚さを
   制御することにより、前記凹部が所定の横断面になるよ
   うに形成する、半導体装置の製造方法。
4. 【請求項４】 前記第１の導電体層を形成する工程にお
   いては、該第１の導電体層の幅、厚さおよび間隔を互い
   に略等しくなるように制御し、前記第２の絶縁膜を形成
   する工程においては、前記第２の絶縁膜の厚さが前記第
   １の導電体層の幅と略等しくなるように制御して、前記
   凹部が、前記第１の導電体層と略同一の横断面を有する
   ように形成することにより、前記凹部を埋め込むように
   形成された前記第２の導電体層が、前記第１の導電体層
   と略同一の横断面を有するとともに前記第１の導電体層
   と同一の機能を有する配線を構成する、請求項３記載の
   半導体装置の製造方法。
5. 【請求項５】 前記第２の絶縁膜を形成する前記工程に
   おいては、前記第２の絶縁膜の厚さを前記第１の導電体
   層の厚さよりも薄くするように制御することによって、
   前記第２の絶縁膜を、前記凹部の底部が、隣接する前記
   第１の導電体層間において該第１の導電体層の上面より
   も低く位置するように形成され、さらに、 前記凹部を埋め込むように第２の導電体層を形成する前
   記工程の後に、前記導電体層をアースする工程を備え
   た、請求項３記載の半導体装置の製造方法。