JP2739487B2 - 描画処理装置及びその描画処理装置を用いた画像表示装置 - Google Patents
描画処理装置及びその描画処理装置を用いた画像表示装置Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、表示制御技術さらにはカラーグラフィッ
ク表示システムに適用して有効な技術に関し、例えばビ
ットマップ方式で画像データを保持する画像メモリに対
する図形データ描画機能を有する描画プロセッサもしく
はグラフィック・コントローラに利用して有効な技術に
関する。
ク表示システムに適用して有効な技術に関し、例えばビ
ットマップ方式で画像データを保持する画像メモリに対
する図形データ描画機能を有する描画プロセッサもしく
はグラフィック・コントローラに利用して有効な技術に
関する。
［従来の技術］ 近年、ラスタスキャン方式のCRT表示装置を備え、複
雑な図形をカラー表示するグラフィック表示システムに
おいては、ホスト側のメインメモリに格納された図形情
報に基づいて、画像データを形成し、CRT表示画面上の
各画素に一対一で対応されたビットマップ方式の画像メ
モリ（フレームバッファ）に対して画像データを描画す
る機能を有する描画プロセッサや、マルチプロセッサ構
成のグラフィック・コントローラが用いられるようにな
ってきている。そのようなグラフィック・コントローラ
には、論理演算器機能を使った２つの画像の重ね合せ機
能を有するものがある（日経マグロウヒル社発行、「日
経エレクトロニクス」1984年５月21日号、第222頁〜第2
45頁）。
雑な図形をカラー表示するグラフィック表示システムに
おいては、ホスト側のメインメモリに格納された図形情
報に基づいて、画像データを形成し、CRT表示画面上の
各画素に一対一で対応されたビットマップ方式の画像メ
モリ（フレームバッファ）に対して画像データを描画す
る機能を有する描画プロセッサや、マルチプロセッサ構
成のグラフィック・コントローラが用いられるようにな
ってきている。そのようなグラフィック・コントローラ
には、論理演算器機能を使った２つの画像の重ね合せ機
能を有するものがある（日経マグロウヒル社発行、「日
経エレクトロニクス」1984年５月21日号、第222頁〜第2
45頁）。
［発明が解決しようとする課題］ ところで、カラーグラフィック表示システムでは、画
像データの表示は、赤と緑と青の３原色の混合比により
色相を決定している。従って、画像の重ね合せ等の処理
に際しては、画像の最小単位である画素ごとではなく３
原色の各色情報ごとに演算処理を行う必要がある。
像データの表示は、赤と緑と青の３原色の混合比により
色相を決定している。従って、画像の重ね合せ等の処理
に際しては、画像の最小単位である画素ごとではなく３
原色の各色情報ごとに演算処理を行う必要がある。
しかるに、カラーグラフィック表示では一画素を８ビ
ットから16ビットのような連続した複数ビットで構成
し、さらに一画素のデータを構成する各ビットを３原色
に分割し、各色情報に２ビットとか４ビットを割り当て
る方式がある。この方式においては、重ね合せ処理の際
の演算の種類にORやANDのような論理演算を採用したと
きは問題はないが、加算や減算を用いると、ビット間で
キャリーやボローが生じるため、３原色間の干渉が起こ
るという欠点がある。
ットから16ビットのような連続した複数ビットで構成
し、さらに一画素のデータを構成する各ビットを３原色
に分割し、各色情報に２ビットとか４ビットを割り当て
る方式がある。この方式においては、重ね合せ処理の際
の演算の種類にORやANDのような論理演算を採用したと
きは問題はないが、加算や減算を用いると、ビット間で
キャリーやボローが生じるため、３原色間の干渉が起こ
るという欠点がある。
なお、重ね合せの際の演算の種類を論理演算にのみ限
定すればそのような問題は生じないが、より豊富なカラ
ー表示が行おうとすると、論理演算のみでは不十分であ
る。
定すればそのような問題は生じないが、より豊富なカラ
ー表示が行おうとすると、論理演算のみでは不十分であ
る。
この発明の目的は、カラーグラフィック表示システム
において、より豊富なカラー表示を可能とする描画プロ
セッサを提供することにある。
において、より豊富なカラー表示を可能とする描画プロ
セッサを提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。
については、本明細書の記述および添附図面から明らか
になるであろう。
［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、本願発明に係る描画処理装置は、画素当た
りのデータのビット数を指定するモード設定手段と、複
数の単位演算手段を含み、所定の演算を画像データに対
して行う論理演算手段と、上記モード設定手段によって
指定されたビット数に従って、上記複数の単位演算手段
を、電気的に複数のグループに分割するモード手段と、
各画素の色を定めるために、画素当たりのデータに含ま
れる３原色データのそれぞれの数を指定する状態設定手
段と、分割された上記グループのそれぞれにおける複数
の単位演算手段を、上記状態設定手段によって指定され
た少なくとも３個のグループに電気的に分割し、分割さ
れた前記グループ間でデータの伝達を禁止するようにし
た状態手段と、から構成され、分割された上記グループ
のそれぞれは、上記モード設定手段によって指定された
数に対応する数の単位演算手段を含むように構成され
る。
りのデータのビット数を指定するモード設定手段と、複
数の単位演算手段を含み、所定の演算を画像データに対
して行う論理演算手段と、上記モード設定手段によって
指定されたビット数に従って、上記複数の単位演算手段
を、電気的に複数のグループに分割するモード手段と、
各画素の色を定めるために、画素当たりのデータに含ま
れる３原色データのそれぞれの数を指定する状態設定手
段と、分割された上記グループのそれぞれにおける複数
の単位演算手段を、上記状態設定手段によって指定され
た少なくとも３個のグループに電気的に分割し、分割さ
れた前記グループ間でデータの伝達を禁止するようにし
た状態手段と、から構成され、分割された上記グループ
のそれぞれは、上記モード設定手段によって指定された
数に対応する数の単位演算手段を含むように構成され
る。
［作用］ 上記した手段によれば、状態設定手段からの指定によ
って単位演算手段を複数個のグループに電気的に分割
し、その分割されたグループ間でデータの伝達を禁止す
ることにより、分割された各単位演算手段ごとに３原色
の各色データの加減算処理を実行できるため、各色デー
タ間でキャリーやボローが伝達されることがなく、３原
色間の干渉を防止して、豊富なカラー表示を行うことが
できる。
って単位演算手段を複数個のグループに電気的に分割
し、その分割されたグループ間でデータの伝達を禁止す
ることにより、分割された各単位演算手段ごとに３原色
の各色データの加減算処理を実行できるため、各色デー
タ間でキャリーやボローが伝達されることがなく、３原
色間の干渉を防止して、豊富なカラー表示を行うことが
できる。
［実施例］ 第２図には、本発明に係る描画処理装置としての描画
プロセッサを使用した画像表示装置の一例を示す。
プロセッサを使用した画像表示装置の一例を示す。
この画像表示装置は、マイクロプロセッサ（以下MPU
と称する）１と、システムプログラムが格納されたROM
（読出し専用記憶装置）やMPUが働くときのワークエリ
アとなるRAM（随時読出し書込可能な記憶装置）等から
なるシステムメモリ２、CRT表示装置11に表示される表
示画像データを画素対応で記憶する画像メモリとしての
フレーム・バッファ３、MPU1からの指令に基づいてフレ
ーム・バッファ３に表示画像データの書込みを行なう描
画プロセッサ４、フレーム・バッファ３内の表示画像デ
ータの読出しを行なうCRTコントローラ５、フレーム・
バッファ３内から読み出された表示画像データに基づい
てビデオ信号を形成し出力する並−直列変換器６および
ビデオ信号のカラー化やスクロール機能等を実現するビ
デオ制御回路７などから構成されている。なお、8a,8b
はそれぞれシステムのアドレスバス、データバスであ
る。
と称する）１と、システムプログラムが格納されたROM
（読出し専用記憶装置）やMPUが働くときのワークエリ
アとなるRAM（随時読出し書込可能な記憶装置）等から
なるシステムメモリ２、CRT表示装置11に表示される表
示画像データを画素対応で記憶する画像メモリとしての
フレーム・バッファ３、MPU1からの指令に基づいてフレ
ーム・バッファ３に表示画像データの書込みを行なう描
画プロセッサ４、フレーム・バッファ３内の表示画像デ
ータの読出しを行なうCRTコントローラ５、フレーム・
バッファ３内から読み出された表示画像データに基づい
てビデオ信号を形成し出力する並−直列変換器６および
ビデオ信号のカラー化やスクロール機能等を実現するビ
デオ制御回路７などから構成されている。なお、8a,8b
はそれぞれシステムのアドレスバス、データバスであ
る。
特に制限されないが、この実施例では描画プロセッサ
４から出力される描画アドレスはラッチ回路９にラッチ
されてフレーム・バッファ３に供給される。また、フレ
ーム・バッファ３に書込みされる描画データあるいは読
み出された表示データのやりとりは、バスドライバ10を
介して行なわれる。さらに、この実施例では切換回路
（スイッチ）12を介してフレーム・バッファ３がシステ
ムバス（8a,8b）に接続され、MPU1が直接フレーム・バ
ッファ３をアクセスし描画を行なうこともできるように
されている。
４から出力される描画アドレスはラッチ回路９にラッチ
されてフレーム・バッファ３に供給される。また、フレ
ーム・バッファ３に書込みされる描画データあるいは読
み出された表示データのやりとりは、バスドライバ10を
介して行なわれる。さらに、この実施例では切換回路
（スイッチ）12を介してフレーム・バッファ３がシステ
ムバス（8a,8b）に接続され、MPU1が直接フレーム・バ
ッファ３をアクセスし描画を行なうこともできるように
されている。
上記描画プロセッサ４は、所定の描画アルゴリズムに
従って、描画アドレスや描画データの演算を行ない、MP
U1から供給されるコマンドに応じた描画処理を実行する
機能を有している。
従って、描画アドレスや描画データの演算を行ない、MP
U1から供給されるコマンドに応じた描画処理を実行する
機能を有している。
第３図には、画像の重ね合せ機能を有する描画プロセ
ッサの一実施例が示されている。
ッサの一実施例が示されている。
この実施例の描画プロセッサは、特に制限されない
が、公知の半導体集積回路の製造技術によって、単結晶
シリコンのような１つの半導体チップ上において形成さ
れる。
が、公知の半導体集積回路の製造技術によって、単結晶
シリコンのような１つの半導体チップ上において形成さ
れる。
ソースデータレジスタはSLBUとSLBVから構成される。
ソースデータレジスタSLBUとSLBVには、２ワード分のデ
ータが格納される。例えば、データバスUBBとVBBは、32
ビットのバスにより構成され、32ビットの単位でのデー
タ転送が行なわれる。上記ソースデータレジスタSLBUと
SLBVは、32ビットのレジスタにより構成されることによ
って、２サイクルにより上記２ワード分のソースデータ
が格納される。
ソースデータレジスタSLBUとSLBVには、２ワード分のデ
ータが格納される。例えば、データバスUBBとVBBは、32
ビットのバスにより構成され、32ビットの単位でのデー
タ転送が行なわれる。上記ソースデータレジスタSLBUと
SLBVは、32ビットのレジスタにより構成されることによ
って、２サイクルにより上記２ワード分のソースデータ
が格納される。
例えば、描画プロセッサは外部のマイクロプロセッサ
MPUから送られた命令コードを命令レジスタIRにフェッ
チし、制御部CONTで解読して実行ユニットEXECに対する
制御信号C1〜Ciを生成し、実行ユニットをシーケンシャ
ルに動作させてフレームバッファFBのソース領域をアク
セスして、ソースデータを32ビットの単位で取り出す。
すなわち、第３図において、メモリアドレスレジスタMA
RによりメモリアクセスしてフレームバッファFBに結合
されるバスIDBに読み出された情報は、リードデータレ
ジスタRDBRに取り込まれる。このリードデータレジスタ
RDBRの信号は、バスUBBを通して図示しないテンポラリ
レジスタに一旦取り込まれる。次の１ワード分のデータ
も上記同様にリードデータレジスタRDBRに取り込まれ、
上記バスUBBを介してソースデータレジスタSLBUに取り
込まれる。このとき、上記テンポラリレジスタに格納さ
れた１つ前の１ワード分のデータは、バスVBBを介して
ソースデータレジスタSLBVに転送される。これによっ
て、２ワード分のソースデータがソースデータレジスタ
SLBUとSLBVに読み出されることになる。
MPUから送られた命令コードを命令レジスタIRにフェッ
チし、制御部CONTで解読して実行ユニットEXECに対する
制御信号C1〜Ciを生成し、実行ユニットをシーケンシャ
ルに動作させてフレームバッファFBのソース領域をアク
セスして、ソースデータを32ビットの単位で取り出す。
すなわち、第３図において、メモリアドレスレジスタMA
RによりメモリアクセスしてフレームバッファFBに結合
されるバスIDBに読み出された情報は、リードデータレ
ジスタRDBRに取り込まれる。このリードデータレジスタ
RDBRの信号は、バスUBBを通して図示しないテンポラリ
レジスタに一旦取り込まれる。次の１ワード分のデータ
も上記同様にリードデータレジスタRDBRに取り込まれ、
上記バスUBBを介してソースデータレジスタSLBUに取り
込まれる。このとき、上記テンポラリレジスタに格納さ
れた１つ前の１ワード分のデータは、バスVBBを介して
ソースデータレジスタSLBVに転送される。これによっ
て、２ワード分のソースデータがソースデータレジスタ
SLBUとSLBVに読み出されることになる。
このとき、デスティネーションデータとのバウンダリ
処理のために、２ワード分のソースデータが読み出され
る。すなわち、第４図に示すように、ソースデータSD
が、２ワードにまたがってないし画素データからな
る場合、画素ないしを含む１ワードのソースデータ
SD1と、画素とを含む他の１ワードのソースデータS
D2が取り出される。一方、ディスティネーションデータ
DDが、画素とを含むワードと、画素ないし画素
を含むワードからなる場合、バレルシフタBRLSFTにより
ソースデータSD1の画素ととがシフトされて上記デ
スティネーションデータDD1に合わせ込まれる。このよ
うなバレルシフタBRLSFTの出力信号は、第３図のレジス
タDLBを介してバスVBB、WBBおよびCLBに選択的に伝えら
れる。例えば、カラー演算を行なうときには、上記カラ
ーバスCLBに伝えられ、色比較演算回路AUおよび画像演
算回路LUに供給される。
処理のために、２ワード分のソースデータが読み出され
る。すなわち、第４図に示すように、ソースデータSD
が、２ワードにまたがってないし画素データからな
る場合、画素ないしを含む１ワードのソースデータ
SD1と、画素とを含む他の１ワードのソースデータS
D2が取り出される。一方、ディスティネーションデータ
DDが、画素とを含むワードと、画素ないし画素
を含むワードからなる場合、バレルシフタBRLSFTにより
ソースデータSD1の画素ととがシフトされて上記デ
スティネーションデータDD1に合わせ込まれる。このよ
うなバレルシフタBRLSFTの出力信号は、第３図のレジス
タDLBを介してバスVBB、WBBおよびCLBに選択的に伝えら
れる。例えば、カラー演算を行なうときには、上記カラ
ーバスCLBに伝えられ、色比較演算回路AUおよび画像演
算回路LUに供給される。
色比較演算回路AUは、上記ワード単位での種々のカラ
ー演算を行なう。例えば、カラー比較レジスタCLCMPに
より指定される色情報との一致検出、大小判定等を行な
う。あるいはデスティネーションのデータと上記ソース
データとの比較演算を行なう。あるいはデスティネーシ
ョンのデータとカラー比較レジスタCLCMPにより指定さ
れる色情報との比較演算を行なう。零拡張回路ZEは、画
素単位での一致結果を処理する。
ー演算を行なう。例えば、カラー比較レジスタCLCMPに
より指定される色情報との一致検出、大小判定等を行な
う。あるいはデスティネーションのデータと上記ソース
データとの比較演算を行なう。あるいはデスティネーシ
ョンのデータとカラー比較レジスタCLCMPにより指定さ
れる色情報との比較演算を行なう。零拡張回路ZEは、画
素単位での一致結果を処理する。
例えば下地の色と同じ色の画素に対するノーオペレー
ションや、上記カラー比較レジスタCLCMPにより指定さ
れた色のデータの切り出しが行なわれる。キャリー拡張
回路CEは、上記大小比較の・・・を行なう。上記色比較
演算回路AUの出力信号は、色比較モードに応じてセレク
タCMPMSELを介してマスクバスMSKBに出力される。
ションや、上記カラー比較レジスタCLCMPにより指定さ
れた色のデータの切り出しが行なわれる。キャリー拡張
回路CEは、上記大小比較の・・・を行なう。上記色比較
演算回路AUの出力信号は、色比較モードに応じてセレク
タCMPMSELを介してマスクバスMSKBに出力される。
画像演算回路LUは、ビット単位（画素単位）あるいは
３原色単位での各種論理演算および算術演算、例えば下
地との加算演算処理を行なってフレームバッファFBに対
するワード単位での書き込み情報を形成する。このと
き、マルチプレクサ等の併用によりマスクレジスタMSK
により指定されたビットに対して書き込みを禁止させる
こともできる。これによって、上記第４図において、ワ
ード単位での書き込みの際に、有効な画素が存在しない
部分に×印を付したようなマスク処理を行なうことがで
きる。
３原色単位での各種論理演算および算術演算、例えば下
地との加算演算処理を行なってフレームバッファFBに対
するワード単位での書き込み情報を形成する。このと
き、マルチプレクサ等の併用によりマスクレジスタMSK
により指定されたビットに対して書き込みを禁止させる
こともできる。これによって、上記第４図において、ワ
ード単位での書き込みの際に、有効な画素が存在しない
部分に×印を付したようなマスク処理を行なうことがで
きる。
第１図には、上記画像演算回路LUのうち算術演算器の
具体的な論理回路構成例が示されている。
具体的な論理回路構成例が示されている。
この実施例の算術演算部は、公知の全加算器ADDを単
位加算器として例えば32個シリーズに、すなわち下位の
全加算器ADDiのキャリー出力Coutを上位の全加算器ADDi
+1のキャリー入力端子Cinに入力させるように接続がな
されている。これによって、最大32ビット長の画像デー
タの算術演算が行なえる。
位加算器として例えば32個シリーズに、すなわち下位の
全加算器ADDiのキャリー出力Coutを上位の全加算器ADDi
+1のキャリー入力端子Cinに入力させるように接続がな
されている。これによって、最大32ビット長の画像デー
タの算術演算が行なえる。
各全加算器ADDiの第１データ入力端子Ainと、キャリ
ー入力端子Cinには、直列接続された２個のインバータI
NV1,INV2と１つのクロックドインバータINV3とからなる
加減算切換回路ASCi,ASCi′が接続されており、ASCi,AS
Ci′にはキャリー入力端子Cinのレベルを固定するため
の電源電圧Vccと入力データSiがそれぞれ入力されてい
る。直列接続された２個のインバータのうち一方（IN
V2）はクロックドインバータからなり、このクロックド
インバータINV2と上記クロックドインバータINV3は、モ
ード制御信号SUBによって制御される。モード制御信号S
UBがロウレベルのときは、加減算切換回路ASC0のクロッ
クドインバータINV3がカットオフされ、INV2が導通にさ
れるため単位演算器ADD0には、加減算切換回路ASC0から
Vccレベルの信号が供給される。また、入力データS
0は、加減算切換回路ASC0を通って反転されて、単位加
算器ADD0側に供給される。単位加減算回路ADD0は、加減
算切換回路ASC0よりVccレベルの信号が供給されるた
め、減算器として動作する。
ー入力端子Cinには、直列接続された２個のインバータI
NV1,INV2と１つのクロックドインバータINV3とからなる
加減算切換回路ASCi,ASCi′が接続されており、ASCi,AS
Ci′にはキャリー入力端子Cinのレベルを固定するため
の電源電圧Vccと入力データSiがそれぞれ入力されてい
る。直列接続された２個のインバータのうち一方（IN
V2）はクロックドインバータからなり、このクロックド
インバータINV2と上記クロックドインバータINV3は、モ
ード制御信号SUBによって制御される。モード制御信号S
UBがロウレベルのときは、加減算切換回路ASC0のクロッ
クドインバータINV3がカットオフされ、INV2が導通にさ
れるため単位演算器ADD0には、加減算切換回路ASC0から
Vccレベルの信号が供給される。また、入力データS
0は、加減算切換回路ASC0を通って反転されて、単位加
算器ADD0側に供給される。単位加減算回路ADD0は、加減
算切換回路ASC0よりVccレベルの信号が供給されるた
め、減算器として動作する。
一方、モード制御信号SUBがハイレベルのときは、ク
ロックドインバータINV2がカットオフされ、INV3が導通
にされるため単位演算器ADD0には加減算切換回路ASC0′
からVccの反転されたレベル信号が供給される。また、
入力データS0は加減算切換回路ASC0′をそのまま通って
２の補数として単位加算器ADD0に供給される。単位減算
器ADD0は加減算切換回路ASC0′よりVccの反転されたレ
ベル信号が供給されるため、加算器として動作する。
ロックドインバータINV2がカットオフされ、INV3が導通
にされるため単位演算器ADD0には加減算切換回路ASC0′
からVccの反転されたレベル信号が供給される。また、
入力データS0は加減算切換回路ASC0′をそのまま通って
２の補数として単位加算器ADD0に供給される。単位減算
器ADD0は加減算切換回路ASC0′よりVccの反転されたレ
ベル信号が供給されるため、加算器として動作する。
ただし、キャリー入力端子側の加減算切換回路ASCiと
全加算器ADDiとの間にはクロックドインバータからなる
ゲートGiが、また、下位の全加算器ADDiのキャリー出力
端子Coutと上位の全加算器ADDi+1のキャリー入力端子Ci
nとの間には２個のインバータINV4,INV5からなるゲート
回路GTiが設けられている。上記ゲート回路GTiの一方の
インバータINV5はクロックドインバータで構成されてお
り、このインバータINV5と上記ゲートGi+1とは、条件設
定レジスタを構成するフリップフロップFFiに設定され
たデータの状態によって開閉されるようにされている。
しかも、ゲートGi+1はフリップフロップFFiの出力をイ
ンバータINV6で反転した信号によって制御され、ゲート
回路GTi内のクロックドインバータINV5と相補的に開閉
される。
全加算器ADDiとの間にはクロックドインバータからなる
ゲートGiが、また、下位の全加算器ADDiのキャリー出力
端子Coutと上位の全加算器ADDi+1のキャリー入力端子Ci
nとの間には２個のインバータINV4,INV5からなるゲート
回路GTiが設けられている。上記ゲート回路GTiの一方の
インバータINV5はクロックドインバータで構成されてお
り、このインバータINV5と上記ゲートGi+1とは、条件設
定レジスタを構成するフリップフロップFFiに設定され
たデータの状態によって開閉されるようにされている。
しかも、ゲートGi+1はフリップフロップFFiの出力をイ
ンバータINV6で反転した信号によって制御され、ゲート
回路GTi内のクロックドインバータINV5と相補的に開閉
される。
すなわち、フリップフロップFFiに「１」がセットさ
れていると、ゲート回路GTiが開かれ、ゲートGi+1が遮
断されるため、下位の全加算器ADDiのキャリー信号が上
位の全加算器ADDi+1へ伝搬される。従って、フリップフ
ロップFF0〜FF30の設定値がオール「１」のときは、32
ビットの加算器または減算器として動作する。
れていると、ゲート回路GTiが開かれ、ゲートGi+1が遮
断されるため、下位の全加算器ADDiのキャリー信号が上
位の全加算器ADDi+1へ伝搬される。従って、フリップフ
ロップFF0〜FF30の設定値がオール「１」のときは、32
ビットの加算器または減算器として動作する。
一方、フリップフロップFFiに「０」がセットされて
いると、ゲート回路GTiが遮断され、ゲートGi+1が開か
れるため、全加算器ADDiのキャリー入力端子Cinは制御
信号SUBに応じてロウレベルまたはハイレベルに固定さ
れる。これによって、全加算器ADDiと、その上位の全加
算器ADDi+1とは分離され、互いに無関係な加減算器とし
て動作する。つまり、フリップフロップFFiの設定値が
「０」のときは全加算器ADDiは最上位ビットの演算器と
して、またADDi+1は最下位ビットの演算器として動作す
る。
いると、ゲート回路GTiが遮断され、ゲートGi+1が開か
れるため、全加算器ADDiのキャリー入力端子Cinは制御
信号SUBに応じてロウレベルまたはハイレベルに固定さ
れる。これによって、全加算器ADDiと、その上位の全加
算器ADDi+1とは分離され、互いに無関係な加減算器とし
て動作する。つまり、フリップフロップFFiの設定値が
「０」のときは全加算器ADDiは最上位ビットの演算器と
して、またADDi+1は最下位ビットの演算器として動作す
る。
従って、フリップフロップFF0〜FF30からなるレジス
タ内にｎ個の「０」が立っているとき、全加算器ADD0〜
ADD31は互いに独立したｎ＋１個の演算器に分割され
る。レジスタの設定値がオール「０」なら全加算器が別
々の演算器として動作する。これによって、画像データ
を演算する際に、３原色単位での演算が可能となる。
タ内にｎ個の「０」が立っているとき、全加算器ADD0〜
ADD31は互いに独立したｎ＋１個の演算器に分割され
る。レジスタの設定値がオール「０」なら全加算器が別
々の演算器として動作する。これによって、画像データ
を演算する際に、３原色単位での演算が可能となる。
なお、上記フリップフロップFF0〜FF30からなるレジ
スタは第３図の内部バスUBBに接続され、外部のMPUによ
って自由に設定が行なえるように構成される。
スタは第３図の内部バスUBBに接続され、外部のMPUによ
って自由に設定が行なえるように構成される。
次に、本実施例の算術演算器により３原色単位で画像
データの演算を行なう場合の具体的な手法について説明
する。
データの演算を行なう場合の具体的な手法について説明
する。
ここでは、第５図（Ａ）に示すように一画素の画像デ
ータが16ビットで構成され、ビットB0〜B2が３原色のブ
ルーＢに、またビットB3〜B8がグリーンＧ、ビットB9〜
B14がレッドＲ、さらにビットB15が輝度Ｉを表わす情報
に割り当てられている場合を例にとって説明する。
ータが16ビットで構成され、ビットB0〜B2が３原色のブ
ルーＢに、またビットB3〜B8がグリーンＧ、ビットB9〜
B14がレッドＲ、さらにビットB15が輝度Ｉを表わす情報
に割り当てられている場合を例にとって説明する。
なお、一画素の画像データが16ビットで構成されてい
るので、本実施例の32ビットの算術演算器を用いると、
２画素分の画像データを同時に処理することができる。
るので、本実施例の32ビットの算術演算器を用いると、
２画素分の画像データを同時に処理することができる。
上記のように定義された32ビットの画像データ（第５
図（Ａ）参照）を各要素ごとに処理する場合、第１図の
算術演算器ではレジスタFF0〜FF30に対して、第５図
（Ｂ）に示すようなデータを設定する。同図からも分か
るように、各要素B,R,Gの最上位ビットに対応するフリ
ップフロップFF2,FF8,FF14,FF18,FF24,FF30に「０」に
セットする。また、輝度情報は画素ごとに１ビットであ
るので、輝度を表わすビットB15に対応するフリップフ
ロップFF15も「０」にセットし、残りのフリップフロッ
プは「１」にセットする。
図（Ａ）参照）を各要素ごとに処理する場合、第１図の
算術演算器ではレジスタFF0〜FF30に対して、第５図
（Ｂ）に示すようなデータを設定する。同図からも分か
るように、各要素B,R,Gの最上位ビットに対応するフリ
ップフロップFF2,FF8,FF14,FF18,FF24,FF30に「０」に
セットする。また、輝度情報は画素ごとに１ビットであ
るので、輝度を表わすビットB15に対応するフリップフ
ロップFF15も「０」にセットし、残りのフリップフロッ
プは「１」にセットする。
フリップフロップからなるレジスタが第５図（Ｂ）の
ようにセットされると、全加算器ADD0〜ADD31は、下位
の側から順に３ビットの加減算器と、６ビットの加減算
器２個と、１ビットの加減算器と、３ビットの加減算器
と、６ビットの加減算器２個と１ビットの加減算器とに
分割される。
ようにセットされると、全加算器ADD0〜ADD31は、下位
の側から順に３ビットの加減算器と、６ビットの加減算
器２個と、１ビットの加減算器と、３ビットの加減算器
と、６ビットの加減算器２個と１ビットの加減算器とに
分割される。
これによって、第５図（Ａ）に示すようにビット構成
された画像データを各要素ごとに演算処理することがで
きるようになる。
された画像データを各要素ごとに演算処理することがで
きるようになる。
なお、上記実施例では、ブルーに３ビット、グリーン
とレッドにそれぞれ６ビットそして輝度に１ビットを割
り当てた16ビットの画像データを処理する場合について
説明したが、第１図の算術演算器によれば、レジスタ
（FF0〜FF30）への設定値を変えることにより、ブル
ー、グリーン、レッドおよび輝度情報に各々４ビットず
つ割り当てる等任意のビット構成の画像データを処理す
るように変更することができる。
とレッドにそれぞれ６ビットそして輝度に１ビットを割
り当てた16ビットの画像データを処理する場合について
説明したが、第１図の算術演算器によれば、レジスタ
（FF0〜FF30）への設定値を変えることにより、ブル
ー、グリーン、レッドおよび輝度情報に各々４ビットず
つ割り当てる等任意のビット構成の画像データを処理す
るように変更することができる。
また、画像データのビット長も16ビットのみでなく、
32ビットや８ビットあるいは４ビット長の場合にも対処
することができ、８ビット長のときは４画素、４ビット
長のときは８画素同時に処理することができる。
32ビットや８ビットあるいは４ビット長の場合にも対処
することができ、８ビット長のときは４画素、４ビット
長のときは８画素同時に処理することができる。
ところで、上記のように全加算器がシリーズに接続さ
れてなる加減算器においては、下位のビットの加算器に
おけるキャリー出力が確定するまで上位のビットにおけ
る演算結果が確定しない。そのため、加減算器のビット
数が大きくなるほど演算結果が得られるまでの所要時間
が長くなるという欠点がある。
れてなる加減算器においては、下位のビットの加算器に
おけるキャリー出力が確定するまで上位のビットにおけ
る演算結果が確定しない。そのため、加減算器のビット
数が大きくなるほど演算結果が得られるまでの所要時間
が長くなるという欠点がある。
第６図には、その欠点を克服して高速化を図った算術
演算器の論理構成例を示す。
演算器の論理構成例を示す。
第６図の回路は、一例として任意の４ビットの全加算
器ADDi〜ADDi+3のキャリーを参照して５ビット目の全加
算器ADDi+4のキャリー入力端子Cinへ入力されるキャリ
ー信号を先取り方式で決定するキャリールックアヘッド
回路CLAを付加したものを示す。
器ADDi〜ADDi+3のキャリーを参照して５ビット目の全加
算器ADDi+4のキャリー入力端子Cinへ入力されるキャリ
ー信号を先取り方式で決定するキャリールックアヘッド
回路CLAを付加したものを示す。
このキャリールックアヘッド回路CLAの動作原理は、
全加算器ADDi-1〜AADi+4が加算器として動作する場合、
全加算器ADDiへ入力されたキャリー入力（＝１）が全加
算器ADDi+4へキャリーとして伝搬されるのは、全加算器
ADDi〜ADDi+3において、その入力データAinまたはBinの
いずれかが「１」のとき（条件Ａ）であることに着目し
ている。この条件Ａを満たしているか否か直ちに分かる
ようにするため、各全加算器ごとに、入力データAinとB
inとを入力するORゲートORi〜ORi+3を設けるとともに、
これらのORゲートORi〜ORi+3の出力を入力とするNANDゲ
ートGn1を設け、その出力をNORゲートGn2,Gn3を介して
全加算器ADDi+4のキャリー入力端子Cinに入力させるよ
うにしてある。
全加算器ADDi-1〜AADi+4が加算器として動作する場合、
全加算器ADDiへ入力されたキャリー入力（＝１）が全加
算器ADDi+4へキャリーとして伝搬されるのは、全加算器
ADDi〜ADDi+3において、その入力データAinまたはBinの
いずれかが「１」のとき（条件Ａ）であることに着目し
ている。この条件Ａを満たしているか否か直ちに分かる
ようにするため、各全加算器ごとに、入力データAinとB
inとを入力するORゲートORi〜ORi+3を設けるとともに、
これらのORゲートORi〜ORi+3の出力を入力とするNANDゲ
ートGn1を設け、その出力をNORゲートGn2,Gn3を介して
全加算器ADDi+4のキャリー入力端子Cinに入力させるよ
うにしてある。
さらに、この実施例の算術演算器では、第１図の実施
例の回路と同様、全加算器ADD0〜ADD31を任意のビット
位置で分割できるようにレジスタ（FF0〜FF30）を設け
た場合にもキャリールックアヘッド回路が有効に動作す
るようにするため、フリップフロップFFi〜FFi+2の出力
を入力とするNANDゲートGn4を設け、上記NANDゲートGn1
の出力とともにNORゲートGn2の入力端子に供給させてあ
る。
例の回路と同様、全加算器ADD0〜ADD31を任意のビット
位置で分割できるようにレジスタ（FF0〜FF30）を設け
た場合にもキャリールックアヘッド回路が有効に動作す
るようにするため、フリップフロップFFi〜FFi+2の出力
を入力とするNANDゲートGn4を設け、上記NANDゲートGn1
の出力とともにNORゲートGn2の入力端子に供給させてあ
る。
これによって、例えばフリップフロップFFi+1にのみ
「０」がセットされている場合、ビットi+1よりも下位
の全加算器ADDi-1〜ADDi+1おいて前記条件Ａが成立した
としてもNANDゲートGn4の出力がハイレベルになること
によりNORゲートGn3の出力がロウレベルに固定され、条
件Ａの成立によってキャリー信号を発生するNANDゲート
Gn1の出力が次段の全加算器ADDk+4へ伝搬されなくな
る。
「０」がセットされている場合、ビットi+1よりも下位
の全加算器ADDi-1〜ADDi+1おいて前記条件Ａが成立した
としてもNANDゲートGn4の出力がハイレベルになること
によりNORゲートGn3の出力がロウレベルに固定され、条
件Ａの成立によってキャリー信号を発生するNANDゲート
Gn1の出力が次段の全加算器ADDk+4へ伝搬されなくな
る。
上記構成のキャリールックアヘッド回路CLAを付加し
たことにより、従来４段の全加算器を伝搬していたキャ
リー信号がNANDゲートとNORゲート２段分の遅延のみで
上位ビットに伝搬されるため、演算速度が大幅に向上さ
れる。
たことにより、従来４段の全加算器を伝搬していたキャ
リー信号がNANDゲートとNORゲート２段分の遅延のみで
上位ビットに伝搬されるため、演算速度が大幅に向上さ
れる。
なお、本実施例では、４ビットの全加算器に対応した
キャリーリックアヘッド回路の例を示したが、同様の考
え方によって、５ビットや６ビット等他のビット長に対
応したキャリールックアヘッド回路を付加するようにし
てもよい。
キャリーリックアヘッド回路の例を示したが、同様の考
え方によって、５ビットや６ビット等他のビット長に対
応したキャリールックアヘッド回路を付加するようにし
てもよい。
また、上記４ビット対応のキャリールックアヘッド回
路の他に２ビット対応と８ビット対応のキャリールック
アヘッド回路を上記回路と並列に接続して、最後にそれ
らのORをとったものを次段のキャリー信号とすることで
レジスタFF0〜FF30により演算器がキャリールックアヘ
ッド回路に対応されているビットの途中で分割されても
いずれかのキャリールックアヘッド回路から速やかにキ
ャリー信号が得られるようにして更に演算速度の向上を
図ることができる。
路の他に２ビット対応と８ビット対応のキャリールック
アヘッド回路を上記回路と並列に接続して、最後にそれ
らのORをとったものを次段のキャリー信号とすることで
レジスタFF0〜FF30により演算器がキャリールックアヘ
ッド回路に対応されているビットの途中で分割されても
いずれかのキャリールックアヘッド回路から速やかにキ
ャリー信号が得られるようにして更に演算速度の向上を
図ることができる。
第７図は、それぞれの細分化された演算器において、
演算結果がオーバーフローを起こしたときに、加算モー
ドならその区間の全加算器の結果を全ビット１に、減算
ならば全ビット０に強制的に切替えるため各全加算器AD
D0〜ADD31の後段に論理ゲートを組み合わせてなるオー
バーフロー防止回路を付加した実施例である。これは、
例えば４ビット長の正の整数の演算において、８に８を
加えた結果が本来16であるが４ビットでないため０にな
ったり、４から５を減じた結果が本来−１であるが負数
を扱えないため15になるなど、演算結果が正しくない場
合に加算の際には表現し得る最大の値すなわち、全ビッ
トが１となる値より大きいとき、また、減算の際には、
表現し得る最小の値すなわち全ビットが０となる値より
小さいとき、それぞれ、演算結果を表現し得る最大の
値、最小の値に固定するものである。
演算結果がオーバーフローを起こしたときに、加算モー
ドならその区間の全加算器の結果を全ビット１に、減算
ならば全ビット０に強制的に切替えるため各全加算器AD
D0〜ADD31の後段に論理ゲートを組み合わせてなるオー
バーフロー防止回路を付加した実施例である。これは、
例えば４ビット長の正の整数の演算において、８に８を
加えた結果が本来16であるが４ビットでないため０にな
ったり、４から５を減じた結果が本来−１であるが負数
を扱えないため15になるなど、演算結果が正しくない場
合に加算の際には表現し得る最大の値すなわち、全ビッ
トが１となる値より大きいとき、また、減算の際には、
表現し得る最小の値すなわち全ビットが０となる値より
小さいとき、それぞれ、演算結果を表現し得る最大の
値、最小の値に固定するものである。
この回路は、例えばグラフィックプロセッサにおいて
は以下のような意味をもつ。すなわち、画像データを重
ね合せる際に通常の加算モードを用いた場合には、明る
い画像と明るい画像を重ねた結果、演算結果がオーバー
フローして、暗くなってしまうことがある。しかし、光
学的に重ねあわせた場合には、一般には暗くなることは
ない。この状態に近付けるために、オーバーフローの際
の第７図のような回路を適用すると有効である。なお、
この回路は必ず必要となるものではなく、必要に応じて
付加すればよい。また、必要な時のみ働くように切替え
方式とすることもできる。
は以下のような意味をもつ。すなわち、画像データを重
ね合せる際に通常の加算モードを用いた場合には、明る
い画像と明るい画像を重ねた結果、演算結果がオーバー
フローして、暗くなってしまうことがある。しかし、光
学的に重ねあわせた場合には、一般には暗くなることは
ない。この状態に近付けるために、オーバーフローの際
の第７図のような回路を適用すると有効である。なお、
この回路は必ず必要となるものではなく、必要に応じて
付加すればよい。また、必要な時のみ働くように切替え
方式とすることもできる。
以上説明したように上記実施例は、画素当たりのデー
タの数を指定するモード設定手段と、複数の単位演算手
段を含み、所定の演算を画像データに対して行う論理演
算手段と、上記モード設定手段によって指定された数に
従って、上記複数の単位演算手段を、電気的に複数のグ
ループに分割するモード手段と、各画素の色を定めるた
めに、画素当たりのデータに含まれる３原色データのそ
れぞれの数を指定する状態設定手段と、分割された上記
グループのそれぞれにおける複数の単位演算手段を、上
記状態設定手段によって指定された少なくとも３個のグ
ループに電気的に分割し、分割された前記グループ間で
データの伝達を禁止するようにした状態手段とから構成
され、分割された上記グループのそれぞれは、上記モー
ド設定手段によって指定された数に対応する数の単位演
算手段を含むように構成されているので、状態設定手段
からの指定によって単位演算手段を複数個のグループに
電気的に分割し、その分割されたグループ間でデータの
伝達を禁止することにより、分割された各単位演算手段
ごとに３原色の各色データの加減算処理を実行できるた
め、各色データ間でキャリーやボローが伝達されること
がなく、３原色間の干渉を防止して、豊富なカラー表示
を行うことができるという効果がある。
タの数を指定するモード設定手段と、複数の単位演算手
段を含み、所定の演算を画像データに対して行う論理演
算手段と、上記モード設定手段によって指定された数に
従って、上記複数の単位演算手段を、電気的に複数のグ
ループに分割するモード手段と、各画素の色を定めるた
めに、画素当たりのデータに含まれる３原色データのそ
れぞれの数を指定する状態設定手段と、分割された上記
グループのそれぞれにおける複数の単位演算手段を、上
記状態設定手段によって指定された少なくとも３個のグ
ループに電気的に分割し、分割された前記グループ間で
データの伝達を禁止するようにした状態手段とから構成
され、分割された上記グループのそれぞれは、上記モー
ド設定手段によって指定された数に対応する数の単位演
算手段を含むように構成されているので、状態設定手段
からの指定によって単位演算手段を複数個のグループに
電気的に分割し、その分割されたグループ間でデータの
伝達を禁止することにより、分割された各単位演算手段
ごとに３原色の各色データの加減算処理を実行できるた
め、各色データ間でキャリーやボローが伝達されること
がなく、３原色間の干渉を防止して、豊富なカラー表示
を行うことができるという効果がある。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば上記実施例では
演算器の構成を変更する条件設定手段として、フリップ
フロップからなるレジスタを用いているが、条件を記憶
できる回路であれば、構成に制限はなく、例えばEPROM
等の不揮発性記憶素子やヒューズのようなプログラム素
子を使うようにしてもよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば上記実施例では
演算器の構成を変更する条件設定手段として、フリップ
フロップからなるレジスタを用いているが、条件を記憶
できる回路であれば、構成に制限はなく、例えばEPROM
等の不揮発性記憶素子やヒューズのようなプログラム素
子を使うようにしてもよい。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野である描画プロセッサに
適用したものについて説明したが、描画プロセッサや表
示プロセッサ、タイミングプロセッサ等が１チップ上に
形成されてなるグラフィックコントローラLSIにも適用
することができる。
明をその背景となった利用分野である描画プロセッサに
適用したものについて説明したが、描画プロセッサや表
示プロセッサ、タイミングプロセッサ等が１チップ上に
形成されてなるグラフィックコントローラLSIにも適用
することができる。
［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。
って得られる効果を簡単に説明すれば下記のとおりであ
る。
すなわち、画像表示装置において、色情報間でキャリ
ーやボローが伝達されないようにして３原色間の干渉を
防止しつつ豊富なカラー表示が行なえるようにすること
ができる。
ーやボローが伝達されないようにして３原色間の干渉を
防止しつつ豊富なカラー表示が行なえるようにすること
ができる。
第１図は本発明に係る描画処理装置に内蔵される算術演
算器の一実施例を示す論理回路図、 第２図は描画処理装置を用いた画像表示装置の一構成例
を示すブロック図、 第３図は描画処理装置内の画像データ演算器機能を有す
る実行ユニットの構成例を示すブロック図、 第４図は画像データ演算機能を有する実行ユニットによ
るバウンダリ処理の手順を示す説明図、 第５図（Ａ），（Ｂ）は画像データの一構成例とそれに
対して第１図の算術演算器の構成を変更するためのレジ
スタに設定すべき条件を示す説明図、 第６図および第７図は算術演算器の他の実施例を示す論
理回路図である。 ADD0〜ADD31……単位演算器（全加算器）、ASC0,ASC0′
……加減算切換回路、FF0〜FF30……フリップフロッ
プ、CLA……キャリールックアヘッド回路。
算器の一実施例を示す論理回路図、 第２図は描画処理装置を用いた画像表示装置の一構成例
を示すブロック図、 第３図は描画処理装置内の画像データ演算器機能を有す
る実行ユニットの構成例を示すブロック図、 第４図は画像データ演算機能を有する実行ユニットによ
るバウンダリ処理の手順を示す説明図、 第５図（Ａ），（Ｂ）は画像データの一構成例とそれに
対して第１図の算術演算器の構成を変更するためのレジ
スタに設定すべき条件を示す説明図、 第６図および第７図は算術演算器の他の実施例を示す論
理回路図である。 ADD0〜ADD31……単位演算器（全加算器）、ASC0,ASC0′
……加減算切換回路、FF0〜FF30……フリップフロッ
プ、CLA……キャリールックアヘッド回路。
Claims (8)
- 【請求項１】画素当たりのデータのビット数を指定する
モード設定手段と、 複数の単位演算手段を含み、所定の演算を画像データに
対して行う論理演算手段と、 上記モード設定手段によって指定されたビット数に従っ
て、上記複数の単位演算手段を電気的に複数の第１グル
ープに分割するモード手段と、 各画素の色を定めるために、画素当たりのデータに含ま
れる３原色データのそれぞれのビット数を指定する状態
設定手段と、 分割された上記第１グループのそれぞれにおける複数の
単位演算手段を、上記状態設定手段によって指定された
少なくとも３個の第２グループに電気的に分割し、分割
された上記第２グループ間でデータの伝達を禁止するよ
うにした状態手段と、 から構成され、 分割された上記第１グループのそれぞれは、上記モード
設定手段によって指定されたビット数に対応する数の単
位演算手段を含むことを特徴とする描画処理装置。 - 【請求項２】上記論理演算手段はキャリールックアヘッ
ド回路を含み、このキャリールックアヘッド回路の入力
は上記論理演算手段の所定数の単位演算手段に結合さ
れ、上記キャリールックアヘッド回路の出力は上記所定
数の単位演算手段以外の単位演算手段に結合されること
を特徴とする請求項１に記載の描画処理装置。 - 【請求項３】マイクロプロセッサと、このマイクロプロ
セッサに結合された描画処理装置とを含む画像表示装置
において、 上記描画処理装置は、 画素当たりのデータのビット数を指定するモード設定手
段と、 複数の単位演算手段を含み、所定の演算を画像データに
対して行う論理演算手段と、 上記モード設定手段によって指定されたビット数に従っ
て、上記複数の単位演算手段を、電気的に複数の第１グ
ループに分割するモード手段と、 各画素の色を定めるために、画素当たりのデータに含ま
れる３原色データのそれぞれのビット数を指定する状態
設定手段と、 分割された上記第１グループのそれぞれにおける複数の
単位演算手段を、上記状態設定手段によって指定された
少なくとも３個の第２グループに電気的に分割し、分割
された上記第２グループ間でデータの伝達を禁止するよ
うにした状態手段と、 から構成され、 分割された上記第１グループのそれぞれは、上記モード
設定手段によって指定されたビット数に対応する数の単
位演算手段を含むことを特徴とする画像表示装置。 - 【請求項４】上記論理演算手段はキャリールックアヘッ
ド回路を含み、このキャリールックアヘッド回路の入力
は上記論理演算手段の所定数の単位演算手段に結合さ
れ、上記キャリールックアヘッド回路の出力は上記所定
数の単位演算手段以外の単位演算手段に結合されること
を特徴とする請求項３に記載の画像表示装置。 - 【請求項５】画素当たりのデータのビット数を指定する
モード設定手段と、 複数の単位演算手段を含み、所定の演算を画像データに
対して行う論理演算手段と、 上記モード設定手段によって指定されたビット数に従っ
て。上記複数の単位演算手段を電気的に複数のグループ
に分割するモード手段と、 を含み、 分割された上記グループのそれぞれは、上記モード設定
手段によって指定されたビット数に対応する数の単位演
算手段を含み、分割されたグループ間でデータの伝達が
禁止されることを特徴とする描画処理装置。 - 【請求項６】上記論理演算手段はキャリールックアヘッ
ド回路を含み、このキャリールックアヘッド回路の入力
は上記論理演算手段の所定数の単位演算手段に結合さ
れ、上記キャリールックアヘッド回路の出力は上記所定
数の単位演算手段以外の単位演算手段に結合されること
を特徴とする請求項５に記載の描画処理装置。 - 【請求項７】マイクロプロセッサと、このマイクロプロ
セッサに結合された描画処理装置とを含む画像表示装置
において、 上記描画処理装置は、 画素当たりのデータのビット数を指定するモード設定手
段と、 複数の単位演算手段を含み、所定の演算を画像データに
対して行う論理演算手段と、 上記モード設定手段によって指定されたビット数に従っ
て、上記複数の単位演算手段を電気的に複数のグループ
に分割するモード手段と、 を含み、 分割された上記グループのそれぞれは、上記モード設定
手段によって指定されたビット数に対応する数の単位演
算手段を含み、分割されたグループ間でデータの伝達が
禁止されることを特徴とする描画処理装置を用いた画像
表示装置。 - 【請求項８】上記論理演算手段はキャリールックアヘッ
ド回路を含み、このキャリールックアヘッド回路の入力
は上記論理演算手段の所定数の単位演算手段に結合さ
れ、上記キャリールックアヘッド回路の出力は上記所定
数の単位演算手段以外の単位演算手段に結合されること
を特徴とする請求項７に記載の画像表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63323001A JP2739487B2 (ja) | 1988-12-20 | 1988-12-20 | 描画処理装置及びその描画処理装置を用いた画像表示装置 |
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| US07/448,924 US5109480A (en) | 1988-12-20 | 1989-12-12 | Drawing processor including arithmetical unit for improved superposed picture display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63323001A JP2739487B2 (ja) | 1988-12-20 | 1988-12-20 | 描画処理装置及びその描画処理装置を用いた画像表示装置 |
Publications (2)
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| JPH02165386A JPH02165386A (ja) | 1990-06-26 |
| JP2739487B2 true JP2739487B2 (ja) | 1998-04-15 |
Family
ID=18150031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63323001A Expired - Lifetime JP2739487B2 (ja) | 1988-12-20 | 1988-12-20 | 描画処理装置及びその描画処理装置を用いた画像表示装置 |
Country Status (3)
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