JPH07154143A - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPH07154143A JPH07154143A JP31923693A JP31923693A JPH07154143A JP H07154143 A JPH07154143 A JP H07154143A JP 31923693 A JP31923693 A JP 31923693A JP 31923693 A JP31923693 A JP 31923693A JP H07154143 A JPH07154143 A JP H07154143A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- oscillation
- inverters
- voltage
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】
【目的】発振開始電圧を下げ且つ消費電流を低減する発
振回路の提供。 【構成】機械的振動子と、機械的振動子に電圧を印加す
る駆動回路と、を備えた発振回路において、駆動回路
は、互いに並列形態に接続された複数のインバータと、
一端が複数のインバータの入力端子の共通接続点に接続
され他端が複数のインバータの出力端子の共通接続点に
接続された帰還抵抗と、から構成され、発振回路の電圧
振幅の値に依存して複数のインバータを切り換える切換
え手段を備える。
振回路の提供。 【構成】機械的振動子と、機械的振動子に電圧を印加す
る駆動回路と、を備えた発振回路において、駆動回路
は、互いに並列形態に接続された複数のインバータと、
一端が複数のインバータの入力端子の共通接続点に接続
され他端が複数のインバータの出力端子の共通接続点に
接続された帰還抵抗と、から構成され、発振回路の電圧
振幅の値に依存して複数のインバータを切り換える切換
え手段を備える。
Description
【０００１】
【産業上の利用分野】本発明は、発振回路に関し、特に
低電圧で発振し消費電流を低減する発振回路に関する。
低電圧で発振し消費電流を低減する発振回路に関する。
【０００２】
【従来の技術】低消費電流化を図った発振回路として、
例えば特開平３−１６３９０２号公報には図３に示す発
振回路が提案されている。同図において、Ｒｆ１はフィ
ードバック抵抗、Ｒｄ０，Ｒｄ１はダンピング抵抗、Ｔ
ｒ７はダンピング抵抗値の切り換え用スイッチＭＯＳト
ランジスタ（「スイッチ」と略記する）、ＣＮＴはスイ
ッチＴｒ７のコントロール信号、Ｘ１は機械的振動子、
ＩＶ３は機械的振動子Ｘ１の両端子間に電圧を印加する
駆動手段としてのＣＭＯＳインバータ、ＣP2，ＣP3は外
付け容量である。
例えば特開平３−１６３９０２号公報には図３に示す発
振回路が提案されている。同図において、Ｒｆ１はフィ
ードバック抵抗、Ｒｄ０，Ｒｄ１はダンピング抵抗、Ｔ
ｒ７はダンピング抵抗値の切り換え用スイッチＭＯＳト
ランジスタ（「スイッチ」と略記する）、ＣＮＴはスイ
ッチＴｒ７のコントロール信号、Ｘ１は機械的振動子、
ＩＶ３は機械的振動子Ｘ１の両端子間に電圧を印加する
駆動手段としてのＣＭＯＳインバータ、ＣP2，ＣP3は外
付け容量である。
【０００３】この発振回路は、電源投入時にはコントロ
ール信号ＣＮＴによりスイッチＴｒ７がオフとされ、ダ
ンピング抵抗Ｒｄ１によりＡ点とＢ点の位相をずらして
発振し易くし、また電源投入時の機械的振動子Ｘ１への
過渡電流を抑える作用をする。そして、電源投入後一定
時間経過し発振が成長すると、コントロール信号ＣＮＴ
はスイッチＴｒ７をオンさせ、ダンピング抵抗Ｒｄ０を
接続し、ノードＡとノードＢの抵抗値はＲｄ１からＲｄ
０＊Ｒｄ１／（Ｒｄ０＋Ｒｄ１）に減少し、このため発
振回路の消費電流を抑えることができる。
ール信号ＣＮＴによりスイッチＴｒ７がオフとされ、ダ
ンピング抵抗Ｒｄ１によりＡ点とＢ点の位相をずらして
発振し易くし、また電源投入時の機械的振動子Ｘ１への
過渡電流を抑える作用をする。そして、電源投入後一定
時間経過し発振が成長すると、コントロール信号ＣＮＴ
はスイッチＴｒ７をオンさせ、ダンピング抵抗Ｒｄ０を
接続し、ノードＡとノードＢの抵抗値はＲｄ１からＲｄ
０＊Ｒｄ１／（Ｒｄ０＋Ｒｄ１）に減少し、このため発
振回路の消費電流を抑えることができる。
【０００４】従来の発振回路の別の例を図４に示す。同
図において、Ｒｆ２はフィードバック抵抗、Ｒ１は負荷
抵抗、Ｔｒ８はＮチャネルＭＯＳトランジスタ、Ｘ２は
機械的振動子、ＣP4，ＣP5は外付け容量である。この発
振回路は、増幅回路をＣＭＯＳインバータの代わりに、
負荷抵抗Ｒ１とＮチャネルＭＯＳトランジスタＴｒ８に
より構成している。
図において、Ｒｆ２はフィードバック抵抗、Ｒ１は負荷
抵抗、Ｔｒ８はＮチャネルＭＯＳトランジスタ、Ｘ２は
機械的振動子、ＣP4，ＣP5は外付け容量である。この発
振回路は、増幅回路をＣＭＯＳインバータの代わりに、
負荷抵抗Ｒ１とＮチャネルＭＯＳトランジスタＴｒ８に
より構成している。
【０００５】増幅回路をＣＭＯＳインバータで構成する
場合、発振回路の発振開始電圧はインバータを構成する
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトラ
ンジスタ（共にエンハンスメント型）のしきい値電圧の
和（＝ＶTEN＋｜ＶTEP｜）程度の電圧となることが知ら
れている。
場合、発振回路の発振開始電圧はインバータを構成する
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトラ
ンジスタ（共にエンハンスメント型）のしきい値電圧の
和（＝ＶTEN＋｜ＶTEP｜）程度の電圧となることが知ら
れている。
【０００６】これに対し、図４に示す構成の増幅回路を
用いた場合、発振回路の発振開始電圧は、エンハンスメ
ント型ＮチャネルＭＯＳトランジスタのしきい値電圧Ｖ
TENと負荷抵抗Ｒ１の電圧降下の和程度となることが知
られている。従って、図４の増幅回路は、増幅回路をＣ
ＭＯＳインバータで構成する場合よりも低い発振開始電
圧を得ることが出来る。
用いた場合、発振回路の発振開始電圧は、エンハンスメ
ント型ＮチャネルＭＯＳトランジスタのしきい値電圧Ｖ
TENと負荷抵抗Ｒ１の電圧降下の和程度となることが知
られている。従って、図４の増幅回路は、増幅回路をＣ
ＭＯＳインバータで構成する場合よりも低い発振開始電
圧を得ることが出来る。
【０００７】
【発明が解決しようとする課題】近時、ＬＳＩ（大規模
集積回路）、特にシングルチップマイコンの動作電圧
（電源電圧）は低電圧化の傾向を強めていると共に、低
消費電流化も一段と進んでいる。以下では、低電圧化及
び低消費電流化の両面から従来の発振回路の問題点を検
討する。
集積回路）、特にシングルチップマイコンの動作電圧
（電源電圧）は低電圧化の傾向を強めていると共に、低
消費電流化も一段と進んでいる。以下では、低電圧化及
び低消費電流化の両面から従来の発振回路の問題点を検
討する。
【０００８】図３に示した従来の発振回路の構成によれ
ば、発振回路の消費電流を低減させることができる。し
かしながら、図３の従来例では、前述した通り、発振開
始電圧はＣＭＯＳインバータ（増幅器）を構成するＰチ
ャネル及びＮチャネルＭＯＳトランジスタのしきい値電
圧の和程度の電圧となり、このため図３の従来例におい
ては、発振開始電圧の低電圧化について、ＭＯＳトラン
ジスタのしきい値電圧という限界がある。
ば、発振回路の消費電流を低減させることができる。し
かしながら、図３の従来例では、前述した通り、発振開
始電圧はＣＭＯＳインバータ（増幅器）を構成するＰチ
ャネル及びＮチャネルＭＯＳトランジスタのしきい値電
圧の和程度の電圧となり、このため図３の従来例におい
ては、発振開始電圧の低電圧化について、ＭＯＳトラン
ジスタのしきい値電圧という限界がある。
【０００９】また、図４に示す従来例によれば、増幅器
をＮチャネルＭＯＳトランジスタＴｒ８と負荷抵抗Ｒ１
で構成することにより、発振回路の発振開始電圧はＮチ
ャネルＭＯＳトランジスタのしきい値電圧と負荷抵抗Ｒ
１の電圧降下の和程度となる。従って、この発振回路
は、負荷抵抗Ｒ１の抵抗値を下げることで発振開始電圧
を低電圧側へ移行させることが出来る。
をＮチャネルＭＯＳトランジスタＴｒ８と負荷抵抗Ｒ１
で構成することにより、発振回路の発振開始電圧はＮチ
ャネルＭＯＳトランジスタのしきい値電圧と負荷抵抗Ｒ
１の電圧降下の和程度となる。従って、この発振回路
は、負荷抵抗Ｒ１の抵抗値を下げることで発振開始電圧
を低電圧側へ移行させることが出来る。
【００１０】しかしながら、図４の発振回路では、ＭＯ
ＳトランジスタＴｒ８がオン状態のとき、電源間が負荷
抵抗Ｒ１を介して通電することになり、このとき負荷抵
抗Ｒ１を流れる電流Ｉ１は、電源電圧をＶDD、ＭＯＳト
ランジスタＴｒ８のオン抵抗の抵抗値をＲｏとすると、
Ｉ１＝ＶDD／（Ｒ１＋Ｒｏ）となる。このため、発振回
路の発振開始電圧を下げるために負荷抵抗Ｒ１の抵抗値
を下げると、電流が増加してしまうという問題がある。
ＳトランジスタＴｒ８がオン状態のとき、電源間が負荷
抵抗Ｒ１を介して通電することになり、このとき負荷抵
抗Ｒ１を流れる電流Ｉ１は、電源電圧をＶDD、ＭＯＳト
ランジスタＴｒ８のオン抵抗の抵抗値をＲｏとすると、
Ｉ１＝ＶDD／（Ｒ１＋Ｒｏ）となる。このため、発振回
路の発振開始電圧を下げるために負荷抵抗Ｒ１の抵抗値
を下げると、電流が増加してしまうという問題がある。
【００１１】従って、本発明の目的は、発振開始電圧を
低電圧化し且つ低消費電流化を図る発振回路を提供する
ことにある。
低電圧化し且つ低消費電流化を図る発振回路を提供する
ことにある。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、機械的振動子と、該機械的振動子に電圧
を印加する駆動回路と、を備えた発振回路において、前
記駆動回路は、互いに並列接続された複数のインバータ
と、一端が該複数のインバータの入力端子の共通接続点
に接続され他端が該複数のインバータの出力端子の共通
接続点に接続された帰還抵抗と、から構成され、発振回
路の電圧振幅の値に依存して前記複数のインバータを切
り換える切換え手段を備えて成る発振回路を提供する。
に、本発明は、機械的振動子と、該機械的振動子に電圧
を印加する駆動回路と、を備えた発振回路において、前
記駆動回路は、互いに並列接続された複数のインバータ
と、一端が該複数のインバータの入力端子の共通接続点
に接続され他端が該複数のインバータの出力端子の共通
接続点に接続された帰還抵抗と、から構成され、発振回
路の電圧振幅の値に依存して前記複数のインバータを切
り換える切換え手段を備えて成る発振回路を提供する。
【００１３】また、本発明においては、前記切換え手段
が、発振回路の出力電圧振幅を検出する振幅検出回路
と、前記振幅検出回路の出力を取り込みこれを保持する
ラッチ回路と、前記ラッチ回路の出力に基づき電源配線
及び接地配線との間において前記複数のインバータの電
流通路を遮断又は導通するスイッチ回路と、から構成さ
れた発振回路を提供する。
が、発振回路の出力電圧振幅を検出する振幅検出回路
と、前記振幅検出回路の出力を取り込みこれを保持する
ラッチ回路と、前記ラッチ回路の出力に基づき電源配線
及び接地配線との間において前記複数のインバータの電
流通路を遮断又は導通するスイッチ回路と、から構成さ
れた発振回路を提供する。
【００１４】さらに、本発明においては、前記複数のイ
ンバータは、発振開始電圧の低いインバータと、消費電
力の少ないインバータを含む。
ンバータは、発振開始電圧の低いインバータと、消費電
力の少ないインバータを含む。
【００１５】
【発明の概要】本発明に係る発振回路は、増幅器を複数
備え、これらの増幅器は発振開始電圧が異なるものと
し、複数の増幅器のうち少なくとも一つは、ＣＭＯＳイ
ンバータとフィードバック抵抗から成る第１の増幅器で
ある。また複数の増幅器は、発振回路を構成したとき
に、第１の増幅器よりも消費電流は多いが発振開始電圧
の低い第２の増幅器を含んでいる。
備え、これらの増幅器は発振開始電圧が異なるものと
し、複数の増幅器のうち少なくとも一つは、ＣＭＯＳイ
ンバータとフィードバック抵抗から成る第１の増幅器で
ある。また複数の増幅器は、発振回路を構成したとき
に、第１の増幅器よりも消費電流は多いが発振開始電圧
の低い第２の増幅器を含んでいる。
【００１６】電源投入直後の発振開始時には、消費電流
は大きいが発振開始電圧の低い第２の増幅器を使用して
発振回路を構成し、発振回路の出力を振幅検出回路に入
力して振幅を監視し、振幅が一定値以上になった後にス
イッチを切り換え、消費電流の少ない第１の増幅器を使
用して発振回路を構成することにより消費電流を抑え
る。この方式により発振開始電圧を低電圧化すると共に
消費電流を低減することが出来る。
は大きいが発振開始電圧の低い第２の増幅器を使用して
発振回路を構成し、発振回路の出力を振幅検出回路に入
力して振幅を監視し、振幅が一定値以上になった後にス
イッチを切り換え、消費電流の少ない第１の増幅器を使
用して発振回路を構成することにより消費電流を抑え
る。この方式により発振開始電圧を低電圧化すると共に
消費電流を低減することが出来る。
【００１７】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００１８】
【実施例１】図１は本発明の第１の実施例の回路構成を
示している。図１において、ＣP0，ＣP1は外付け容量、
振幅検出回路１は発振段の振幅の幅がある一定値以上に
なると出力信号をローレベルからハイレベルに変化させ
る検出回路、ＮＤ０，ＮＤ１は２入力ＮＡＮＤゲート、
ＩＶ０，ＩＶ１，ＩＶ２はインバータゲート、Ｒｆ０は
フィードバック抵抗、Ｘ０は機械的振動子、Ｔｒ０，Ｔ
ｒ１，Ｔｒ４はＰチャネルＭＯＳトランジスタ、Ｔｒ
２，Ｔｒ３，Ｔｒ５，Ｔｒ６はＮチャネルＭＯＳトラン
ジスタ、Ｒ０は負荷抵抗である。
示している。図１において、ＣP0，ＣP1は外付け容量、
振幅検出回路１は発振段の振幅の幅がある一定値以上に
なると出力信号をローレベルからハイレベルに変化させ
る検出回路、ＮＤ０，ＮＤ１は２入力ＮＡＮＤゲート、
ＩＶ０，ＩＶ１，ＩＶ２はインバータゲート、Ｒｆ０は
フィードバック抵抗、Ｘ０は機械的振動子、Ｔｒ０，Ｔ
ｒ１，Ｔｒ４はＰチャネルＭＯＳトランジスタ、Ｔｒ
２，Ｔｒ３，Ｔｒ５，Ｔｒ６はＮチャネルＭＯＳトラン
ジスタ、Ｒ０は負荷抵抗である。
【００１９】ＰチャネルＭＯＳトランジスタＴｒ１とＮ
チャネルＭＯＳトランジスタＴｒ２から成るＣＭＯＳイ
ンバータ、及び負荷抵抗Ｒ０とＮチャネルＭＯＳトラン
ジスタＴｒ５から成る増幅器は、機械的振動子Ｘ０の両
端子間に電圧を印加する駆動手段である。
チャネルＭＯＳトランジスタＴｒ２から成るＣＭＯＳイ
ンバータ、及び負荷抵抗Ｒ０とＮチャネルＭＯＳトラン
ジスタＴｒ５から成る増幅器は、機械的振動子Ｘ０の両
端子間に電圧を印加する駆動手段である。
【００２０】また、ＭＯＳトランジスタＴｒ０，Ｔｒ
３、及びＴｒ４，Ｔｒ６は増幅器切り換え用のスイッチ
を構成している。
３、及びＴｒ４，Ｔｒ６は増幅器切り換え用のスイッチ
を構成している。
【００２１】２入力ＮＡＮＤゲートＮＤ０，ＮＤ１は、
セット／リセット・ラッチ（Ｓ／Ｒラッチ）を構成し、
振幅検出回路１の出力がローレベルのとき、Ｓ／Ｒラッ
チの出力はハイレベルにセットされ、振幅検出回路１の
出力がハイレベルになるとＳ／Ｒラッチの出力はローレ
ベルにリセットされる。
セット／リセット・ラッチ（Ｓ／Ｒラッチ）を構成し、
振幅検出回路１の出力がローレベルのとき、Ｓ／Ｒラッ
チの出力はハイレベルにセットされ、振幅検出回路１の
出力がハイレベルになるとＳ／Ｒラッチの出力はローレ
ベルにリセットされる。
【００２２】次に本実施例の動作原理を説明する。電源
投入直後、振幅検出回路１はローレベルを出力する。こ
の結果、２入力ＮＡＮＤゲートＮＤ１の出力はハイレベ
ルとなり、ＭＯＳトランジスタＴｒ０，Ｔｒ３がオフ状
態、Ｔｒ４，Ｔｒ６がオン状態となる。このため、ＭＯ
ＳトランジスタＴｒ１，Ｔｒ２から成るＣＭＯＳインバ
ータは電源間から電気的に切り離され、負荷抵抗Ｒ０と
ＭＯＳトランジスタＴｒ５から成る増幅器が選択され、
発振開始電圧の低い発振回路として作動し発振が起動さ
れる。
投入直後、振幅検出回路１はローレベルを出力する。こ
の結果、２入力ＮＡＮＤゲートＮＤ１の出力はハイレベ
ルとなり、ＭＯＳトランジスタＴｒ０，Ｔｒ３がオフ状
態、Ｔｒ４，Ｔｒ６がオン状態となる。このため、ＭＯ
ＳトランジスタＴｒ１，Ｔｒ２から成るＣＭＯＳインバ
ータは電源間から電気的に切り離され、負荷抵抗Ｒ０と
ＭＯＳトランジスタＴｒ５から成る増幅器が選択され、
発振開始電圧の低い発振回路として作動し発振が起動さ
れる。
【００２３】一定時間経過した後、振幅がある値以上に
達したことを振幅検出回路１が検出し、振幅検出回路１
の出力がローレベルからハイレベルになると、２入力Ｎ
ＡＮＤゲートＮＤ１の出力がローレベルとなり、ＭＯＳ
トランジスタＴｒ０，Ｔｒ３がオン状態、ＭＯＳトラン
ジスタＴｒ４，Ｔｒ６がオフ状態となる。このため、負
荷抵抗Ｒ０とＭＯＳトランジスタＴｒ５から成る増幅器
が電源間から電気的に切り離され、これに替わってＭＯ
ＳトランジスタＴｒ１，Ｔｒ２により構成されるＣＭＯ
Ｓインバータが電源間に電気的に接続され、消費電流の
少ない発振回路が作動し発振回路の消費電流が抑えられ
る。
達したことを振幅検出回路１が検出し、振幅検出回路１
の出力がローレベルからハイレベルになると、２入力Ｎ
ＡＮＤゲートＮＤ１の出力がローレベルとなり、ＭＯＳ
トランジスタＴｒ０，Ｔｒ３がオン状態、ＭＯＳトラン
ジスタＴｒ４，Ｔｒ６がオフ状態となる。このため、負
荷抵抗Ｒ０とＭＯＳトランジスタＴｒ５から成る増幅器
が電源間から電気的に切り離され、これに替わってＭＯ
ＳトランジスタＴｒ１，Ｔｒ２により構成されるＣＭＯ
Ｓインバータが電源間に電気的に接続され、消費電流の
少ない発振回路が作動し発振回路の消費電流が抑えられ
る。
【００２４】なお、図１において、Ｓ／Ｒラッチを構成
する２入力ＮＡＮＤゲートＮＤ２の一の入力端子には、
発振段（増幅器）の出力が入力されているが、該入力端
子には振幅検出回路１の出力をインバータゲートで反転
した信号を入力しても同等の機能を達成することが出来
る。また、振幅検出回路１は、発振段の振幅の幅がある
一定値以上になると出力をローレベルからハイレベルに
反転する機能を実現するもので、例えばピークホールド
回路、レベル比較器等の周知の回路により構成される。
する２入力ＮＡＮＤゲートＮＤ２の一の入力端子には、
発振段（増幅器）の出力が入力されているが、該入力端
子には振幅検出回路１の出力をインバータゲートで反転
した信号を入力しても同等の機能を達成することが出来
る。また、振幅検出回路１は、発振段の振幅の幅がある
一定値以上になると出力をローレベルからハイレベルに
反転する機能を実現するもので、例えばピークホールド
回路、レベル比較器等の周知の回路により構成される。
【００２５】
【実施例２】図２は本発明の第２の実施例の回路構成を
示している。図２において、ＣP6，ＣP7は外付け容量、
振幅検出回路２は発振段の振幅の幅がある一定値以上に
なると出力信号をローレベルからハイレベルに変化させ
る検出回路、ＮＤ２，ＮＤ３は２入力ＮＡＮＤゲート、
ＩＶ５，ＩＶ６，ＩＶ７はインバータゲート、Ｒｆ３は
フィードバック抵抗、Ｘ３は機械的振動子、Ｔｒ10，Ｔ
ｒ11，Ｔｒ14，Ｔｒ15はＰチャネルＭＯＳトランジス
タ、Ｔｒ12，Ｔｒ13，Ｔｒ16，Ｔｒ17はＮチャネルＭＯ
Ｓトランジスタである。
示している。図２において、ＣP6，ＣP7は外付け容量、
振幅検出回路２は発振段の振幅の幅がある一定値以上に
なると出力信号をローレベルからハイレベルに変化させ
る検出回路、ＮＤ２，ＮＤ３は２入力ＮＡＮＤゲート、
ＩＶ５，ＩＶ６，ＩＶ７はインバータゲート、Ｒｆ３は
フィードバック抵抗、Ｘ３は機械的振動子、Ｔｒ10，Ｔ
ｒ11，Ｔｒ14，Ｔｒ15はＰチャネルＭＯＳトランジス
タ、Ｔｒ12，Ｔｒ13，Ｔｒ16，Ｔｒ17はＮチャネルＭＯ
Ｓトランジスタである。
【００２６】ＭＯＳトランジスタＴｒ11とＴｒ12、及び
ＭＯＳトランジスタＴｒ15とＴｒ16はそれぞれＣＭＯＳ
インバータを構成している。また、ＭＯＳトランジスタ
Ｔｒ10，Ｔｒ13、及びＴｒ14，Ｔｒ17は増幅器切り換え
用のスイッチを構成する。そして、２入力ＮＡＮＤゲー
トＮＤ２，ＮＤ３は、前記第１の実施例同様、Ｓ／Ｒラ
ッチを構成する。
ＭＯＳトランジスタＴｒ15とＴｒ16はそれぞれＣＭＯＳ
インバータを構成している。また、ＭＯＳトランジスタ
Ｔｒ10，Ｔｒ13、及びＴｒ14，Ｔｒ17は増幅器切り換え
用のスイッチを構成する。そして、２入力ＮＡＮＤゲー
トＮＤ２，ＮＤ３は、前記第１の実施例同様、Ｓ／Ｒラ
ッチを構成する。
【００２７】この発振回路では、ＰチャネルＭＯＳトラ
ンジスタＴｒ15とＮチャネルＭＯＳトランジスタＴｒ16
のしきい値電圧が、他のＰチャネル及びＮチャネルＭＯ
Ｓトランジスタのしきい値電圧よりも低く設定されてい
る。このため、ＭＯＳトランジスタＴｒ15，Ｔｒ16から
構成される発振回路は、ＭＯＳトランジスタＴｒ11，Ｔ
ｒ12で構成される発振回路よりも消費電流は多く発振開
始電圧は低くなる。
ンジスタＴｒ15とＮチャネルＭＯＳトランジスタＴｒ16
のしきい値電圧が、他のＰチャネル及びＮチャネルＭＯ
Ｓトランジスタのしきい値電圧よりも低く設定されてい
る。このため、ＭＯＳトランジスタＴｒ15，Ｔｒ16から
構成される発振回路は、ＭＯＳトランジスタＴｒ11，Ｔ
ｒ12で構成される発振回路よりも消費電流は多く発振開
始電圧は低くなる。
【００２８】次に本実施例の動作原理を説明する。電源
投入直後、振幅検出回路２はローレベルを出力する。こ
の結果２入力ＮＡＮＤゲートＮＤ３の出力はハイレベル
となり、ＭＯＳトランジスタＴｒ10，Ｔｒ13がオフ状
態、ＭＯＳトランジスタＴｒ14，Ｔｒ17がオン状態とな
り、ＭＯＳトランジスタＴｒ15とＴｒ16により構成され
る発振開始電圧の低い発振回路が作動して発振が起動さ
れる。
投入直後、振幅検出回路２はローレベルを出力する。こ
の結果２入力ＮＡＮＤゲートＮＤ３の出力はハイレベル
となり、ＭＯＳトランジスタＴｒ10，Ｔｒ13がオフ状
態、ＭＯＳトランジスタＴｒ14，Ｔｒ17がオン状態とな
り、ＭＯＳトランジスタＴｒ15とＴｒ16により構成され
る発振開始電圧の低い発振回路が作動して発振が起動さ
れる。
【００２９】一定時間経過した後、振幅がある値以上に
達したことを振幅検出回路２により検出し振幅検出回路
２の出力がローレベルからハイレベルになり、２入力Ｎ
ＡＮＤゲートＮＤ３の出力がローレベルとなり、ＭＯＳ
トランジスタＴｒ10，Ｔｒ13がオン状態、ＭＯＳトラン
ジスタＴｒ14，Ｔｒ17がオフ状態となり、ＭＯＳトラン
ジスタＴｒ11，Ｔｒ12により構成される消費電流の少な
い発振回路が作動し、発振回路の消費電流が抑えられ
る。
達したことを振幅検出回路２により検出し振幅検出回路
２の出力がローレベルからハイレベルになり、２入力Ｎ
ＡＮＤゲートＮＤ３の出力がローレベルとなり、ＭＯＳ
トランジスタＴｒ10，Ｔｒ13がオン状態、ＭＯＳトラン
ジスタＴｒ14，Ｔｒ17がオフ状態となり、ＭＯＳトラン
ジスタＴｒ11，Ｔｒ12により構成される消費電流の少な
い発振回路が作動し、発振回路の消費電流が抑えられ
る。
【００３０】以上、本発明を上記第１、第２の実施例に
ついて説明したが、本発明はこれらの実施例の態様にの
み限定されるものではなく、本発明の原理に準ずる各種
実施態様を含む。例えば、第１、第２の実施例において
増幅器（インバータ）が２個備えられた構成が提案され
ているが、本発明において増幅器（インバータ）は２個
に限定されず、本発明は更に多くのインバータを備えた
発振回路の構成も含む。
ついて説明したが、本発明はこれらの実施例の態様にの
み限定されるものではなく、本発明の原理に準ずる各種
実施態様を含む。例えば、第１、第２の実施例において
増幅器（インバータ）が２個備えられた構成が提案され
ているが、本発明において増幅器（インバータ）は２個
に限定されず、本発明は更に多くのインバータを備えた
発振回路の構成も含む。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
低消費電流のＣＭＯＳインバータより成る第１の増幅器
と、第１の増幅器よりも消費電流は多いが発振開始電圧
の低い第２の増幅器と、これらを切換え制御する手段を
備え、電源投入直後の発振開始時には、消費電流は大き
いが発振開始電圧の低い第２の増幅器を作動させ、発振
段の振幅を監視して振幅が一定値以上になった後にスイ
ッチを切り換え、低消費電流の少ない第１の増幅器を作
動させて発振回路を構成することにより、発振開始電圧
を低電圧化すると共に、消費電流の低減を達成してい
る。
低消費電流のＣＭＯＳインバータより成る第１の増幅器
と、第１の増幅器よりも消費電流は多いが発振開始電圧
の低い第２の増幅器と、これらを切換え制御する手段を
備え、電源投入直後の発振開始時には、消費電流は大き
いが発振開始電圧の低い第２の増幅器を作動させ、発振
段の振幅を監視して振幅が一定値以上になった後にスイ
ッチを切り換え、低消費電流の少ない第１の増幅器を作
動させて発振回路を構成することにより、発振開始電圧
を低電圧化すると共に、消費電流の低減を達成してい
る。
【００３２】また、本発明においては、複数の増幅器を
ＣＭＯＳインバータで構成し、このうち電源投入直後の
発振開始時に作動されるＣＭＯＳインバータを構成する
ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳト
ランジスタのしきい値電圧を低く設定することによっ
て、発振開始電圧を低く抑えながら、消費電流を大幅に
低減する。さらに、本発明に係る発振回路は、半導体集
積回路の低電圧化及び低消費電流化に特段に貢献するも
のである。
ＣＭＯＳインバータで構成し、このうち電源投入直後の
発振開始時に作動されるＣＭＯＳインバータを構成する
ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳト
ランジスタのしきい値電圧を低く設定することによっ
て、発振開始電圧を低く抑えながら、消費電流を大幅に
低減する。さらに、本発明に係る発振回路は、半導体集
積回路の低電圧化及び低消費電流化に特段に貢献するも
のである。
【図１】本発明に係る発振回路の実施例を示す回路図で
ある。
ある。
【図２】本発明に係る発振回路の実施例を示す回路図で
ある。
ある。
【図３】ダンピング抵抗を用いた従来の発振回路の回路
図である。
図である。
【図４】増幅器を負荷抵抗とＮチャネルＭＯＳトランジ
スタにより構成した従来の発振回路の回路図である。
スタにより構成した従来の発振回路の回路図である。
ＮＤ０〜ＮＤ３ ２入力ＮＡＮＤゲート Ｘ０〜Ｘ３ 機械的振動子 ＩＶ０〜ＩＶ２，ＩＶ４〜ＩＶ７ インバータゲート ＩＶ３ ＣＭＯＳインバータ ＣP0〜ＣP7 外付け容量 Ｒｄ０〜Ｒｄ１ ダンピング抵抗 Ｒ０，Ｒ１ 負荷抵抗 Ｔｒ０〜Ｔｒ８，Ｔｒ10〜Ｔｒ17 ＭＯＳトランジスタ
Claims (6)
- 【請求項１】機械的振動子と、該機械的振動子に電圧を
印加する駆動回路と、を備えた発振回路において、前記
駆動回路は、互いに並列形態に接続された複数のインバ
ータと、一端が該複数のインバータの入力端子の共通接
続点に接続され他端が該複数のインバータの出力端子の
共通接続点に接続された帰還抵抗と、から構成され、発
振回路の電圧振幅の値に依存して前記複数のインバータ
を切り換える切換え手段を備えて成る発振回路。 - 【請求項２】前記切換え手段が、発振回路の出力電圧振
幅を検出する振幅検出回路と、前記振幅検出回路の出力
を取り込みこれを保持するラッチ回路と、前記ラッチ回
路の出力に基づき電源配線及び接地配線との間において
前記複数のインバータの電流通路を遮断又は導通するス
イッチ回路と、から構成された請求項１記載の発振回
路。 - 【請求項３】前記複数のインバータが、発振開始電圧の
低いインバータと、消費電力の少ないインバータを含む
請求項１又は２記載の発振回路。 - 【請求項４】前記複数のインバータが全てＣＭＯＳイン
バータから成る請求項３記載の発振回路。 - 【請求項５】前記複数のインバータのうちの少くとも一
が抵抗負荷型インバータから成る請求項３記載の発振回
路。 - 【請求項６】前記切換え手段が電源投入後、前記発振開
始電圧の低いインバータに切換え、発振安定後に消費電
力の少ないインバータに切換え制御する請求項３記載の
発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31923693A JPH07154143A (ja) | 1993-11-26 | 1993-11-26 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31923693A JPH07154143A (ja) | 1993-11-26 | 1993-11-26 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07154143A true JPH07154143A (ja) | 1995-06-16 |
Family
ID=18107935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31923693A Pending JPH07154143A (ja) | 1993-11-26 | 1993-11-26 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07154143A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193428A (ja) * | 1993-12-27 | 1995-07-28 | Nippon Precision Circuits Kk | 発振用集積回路および発振回路 |
| JP2012527826A (ja) * | 2009-05-18 | 2012-11-08 | クゥアルコム・インコーポレイテッド | 発振器の電力消費を低減させるためのシステムおよび方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62109406A (ja) * | 1985-11-07 | 1987-05-20 | Nec Corp | 発振回路 |
| JPS63219208A (ja) * | 1987-03-06 | 1988-09-12 | Mitsubishi Electric Corp | 発振回路 |
| JPH02274103A (ja) * | 1989-04-17 | 1990-11-08 | Nec Corp | 発振回路 |
| JPH04167806A (ja) * | 1990-10-31 | 1992-06-15 | Oki Micro Design Miyazaki:Kk | 発振装置 |
-
1993
- 1993-11-26 JP JP31923693A patent/JPH07154143A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62109406A (ja) * | 1985-11-07 | 1987-05-20 | Nec Corp | 発振回路 |
| JPS63219208A (ja) * | 1987-03-06 | 1988-09-12 | Mitsubishi Electric Corp | 発振回路 |
| JPH02274103A (ja) * | 1989-04-17 | 1990-11-08 | Nec Corp | 発振回路 |
| JPH04167806A (ja) * | 1990-10-31 | 1992-06-15 | Oki Micro Design Miyazaki:Kk | 発振装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193428A (ja) * | 1993-12-27 | 1995-07-28 | Nippon Precision Circuits Kk | 発振用集積回路および発振回路 |
| JP2012527826A (ja) * | 2009-05-18 | 2012-11-08 | クゥアルコム・インコーポレイテッド | 発振器の電力消費を低減させるためのシステムおよび方法 |
| JP2014064295A (ja) * | 2009-05-18 | 2014-04-10 | Qualcomm Incorporated | 発振器の電力消費を低減させるためのシステムおよび方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100644496B1 (ko) | 기준전압 발생회로 | |
| KR960007850B1 (ko) | 저전력 수정발진기 시스템 | |
| JP2004260242A (ja) | 電圧レベルシフタ | |
| JPH0346268A (ja) | 半導体装置のｃｍｏｓ型入力バッファ回路 | |
| JPH07154143A (ja) | 発振回路 | |
| JP3182607B2 (ja) | 電流ソースセル装置 | |
| US6525598B1 (en) | Bias start up circuit and method | |
| JPH11298248A (ja) | 発振回路 | |
| JP4772480B2 (ja) | 半導体集積装置 | |
| JP2000013143A (ja) | 発振回路 | |
| JPH10303370A (ja) | 半導体集積回路装置 | |
| JPH09204798A (ja) | 信号発生回路 | |
| JP3757518B2 (ja) | パワーオン・リセット回路 | |
| JP4086049B2 (ja) | パワーオン・リセット回路 | |
| JPH11284437A (ja) | 発振回路 | |
| JP2000286637A (ja) | 発振回路 | |
| JP3934189B2 (ja) | 水晶発振回路 | |
| JP2003298408A (ja) | レベル変換回路 | |
| JP3255581B2 (ja) | 発振回路 | |
| JP3358379B2 (ja) | Ｃｍｏｓ圧電発振回路 | |
| JP2000124785A (ja) | 半導体集積回路 | |
| JPH1174772A (ja) | 電源電圧切換回路 | |
| JPH04195998A (ja) | 半導体記憶装置 | |
| KR950007507Y1 (ko) | 감압회로 | |
| JP2000250666A (ja) | 中央処理装置及び該中央処理装置の消費電力低減方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960917 |