JPH0714849A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0714849A JPH0714849A JP14726493A JP14726493A JPH0714849A JP H0714849 A JPH0714849 A JP H0714849A JP 14726493 A JP14726493 A JP 14726493A JP 14726493 A JP14726493 A JP 14726493A JP H0714849 A JPH0714849 A JP H0714849A
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- polysilicon
- hydrogen
- polysilicon film
- gate insulating
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Abstract
(57)【要約】
【目的】 薄膜トランジスタの製造方法に関し，ポリシ
リコン膜の水素化処理を効率よく行って薄膜トランジス
タの特性を改善することを目的とする。 【構成】 基板 1上にポリシリコン膜 2を成膜する第１
工程と，この後に該ポリシリコン膜に水素を導入する第
２工程と，この後に該ポリシリコン膜上にゲート絶縁膜
を被着する第３工程とを有する, この後に，前記基板 1
を 200〜450 ℃の温度で熱処理する第４工程を有する,
第３工程以後の工程は 450℃以下の温度で行う, 第１工
程と第２工程の間において基板 1を真空または不活性ガ
ス中で搬送する, 第１工程の成膜をスパッタリングによ
って行い成膜後基板 1を大気に曝さないでスパッタ室内
において水素化処理を行うように構成する。
リコン膜の水素化処理を効率よく行って薄膜トランジス
タの特性を改善することを目的とする。 【構成】 基板 1上にポリシリコン膜 2を成膜する第１
工程と，この後に該ポリシリコン膜に水素を導入する第
２工程と，この後に該ポリシリコン膜上にゲート絶縁膜
を被着する第３工程とを有する, この後に，前記基板 1
を 200〜450 ℃の温度で熱処理する第４工程を有する,
第３工程以後の工程は 450℃以下の温度で行う, 第１工
程と第２工程の間において基板 1を真空または不活性ガ
ス中で搬送する, 第１工程の成膜をスパッタリングによ
って行い成膜後基板 1を大気に曝さないでスパッタ室内
において水素化処理を行うように構成する。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ(TFT)
の製造方法に係り, 特に液晶表示(LCD) 装置に用いられ
るTFT の水素(H2)化処理に関する。
の製造方法に係り, 特に液晶表示(LCD) 装置に用いられ
るTFT の水素(H2)化処理に関する。
【０００２】アクティブマトリクスを構成するTFT 基板
上の画素のスイッチング素子や駆動回路に用いられるポ
リシリコンTFT を，サブスレッショルドの立ち上がりが
急峻でスレッショルド電圧が小さく, 低駆動電圧で大電
流が得られるようにするための水素化処理として本発明
は利用できる。
上の画素のスイッチング素子や駆動回路に用いられるポ
リシリコンTFT を，サブスレッショルドの立ち上がりが
急峻でスレッショルド電圧が小さく, 低駆動電圧で大電
流が得られるようにするための水素化処理として本発明
は利用できる。
【０００３】
【従来の技術】ポリシリコンは, 結晶粒界に存在するダ
ングリングボンド等の欠陥がキャリアのトラップ準位あ
るいは障壁として働くものと考えられている。そのため
に, ポリシリコンで作製したトランジスタの特性を向上
させるためにはこれらの欠陥を低減する必要があり，水
素によるダングリングボンドの終端化が行われている。
その手段として, 水素プラズマ処理が一般に行われてい
る。
ングリングボンド等の欠陥がキャリアのトラップ準位あ
るいは障壁として働くものと考えられている。そのため
に, ポリシリコンで作製したトランジスタの特性を向上
させるためにはこれらの欠陥を低減する必要があり，水
素によるダングリングボンドの終端化が行われている。
その手段として, 水素プラズマ処理が一般に行われてい
る。
【０００４】水素プラズマ処理により，トランジスタの
OFF 電流は低減され，サブスレッショルド領域の立ち上
がりが急峻になり, 特性は改善される。しかしながら，
水素でダングリングボンドを終端化したポリシリコンは
450℃以上の熱処理で水素が離脱してしまい，非常に不
安定であるため水素化した後では高温の熱処理を行うこ
とはできなかった。
OFF 電流は低減され，サブスレッショルド領域の立ち上
がりが急峻になり, 特性は改善される。しかしながら，
水素でダングリングボンドを終端化したポリシリコンは
450℃以上の熱処理で水素が離脱してしまい，非常に不
安定であるため水素化した後では高温の熱処理を行うこ
とはできなかった。
【０００５】そのため，従来例では，水素化処理は素子
形成後に行うのが一般的であった。水素プラズマ処理に
より，プラズマ電位で加速された水素が素子表面から活
性層であるポリシリコン中に打ち込まれる。従来例の場
合ポリシリコン膜上には多層膜が形成されているため水
素化処理に長時間（３時間程度）を要し，且つその効果
は多層膜の膜厚に依存するため再現性に乏しい。
形成後に行うのが一般的であった。水素プラズマ処理に
より，プラズマ電位で加速された水素が素子表面から活
性層であるポリシリコン中に打ち込まれる。従来例の場
合ポリシリコン膜上には多層膜が形成されているため水
素化処理に長時間（３時間程度）を要し，且つその効果
は多層膜の膜厚に依存するため再現性に乏しい。
【０００６】
【発明が解決しようとする課題】従来例のようにトラン
ジスタ作製後に水素化処理を行っても, ポリシリコン層
上にはゲート絶縁膜, ゲート電極, 層間絶縁膜等が数10
00Åの厚さで堆積されているため，ポリシリコン層に水
素が入りにくいという問題があった。
ジスタ作製後に水素化処理を行っても, ポリシリコン層
上にはゲート絶縁膜, ゲート電極, 層間絶縁膜等が数10
00Åの厚さで堆積されているため，ポリシリコン層に水
素が入りにくいという問題があった。
【０００７】また別の問題として, ゲート電極のパター
ニングにおいて, ゲート絶縁膜まで同時に切る際には，
ゲートのリークが大きくなってOFF 電流が大きくなると
いう問題があった。
ニングにおいて, ゲート絶縁膜まで同時に切る際には，
ゲートのリークが大きくなってOFF 電流が大きくなると
いう問題があった。
【０００８】さらに，ゲート絶縁膜形成前に直接ポリシ
リコン膜を水素化しても，水素化処理を行う前に大気中
に曝すと表面は酸化されてしまうためフッ酸処理を行う
必要があり，このため結晶粒界がエッチングされてポリ
シリコン膜の表面が凸凹になるという問題があった。
リコン膜を水素化しても，水素化処理を行う前に大気中
に曝すと表面は酸化されてしまうためフッ酸処理を行う
必要があり，このため結晶粒界がエッチングされてポリ
シリコン膜の表面が凸凹になるという問題があった。
【０００９】本発明はポリシリコン膜の水素化処理を効
率よく行って薄膜トランジスタの特性を改善することを
目的とする。
率よく行って薄膜トランジスタの特性を改善することを
目的とする。
【００１０】
【課題を解決するための手段】上記課題の解決は，１）
基板 1上にチャネル層となるポリシリコン膜 2を成膜す
る第１工程と，この後に該ポリシリコン膜に水素を導入
する第２工程と，この後に該ポリシリコン膜上にゲート
絶縁膜を被着する第３工程とを有する薄膜トランジスタ
の製造方法，あるいは２）請求項１の第３工程の後に，
前記基板 1を 200〜450 ℃の温度で熱処理する第４工程
を有する薄膜トランジスタの製造方法，あるいは３）前
記第２工程は水素プラズマ，あるいはイオンドーピン
グ，あるいはレーザドーピングにより行う前記１）記載
の薄膜トランジスタの製造方法，あるいは４）前記第３
工程以後の工程は，450 ℃以下の温度で行う前記１）記
載の薄膜トランジスタの製造方法，あるいは５）前記第
４工程の熱処理が，水素の離脱を起こさず且つ水素原子
のマイグレーションを引き起こすエネルギーで行うレー
ザアニールである前記２）記載の薄膜トランジスタの製
造方法により達成される。
基板 1上にチャネル層となるポリシリコン膜 2を成膜す
る第１工程と，この後に該ポリシリコン膜に水素を導入
する第２工程と，この後に該ポリシリコン膜上にゲート
絶縁膜を被着する第３工程とを有する薄膜トランジスタ
の製造方法，あるいは２）請求項１の第３工程の後に，
前記基板 1を 200〜450 ℃の温度で熱処理する第４工程
を有する薄膜トランジスタの製造方法，あるいは３）前
記第２工程は水素プラズマ，あるいはイオンドーピン
グ，あるいはレーザドーピングにより行う前記１）記載
の薄膜トランジスタの製造方法，あるいは４）前記第３
工程以後の工程は，450 ℃以下の温度で行う前記１）記
載の薄膜トランジスタの製造方法，あるいは５）前記第
４工程の熱処理が，水素の離脱を起こさず且つ水素原子
のマイグレーションを引き起こすエネルギーで行うレー
ザアニールである前記２）記載の薄膜トランジスタの製
造方法により達成される。
【００１１】
【作用】図１(A) 〜(C) は本発明の原理説明図(1) であ
る。図１(A) において，透明基板（ガラス基板） 1の上
に, 厚さ1000Åのポリシリコン膜 2を堆積する。
る。図１(A) において，透明基板（ガラス基板） 1の上
に, 厚さ1000Åのポリシリコン膜 2を堆積する。
【００１２】この状態で基板温度 350℃で 1時間の水素
プラズマ処理を行う。図１(B) において，ポリシリコン
膜 2をパターニングし，ゲート絶縁膜として厚さ1500Å
の二酸化シリコン(SiO2)膜 3を ECR（電子サイクロトロ
ン共鳴）法により基板温度 200℃で成長する。
プラズマ処理を行う。図１(B) において，ポリシリコン
膜 2をパターニングし，ゲート絶縁膜として厚さ1500Å
の二酸化シリコン(SiO2)膜 3を ECR（電子サイクロトロ
ン共鳴）法により基板温度 200℃で成長する。
【００１３】続いて，スパッタ法により，ゲート電極膜
としてアルミニウム(Al)膜 4を堆積した後，ゲートのパ
ターニングを行い，同時にゲート絶縁膜までエッチング
する。 次に，イオンシャワーにより，ソースドレイン
領域にりんイオン(P+ ) を注入する。
としてアルミニウム(Al)膜 4を堆積した後，ゲートのパ
ターニングを行い，同時にゲート絶縁膜までエッチング
する。 次に，イオンシャワーにより，ソースドレイン
領域にりんイオン(P+ ) を注入する。
【００１４】このとき，室温で注入した場合は注入後，
あまり時間をおかないで 200〜300℃の温度で熱処理を
行う。ただし， 100〜200 ℃の基板温度で注入した場合
はこの処理は必要でない。
あまり時間をおかないで 200〜300℃の温度で熱処理を
行う。ただし， 100〜200 ℃の基板温度で注入した場合
はこの処理は必要でない。
【００１５】図１(C) において，プラズマ気相成長(CV
D) 法により，層間絶縁膜として厚さ5000Åの窒化シリ
コン(SiN) 膜 5を成長し，ソースドレインのコンタクト
孔を開口する。次いで，スパッタ法により，開口を覆っ
てアルミニウムシリコン(AlSi)膜 6を成膜し，パターニ
ングして配線を形成する。
D) 法により，層間絶縁膜として厚さ5000Åの窒化シリ
コン(SiN) 膜 5を成長し，ソースドレインのコンタクト
孔を開口する。次いで，スパッタ法により，開口を覆っ
てアルミニウムシリコン(AlSi)膜 6を成膜し，パターニ
ングして配線を形成する。
【００１６】次いで，窒素雰囲気中で 300℃で 1時間の
熱処理を行う。この処理によってポリシリコンに取り込
まれた水素原子のうちSiと結合していないものが上方に
移動してゲート絶縁膜の界面および内面に拡散し, ダグ
リングボンド等の欠陥を回復してOFF 電流を低減し，特
性をさらに改善する。
熱処理を行う。この処理によってポリシリコンに取り込
まれた水素原子のうちSiと結合していないものが上方に
移動してゲート絶縁膜の界面および内面に拡散し, ダグ
リングボンド等の欠陥を回復してOFF 電流を低減し，特
性をさらに改善する。
【００１７】以上のようにして，ポリシリコン膜の状態
で直接水素化処理を行うことにより水素をポリシリコン
中に効率良く取り込み, さらに, ゲート絶縁膜形成後の
低温熱処理によって水素原子を移動させることによりポ
リシリコンとゲート絶縁膜との界面状態を改善してトラ
ンジスタ特性を向上することができる。
で直接水素化処理を行うことにより水素をポリシリコン
中に効率良く取り込み, さらに, ゲート絶縁膜形成後の
低温熱処理によって水素原子を移動させることによりポ
リシリコンとゲート絶縁膜との界面状態を改善してトラ
ンジスタ特性を向上することができる。
【００１８】図２(A),(B) は本発明の原理図(2) であ
る。図２(A) において, 基板 1上にポリシリコン膜 2を
成膜後に，成膜装置より水素プラズマ中へ酸素に触れる
ことなく真空中あるいは不活性ガス中を搬送して水素化
処理を行う。
る。図２(A) において, 基板 1上にポリシリコン膜 2を
成膜後に，成膜装置より水素プラズマ中へ酸素に触れる
ことなく真空中あるいは不活性ガス中を搬送して水素化
処理を行う。
【００１９】このようにすれば，ポリシリコン膜が酸素
に触れることなく水素化処理が行われるのでポリシリコ
ン膜の表面に酸化膜は形成されることはない。また，ポ
リシリコン膜は結晶粒界がアモルファス化されているた
め，ここが酸素に触れることなく水素化されると，図２
(B) に模式的に示されるようにグレインのまわりにある
欠陥が水素により補償されて電気的に不活性となり，ト
ランジスタ特性を安定化させる。
に触れることなく水素化処理が行われるのでポリシリコ
ン膜の表面に酸化膜は形成されることはない。また，ポ
リシリコン膜は結晶粒界がアモルファス化されているた
め，ここが酸素に触れることなく水素化されると，図２
(B) に模式的に示されるようにグレインのまわりにある
欠陥が水素により補償されて電気的に不活性となり，ト
ランジスタ特性を安定化させる。
【００２０】
【実施例】図３(A) 〜(E) は本発明の実施例(1) の説明
図である。図３(A) において，低圧気相成長(LPCVD) 法
により, 透明基板 (ガラス基板または石英基板) 1の上
に厚さ1000Åのアモルファスシリコン(a-Si)膜2Aを成長
し，パターニングして素子領域を形成し， 550℃で50時
間のアニールを行いポリシリコン膜 2に変換する。
図である。図３(A) において，低圧気相成長(LPCVD) 法
により, 透明基板 (ガラス基板または石英基板) 1の上
に厚さ1000Åのアモルファスシリコン(a-Si)膜2Aを成長
し，パターニングして素子領域を形成し， 550℃で50時
間のアニールを行いポリシリコン膜 2に変換する。
【００２１】図３(B) において，水素化プラズマ処理を
行う。処理条件は基板温度 350℃,ガス圧力 0.2 Torr,
RF 電力 200 W, 処理時間 1時間である。図３(C) にお
いて，ECR 法でゲート絶縁膜として厚さ1000ÅのSiO2膜
3を成長し，続いてスパッタ法によりゲート電極膜とし
て厚さ5000ÅのAl膜 4を堆積し,パターニングしてゲー
ト電極を形成する。
行う。処理条件は基板温度 350℃,ガス圧力 0.2 Torr,
RF 電力 200 W, 処理時間 1時間である。図３(C) にお
いて，ECR 法でゲート絶縁膜として厚さ1000ÅのSiO2膜
3を成長し，続いてスパッタ法によりゲート電極膜とし
て厚さ5000ÅのAl膜 4を堆積し,パターニングしてゲー
ト電極を形成する。
【００２２】図３(D) において，イオンシャワーによ
り, ソースドレイン領域にりんイオン(P+ ) を打ち込
む。打ち込み条件は, 基板温度 120℃, エネルギー 30
KeV , ドーズ量1E16cm-2である。
り, ソースドレイン領域にりんイオン(P+ ) を打ち込
む。打ち込み条件は, 基板温度 120℃, エネルギー 30
KeV , ドーズ量1E16cm-2である。
【００２３】図３(E) において，プラズマCVD 法によ
り，層間絶縁膜として厚さ6000ÅのSiN 膜 (またはSiO2
膜) 5 を成長し，ソースドレインのコンタクト孔を開口
する。スパッタ法により，開口を覆ってアルミニウムシ
リコン(AlSi)膜 6を成膜し，パターニングして配線を形
成する。次いで，窒素雰囲気中で 350℃で 1時間の熱処
理を行う。
り，層間絶縁膜として厚さ6000ÅのSiN 膜 (またはSiO2
膜) 5 を成長し，ソースドレインのコンタクト孔を開口
する。スパッタ法により，開口を覆ってアルミニウムシ
リコン(AlSi)膜 6を成膜し，パターニングして配線を形
成する。次いで，窒素雰囲気中で 350℃で 1時間の熱処
理を行う。
【００２４】図４(A) 〜(E) は本発明の実施例(2) の説
明図である。図４(A) において，透明基板 1の上に, ス
パッタ法により厚さ 800Åのポリシリコン膜 2を堆積
し，パターニングして素子領域を形成する。
明図である。図４(A) において，透明基板 1の上に, ス
パッタ法により厚さ 800Åのポリシリコン膜 2を堆積
し，パターニングして素子領域を形成する。
【００２５】図４(B) において，基板温度を 100℃にし
てイオンシャワーにより水素化処理を行う。水素化処理
のイオンシャワーの条件は，基板温度 室温, エネルギ
ー 30 KeV, ドーズ量1E16cm-2である。
てイオンシャワーにより水素化処理を行う。水素化処理
のイオンシャワーの条件は，基板温度 室温, エネルギ
ー 30 KeV, ドーズ量1E16cm-2である。
【００２６】図４(C) において，ECR 法でゲート絶縁膜
として厚さ1000ÅのSiO2膜 3を成長し，続いてスパッタ
法によりゲート電極膜として厚さ3000ÅのAl膜 4を堆積
し,パターニングしてゲート電極を形成する。
として厚さ1000ÅのSiO2膜 3を成長し，続いてスパッタ
法によりゲート電極膜として厚さ3000ÅのAl膜 4を堆積
し,パターニングしてゲート電極を形成する。
【００２７】図４(D) において，イオンシャワーによ
り, ソースドレイン領域にボロンイオン(B+ ) を打ち込
む。打ち込み条件は, 基板温度 室温, エネルギー 20
KeV , ドーズ量5E15cm-2である。
り, ソースドレイン領域にボロンイオン(B+ ) を打ち込
む。打ち込み条件は, 基板温度 室温, エネルギー 20
KeV , ドーズ量5E15cm-2である。
【００２８】図４(E) において，プラズマCVD 法によ
り，層間絶縁膜として厚さ6000ÅのSiN 膜 5を成長し，
ソースドレインのコンタクト孔を開口する。スパッタ法
により，開口を覆ってAlSi膜 6を成膜し，パターニング
して配線を形成する。次いで，低エネルギーのArレーザ
で基板全面をアニールする。
り，層間絶縁膜として厚さ6000ÅのSiN 膜 5を成長し，
ソースドレインのコンタクト孔を開口する。スパッタ法
により，開口を覆ってAlSi膜 6を成膜し，パターニング
して配線を形成する。次いで，低エネルギーのArレーザ
で基板全面をアニールする。
【００２９】図５(A) 〜(D) は本発明の実施例(3）の説
明図である。図５(A) において，LPCVD 法により, 透明
基板 1上に厚さ 500Åのa-Si膜2Aを成長し，水素プラズ
マ処理を行う。次いで，a-Si膜2Aをパターニングして素
子領域を形成する。
明図である。図５(A) において，LPCVD 法により, 透明
基板 1上に厚さ 500Åのa-Si膜2Aを成長し，水素プラズ
マ処理を行う。次いで，a-Si膜2Aをパターニングして素
子領域を形成する。
【００３０】水素プラズマ処理の処理条件は基板温度 3
00℃, ガス圧力 0.2 Torr, RF 電力200 W, 処理時間 1
時間である。次いで， 550℃で50時間のアニールを行い
ポリシリコン膜 2に変換する。
00℃, ガス圧力 0.2 Torr, RF 電力200 W, 処理時間 1
時間である。次いで， 550℃で50時間のアニールを行い
ポリシリコン膜 2に変換する。
【００３１】図５(B) において，ECR 法でゲート絶縁膜
として厚さ 500ÅのSiO2膜 3を成長し，続いてスパッタ
法によりゲート電極膜として厚さ3000ÅのAl膜 4を堆積
し,パターニングしてゲート電極を形成する。
として厚さ 500ÅのSiO2膜 3を成長し，続いてスパッタ
法によりゲート電極膜として厚さ3000ÅのAl膜 4を堆積
し,パターニングしてゲート電極を形成する。
【００３２】図５(C) において，フォスフィン(PH3) ガ
スを流しながら，XeCl系のエキシマレーザで基板上を照
射して, ソースドレイン領域へのりん(P) を導入する。
このとき同時にレーザ照射によりポリシリコン中の未結
合水素のゲート絶縁膜への移動を促進する。
スを流しながら，XeCl系のエキシマレーザで基板上を照
射して, ソースドレイン領域へのりん(P) を導入する。
このとき同時にレーザ照射によりポリシリコン中の未結
合水素のゲート絶縁膜への移動を促進する。
【００３３】図５(D) において，プラズマCVD 法によ
り，層間絶縁膜として厚さ4000ÅのSiN 膜 5を成長し，
ソースドレインのコンタクト孔を開口する。次いで，ス
パッタ法により，この開口を覆ってAlSi膜 6を成膜し，
パターニングして配線を形成する。
り，層間絶縁膜として厚さ4000ÅのSiN 膜 5を成長し，
ソースドレインのコンタクト孔を開口する。次いで，ス
パッタ法により，この開口を覆ってAlSi膜 6を成膜し，
パターニングして配線を形成する。
【００３４】図６〜９は実施例(1) 〜(3）の効果を説明
する図である。図はゲート電圧 VG に対するドレイン電
流IDの関係を示す。図６は水素化処理を行わなかった場
合，図７はポリシリコンに直接水素化処理をした場合，
図８はトランジスタ作製後に水素化処理を行った場合の
TFT 特性を示している。
する図である。図はゲート電圧 VG に対するドレイン電
流IDの関係を示す。図６は水素化処理を行わなかった場
合，図７はポリシリコンに直接水素化処理をした場合，
図８はトランジスタ作製後に水素化処理を行った場合の
TFT 特性を示している。
【００３５】TFT 作製後に水素化処理を行った場合は,
水素化処理を行わなかった場合と殆ど変わらず, 効果が
ないことがわかる。それに比べて直接水素化処理して作
製したTFT では, サブスレッショルド領域の傾斜を表す
ｓ値が小さく，OFF 電流も低減され，特性が大幅に向上
していることがわかる。
水素化処理を行わなかった場合と殆ど変わらず, 効果が
ないことがわかる。それに比べて直接水素化処理して作
製したTFT では, サブスレッショルド領域の傾斜を表す
ｓ値が小さく，OFF 電流も低減され，特性が大幅に向上
していることがわかる。
【００３６】図９は図７の試料をTFT 作製後, 窒素中で
300℃, 1 時間の熱処理を行った結果を示す。OFF 電流
がさらに低下し, ｓ値も小さくなっており, 水素化処理
を行った試料でも熱処理を行えばさらに特性が改善され
ることを示している。
300℃, 1 時間の熱処理を行った結果を示す。OFF 電流
がさらに低下し, ｓ値も小さくなっており, 水素化処理
を行った試料でも熱処理を行えばさらに特性が改善され
ることを示している。
【００３７】図10は本発明の実施例(4）の説明図であ
る。図はポリシリコンを成膜するためのスパッタ室101
を示している。シリコンターゲット102 をArガスでスパ
ッタしてポリシリコン膜 2を成膜し，その後水素ガスを
スバッタ室に導入して水素プラズマを発生させて水素化
処理を行う。
る。図はポリシリコンを成膜するためのスパッタ室101
を示している。シリコンターゲット102 をArガスでスパ
ッタしてポリシリコン膜 2を成膜し，その後水素ガスを
スバッタ室に導入して水素プラズマを発生させて水素化
処理を行う。
【００３８】この場合, 水素ガスはArガスに比しスパッ
タ効率が低いため，膜の堆積は起こらすことなく, 水素
化できる。スパッタ条件は, Arガス圧： 3 mTorr, ター
ゲット電圧： DC −200 V, RF 電力 100 W ,基板温度：
480℃である。スパッタ成膜後の欠陥密度は 5×1018個
／cm3 である。
タ効率が低いため，膜の堆積は起こらすことなく, 水素
化できる。スパッタ条件は, Arガス圧： 3 mTorr, ター
ゲット電圧： DC −200 V, RF 電力 100 W ,基板温度：
480℃である。スパッタ成膜後の欠陥密度は 5×1018個
／cm3 である。
【００３９】水素処理の条件は, 水素ガス圧：0.3 Tor
r, ターゲット電圧： DC −200 V,RF電力 100 W ,基板
温度： 350℃である。水素化後の欠陥密度は 5×1016個
／cm3 以下である。
r, ターゲット電圧： DC −200 V,RF電力 100 W ,基板
温度： 350℃である。水素化後の欠陥密度は 5×1016個
／cm3 以下である。
【００４０】また，スパッタ室と水素化処理室を別々に
設け, この間を図11のように真空搬送により移動しても
よい。図11は本発明の実施例(5) の説明図である。
設け, この間を図11のように真空搬送により移動しても
よい。図11は本発明の実施例(5) の説明図である。
【００４１】図で，111 はLPCVD 成長室, 112 はヒー
タ, 113 は搬送室, 114は水素化処理室, 115 はヒータ
である。この例は，LPCVD 法で基板 1上に成膜されたa-
Si膜を熱処理して固相成長し，ポリシリコン化した後，
基板を真空あるいは窒素等の不活性ガス搬送室113 内を
経由して水素化処理室に移動する。
タ, 113 は搬送室, 114は水素化処理室, 115 はヒータ
である。この例は，LPCVD 法で基板 1上に成膜されたa-
Si膜を熱処理して固相成長し，ポリシリコン化した後，
基板を真空あるいは窒素等の不活性ガス搬送室113 内を
経由して水素化処理室に移動する。
【００４２】図12(A),(B) は実施例(4),(5) の効果を説
明する図である。図は, ID−VG関係を示し, 図12(A) は
ポリシリコン成膜後水素プラズマ処理をしない試料, 図
12(B) はポリシリコン成膜後に水素プラズマ処理を行っ
た試料で(1)はポリシリコン成膜後大気に曝してフッ酸
処理を行った試料, (2) は大気に曝さないで水素プラズ
マ処理を行った試料である。(1) の場合は特性に安定性
があることがわかる。
明する図である。図は, ID−VG関係を示し, 図12(A) は
ポリシリコン成膜後水素プラズマ処理をしない試料, 図
12(B) はポリシリコン成膜後に水素プラズマ処理を行っ
た試料で(1)はポリシリコン成膜後大気に曝してフッ酸
処理を行った試料, (2) は大気に曝さないで水素プラズ
マ処理を行った試料である。(1) の場合は特性に安定性
があることがわかる。
【００４３】
【発明の効果】本発明によれば，ゲート絶縁膜形成前に
ポリシリコン膜に直接水素化処理を行い且つ後工程は脱
水素が起こる温度以下で処理を行うので，効率よく水素
化処理が行えて薄膜トランジスタの特性を向上すること
ができた。
ポリシリコン膜に直接水素化処理を行い且つ後工程は脱
水素が起こる温度以下で処理を行うので，効率よく水素
化処理が行えて薄膜トランジスタの特性を向上すること
ができた。
【００４４】また，ゲート絶縁膜形成後に熱処理を行う
ことにより，ポリシリコン中の未結合水素がゲート絶縁
膜に拡散して界面特性を改善し，さらに特性の向上を図
ることができるようになった。
ことにより，ポリシリコン中の未結合水素がゲート絶縁
膜に拡散して界面特性を改善し，さらに特性の向上を図
ることができるようになった。
【００４５】さらに，水素化を行う前に行う表面処理に
よるポリシリコン膜表面の凹凸の発生を防止し，また，
結晶粒界を酸化させないで水素化することによりトラン
ジスタ特性を安定化させることができる。
よるポリシリコン膜表面の凹凸の発生を防止し，また，
結晶粒界を酸化させないで水素化することによりトラン
ジスタ特性を安定化させることができる。
【図１】 本発明の原理説明図(1)
【図２】 本発明の原理説明図(2)
【図３】 本発明の実施例(1) の説明図
【図４】 本発明の実施例(2) の説明図
【図５】 本発明の実施例(3）の説明図
【図６】 本発明の実施例(1) 〜(3）の効果を説明する
図(1)
図(1)
【図７】 本発明の実施例(1) 〜(3）の効果を説明する
図(2)
図(2)
【図８】 本発明の実施例(1) 〜(3）の効果を説明する
図(3）
図(3）
【図９】 本発明の実施例(1) 〜(3）の効果を説明する
図(4）
図(4）
【図10】 本発明の実施例(4）の説明図
【図11】 本発明の実施例(5) の説明図
【図12】 本発明の実施例(4),(5) の効果を説明する図
(4）
(4）
1 透明基板でガラス基板または石英基板 2 ポリシリコン膜 2A アモルファスシリコン(a-Si)膜 3 ゲート絶縁膜でSiO2 膜 4 ゲート電極膜でAl膜またはAlSi膜 5 層間絶縁膜でSiN 膜またはSiO2膜 6 配線でAl膜またはAlSi膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 (72)発明者 植松 達也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (5)
- 【請求項１】 基板(1) 上にチャネル層となるポリシリ
コン膜(2) を成膜する第１工程と，この後に該ポリシリ
コン膜に水素を導入する第２工程と，この後に該ポリシ
リコン膜上にゲート絶縁膜を被着する第３工程とを有す
ることを特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 請求項１の第３工程の後に，前記基板
(1) を 200〜450 ℃の温度で熱処理する第４工程を有す
ることを特徴とする薄膜トランジスタの製造方法。 - 【請求項３】 前記第２工程は水素プラズマ，あるいは
イオンドーピング，あるいはレーザドーピングにより行
うことを特徴とする請求項１記載の薄膜トランジスタの
製造方法。 - 【請求項４】 前記第３工程以後の工程は，450 ℃以下
の温度で行うことを特徴とする請求項１記載の薄膜トラ
ンジスタの製造方法。 - 【請求項５】 前記第４工程の熱処理が，水素の離脱を
起こさず且つ水素原子のマイグレーションを引き起こす
エネルギーで行うレーザアニールであることを特徴とす
る請求項２記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14726493A JPH0714849A (ja) | 1993-06-18 | 1993-06-18 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14726493A JPH0714849A (ja) | 1993-06-18 | 1993-06-18 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0714849A true JPH0714849A (ja) | 1995-01-17 |
Family
ID=15426304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14726493A Pending JPH0714849A (ja) | 1993-06-18 | 1993-06-18 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714849A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118139A (en) * | 1997-12-09 | 2000-09-12 | Nec Corporation | Thin film transistor with reduced hydrogen passivation process time |
| KR100332424B1 (ko) * | 1999-02-25 | 2002-04-13 | 황 철 주 | 폴리실리콘층의 식각방법 |
| JP2006049535A (ja) * | 2004-08-04 | 2006-02-16 | Sony Corp | 薄膜半導体装置の製造方法および薄膜半導体装置 |
| JP2013140990A (ja) * | 1998-03-03 | 2013-07-18 | Akt Kk | 大領域ガラス基板のコーティング及びアニーリング方法 |
| CN110828486A (zh) * | 2019-11-19 | 2020-02-21 | 云谷（固安）科技有限公司 | 显示面板的制作方法和显示面板 |
-
1993
- 1993-06-18 JP JP14726493A patent/JPH0714849A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118139A (en) * | 1997-12-09 | 2000-09-12 | Nec Corporation | Thin film transistor with reduced hydrogen passivation process time |
| US6281053B1 (en) | 1997-12-09 | 2001-08-28 | Nec Corporation | Thin film transistor with reduced hydrogen passivation process time |
| JP2013140990A (ja) * | 1998-03-03 | 2013-07-18 | Akt Kk | 大領域ガラス基板のコーティング及びアニーリング方法 |
| KR100332424B1 (ko) * | 1999-02-25 | 2002-04-13 | 황 철 주 | 폴리실리콘층의 식각방법 |
| JP2006049535A (ja) * | 2004-08-04 | 2006-02-16 | Sony Corp | 薄膜半導体装置の製造方法および薄膜半導体装置 |
| JP4729881B2 (ja) * | 2004-08-04 | 2011-07-20 | ソニー株式会社 | 薄膜半導体装置の製造方法および薄膜半導体装置 |
| CN110828486A (zh) * | 2019-11-19 | 2020-02-21 | 云谷（固安）科技有限公司 | 显示面板的制作方法和显示面板 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010417 |