JP3105738B2 - 情報処理装置 - Google Patents
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
にオーバーフロー後の修正処理を行う演算装置を備えた
情報処理装置に関する。
にオーバーフロー後の修正処理を行う演算装置を備えた
情報処理装置に関する。
【０００２】
【従来の技術】飽和処理は、主に累積加減算を実施する
上で、演算器がオーバーフローまたはアンダーフローを
生じたときに、演算結果として正しい符号である最大値
または最小値を設定するための処理である。
上で、演算器がオーバーフローまたはアンダーフローを
生じたときに、演算結果として正しい符号である最大値
または最小値を設定するための処理である。
【０００３】整数を２の補数による２進数で表すとき、
例えば、最上位ビット（ＭＳＢ）が符号情報である３２
ビットのデータは、ＦＦＦＦＦＦＦＦＨ（Ｈはhexadeci
mal[16進数]表示を示す）で表される負の最小値“−
１”から８０００００００Ｈ（１６進数）で表される負
の最大値までと、００００００００Ｈ（１６進数）で表
される正の最小値“０”から７ＦＦＦＦＦＦＦＨで表さ
れる正の最大値までの範囲を表現することができる。
例えば、最上位ビット（ＭＳＢ）が符号情報である３２
ビットのデータは、ＦＦＦＦＦＦＦＦＨ（Ｈはhexadeci
mal[16進数]表示を示す）で表される負の最小値“−
１”から８０００００００Ｈ（１６進数）で表される負
の最大値までと、００００００００Ｈ（１６進数）で表
される正の最小値“０”から７ＦＦＦＦＦＦＦＨで表さ
れる正の最大値までの範囲を表現することができる。
【０００４】符号情報が“１”であるときは、負の整数
を、“０”であるときは正の整数をそれぞれ示してい
る。
を、“０”であるときは正の整数をそれぞれ示してい
る。
【０００５】符号情報が最上位ビットに位置する場合、
演算によっては演算結果である正の整数が正の最大値を
超えてオーバーフローすると、７ＦＦＦＦＦＦＦＨから
キャリーを生じた段階で、符号情報が“０”から“１”
に変化してしまい、このため本来、正の整数として表現
すべき演算結果が、負の整数として表現されてしまうこ
とになる。
演算によっては演算結果である正の整数が正の最大値を
超えてオーバーフローすると、７ＦＦＦＦＦＦＦＨから
キャリーを生じた段階で、符号情報が“０”から“１”
に変化してしまい、このため本来、正の整数として表現
すべき演算結果が、負の整数として表現されてしまうこ
とになる。
【０００６】逆に、演算結果である負の整数が負の最大
値を超えてアンダーフローすると、８０００００００Ｈ
からボローが生じた段階で、符号情報が“１”から
“０”へ変化してしまい、本来、負の整数として表現す
べき演算結果が、正の整数として表現されてしまう。
値を超えてアンダーフローすると、８０００００００Ｈ
からボローが生じた段階で、符号情報が“１”から
“０”へ変化してしまい、本来、負の整数として表現す
べき演算結果が、正の整数として表現されてしまう。
【０００７】このように符号情報が反転する演算結果
は、本来の演算結果と比べて符号が逆転するため、制御
等に用いることができない。
は、本来の演算結果と比べて符号が逆転するため、制御
等に用いることができない。
【０００８】そこで、正あるいは負の最大値を超えたと
きは、演算結果が本来の符号の最大値になるように演算
結果を設定することを“飽和する（サチュレートす
る）”、あるいは“飽和処理（サチュレーション）”と
いう。そして、演算命令のうち飽和処理を行うことので
きる命令を飽和演算命令という。
きは、演算結果が本来の符号の最大値になるように演算
結果を設定することを“飽和する（サチュレートす
る）”、あるいは“飽和処理（サチュレーション）”と
いう。そして、演算命令のうち飽和処理を行うことので
きる命令を飽和演算命令という。
【０００９】従来、飽和処理を行なうための飽和演算機
能を備えた演算装置として、例えば特開昭５８−１１５
５４４号公報に提案される演算装置、あるいは特開平５
−１９８７５４６号公報に提案されるマイクロコンピュ
―タが備える演算装置等が知られている。
能を備えた演算装置として、例えば特開昭５８−１１５
５４４号公報に提案される演算装置、あるいは特開平５
−１９８７５４６号公報に提案されるマイクロコンピュ
―タが備える演算装置等が知られている。
【００１０】前者は、演算結果がオーバーフローまたは
アンダーフローが生じた場合、オーバーフローフラグを
セットするとともに、正または負の最大値に演算結果を
修正するものである。
アンダーフローが生じた場合、オーバーフローフラグを
セットするとともに、正または負の最大値に演算結果を
修正するものである。
【００１１】また、後者においては、飽和処理をする飽
和演算命令と、飽和処理をしない通常演算命令を有し、
飽和演算命令を実行したときにオーバーフローまたはア
ンダーフローが生じた場合、キャリー／ボロー／オーバ
ーフロー／アンダーフロー／シフトアウトを反映するＣ
ビットをセットするとともに正または負の最大値に演算
結果を修正するものである。この場合、通常演算命令を
実行したときには、オーバーフローまたはアンダーフロ
ーを生じた場合、Ｃビットをセットするだけで、演算結
果はそのままとされる。
和演算命令と、飽和処理をしない通常演算命令を有し、
飽和演算命令を実行したときにオーバーフローまたはア
ンダーフローが生じた場合、キャリー／ボロー／オーバ
ーフロー／アンダーフロー／シフトアウトを反映するＣ
ビットをセットするとともに正または負の最大値に演算
結果を修正するものである。この場合、通常演算命令を
実行したときには、オーバーフローまたはアンダーフロ
ーを生じた場合、Ｃビットをセットするだけで、演算結
果はそのままとされる。
【００１２】以下にこれらの従来例にもとづき、従来の
情報処理装置の構成、動作について説明する。
情報処理装置の構成、動作について説明する。
【００１３】従来、飽和処理をするための専用の飽和演
算命令を備えた典型的な演算装置として図４に示すもの
（「従来例」という）がある。同図において、１は３２
ビットの演算器、２は不図示の飽和演算命令、通常演算
命令等の各種命令をデコードした結果に基づき演算指令
３５を出力する命令デコーダ、３は演算結果が飽和した
ことを検出するサチュレーション検出回路、４はＰＳＷ
９に命令実行の結果を示す信号を設定するフラグ生成回
路、５は演算器１の演算結果にキャリーまたはボローが
あったことを示すＣＹフラグ、７は演算器１の演算結果
と正の最大値と負の最大値を選択するセレクタ、９は命
令実行の結果及びＣＰＵの状態を記録するＰＳＷ、８は
データバス、１０から１６はプログラム実行に使用する
各データを格納する汎用レジスタである３２ビットのＡ
レジスタ、Ｂレジスタ、Ｃレジスタ、Ｄレジスタ、Ｅレ
ジスタ、Ｆレジスタ、Ｇレジスタ、１７は演算器１の一
の入力となるＬレジスタ、１８は演算器１の他の入力と
なるＲレジスタである。
算命令を備えた典型的な演算装置として図４に示すもの
（「従来例」という）がある。同図において、１は３２
ビットの演算器、２は不図示の飽和演算命令、通常演算
命令等の各種命令をデコードした結果に基づき演算指令
３５を出力する命令デコーダ、３は演算結果が飽和した
ことを検出するサチュレーション検出回路、４はＰＳＷ
９に命令実行の結果を示す信号を設定するフラグ生成回
路、５は演算器１の演算結果にキャリーまたはボローが
あったことを示すＣＹフラグ、７は演算器１の演算結果
と正の最大値と負の最大値を選択するセレクタ、９は命
令実行の結果及びＣＰＵの状態を記録するＰＳＷ、８は
データバス、１０から１６はプログラム実行に使用する
各データを格納する汎用レジスタである３２ビットのＡ
レジスタ、Ｂレジスタ、Ｃレジスタ、Ｄレジスタ、Ｅレ
ジスタ、Ｆレジスタ、Ｇレジスタ、１７は演算器１の一
の入力となるＬレジスタ、１８は演算器１の他の入力と
なるＲレジスタである。
【００１４】演算指令３５に基づき、演算器１は、Ｌレ
ジスタ１７、Ｒレジスタ１８に対して加算、減算、乗
算、除算等の演算を行う。演算器１は、演算結果をセレ
クタ７へ出力し、さらに、演算結果がオーバーフローま
たはアンダーフローしたかどうかを示す情報ＯＶからな
る状態信号３０と、演算結果の符号情報Ｓ、キャリー／
ボロー情報Ｃ、演算結果が“０”であるかどうかを示す
情報Ｚからなる状態信号３１とを、フラグ生成回路４へ
出力している。
ジスタ１７、Ｒレジスタ１８に対して加算、減算、乗
算、除算等の演算を行う。演算器１は、演算結果をセレ
クタ７へ出力し、さらに、演算結果がオーバーフローま
たはアンダーフローしたかどうかを示す情報ＯＶからな
る状態信号３０と、演算結果の符号情報Ｓ、キャリー／
ボロー情報Ｃ、演算結果が“０”であるかどうかを示す
情報Ｚからなる状態信号３１とを、フラグ生成回路４へ
出力している。
【００１５】また、演算器１から出力される、状態信号
３０と、状態信号３１のうちの符号情報Ｓとが、サチュ
レーション検出回路３に供給される。
３０と、状態信号３１のうちの符号情報Ｓとが、サチュ
レーション検出回路３に供給される。
【００１６】命令デコーダ２は、演算指令３５をサチュ
レーション検出回路３、フラグ生成回路４へ出力してい
る。フラグ生成回路４に出力される演算指令３５は、命
令デコーダ２が飽和演算命令をデコードした際にアクテ
ィブとなる信号からなる。
レーション検出回路３、フラグ生成回路４へ出力してい
る。フラグ生成回路４に出力される演算指令３５は、命
令デコーダ２が飽和演算命令をデコードした際にアクテ
ィブとなる信号からなる。
【００１７】サチュレーション検出回路３は、飽和処理
をしたことを示す状態信号３６をフラグ生成回路４へ出
力し、また、演算結果のセレクト信号３２，３３，３４
をセレクタ７へ出力する。
をしたことを示す状態信号３６をフラグ生成回路４へ出
力し、また、演算結果のセレクト信号３２，３３，３４
をセレクタ７へ出力する。
【００１８】セレクタ７は、セレクト信号３２，３３，
３４に基づき、演算器１からの出力、正の最大値、及び
負の最大値の中から入力データを選択し、データバス８
へ出力する。
３４に基づき、演算器１からの出力、正の最大値、及び
負の最大値の中から入力データを選択し、データバス８
へ出力する。
【００１９】フラグ生成回路４は、状態信号３０，３１
の状態に基づき、フラグの変化が許可された命令実行時
にのみフラグの状態を変化させるフラグ制御信号３７を
ＰＳＷ９へ出力する。
の状態に基づき、フラグの変化が許可された命令実行時
にのみフラグの状態を変化させるフラグ制御信号３７を
ＰＳＷ９へ出力する。
【００２０】Ａレジスタ１０からＧレジスタ１６はそれ
ぞれデータバス８によってＬレジスタ１７とＲレジスタ
１８にデータを出力する。Ｌレジスタ１７とＲレジスタ
１８はそれぞれ演算器１へデータを出力する。
ぞれデータバス８によってＬレジスタ１７とＲレジスタ
１８にデータを出力する。Ｌレジスタ１７とＲレジスタ
１８はそれぞれ演算器１へデータを出力する。
【００２１】次に、図６を参照して、ＰＳＷ９とフラグ
生成回路４の詳細な構成について説明する。なお図６に
おいて図４と同一の符号は、同一または等価部分を示し
ている。
生成回路４の詳細な構成について説明する。なお図６に
おいて図４と同一の符号は、同一または等価部分を示し
ている。
【００２２】また、図６では、図１の演算器１から出力
される状態信号３１について、符号情報Ｓに対応する状
態信号を３１−Ｓ、キャリー／ボロー情報Ｃに対応する
状態信号を３１−Ｃ、及び、演算結果が“０”であるか
否かを示す情報Ｚに対応する状態信号を３１−Ｚとして
表している。そして、演算指令３５のうちフラグ生成回
路４に供給される信号を演算指令３５−ＳＡＴで示し、
またフラグ制御信号３７のうちＣＹフラグ５に供給され
る信号を制御信号３７−ＣＹで示している。
される状態信号３１について、符号情報Ｓに対応する状
態信号を３１−Ｓ、キャリー／ボロー情報Ｃに対応する
状態信号を３１−Ｃ、及び、演算結果が“０”であるか
否かを示す情報Ｚに対応する状態信号を３１−Ｚとして
表している。そして、演算指令３５のうちフラグ生成回
路４に供給される信号を演算指令３５−ＳＡＴで示し、
またフラグ制御信号３７のうちＣＹフラグ５に供給され
る信号を制御信号３７−ＣＹで示している。
【００２３】ＰＳＷ９内の各フラグは各命令の終了タイ
ミングでデータを保持するＤフリップ・フロップで構成
されている。
ミングでデータを保持するＤフリップ・フロップで構成
されている。
【００２４】フラグ制御信号３７はそれぞれのフラグに
対応するＤフリップ・フロップのデータ入力端子Ｄに入
力されている。制御信号３７−ＣＹとＣＹフラグ５を構
成するＤフリップ・フロップについて説明すると、フラ
グ生成回路４から出力される信号３７−ＣＹはＣＹフラ
グ５を構成するＤフリップ・フロップのデータ入力端子
Ｄに入力されている。
対応するＤフリップ・フロップのデータ入力端子Ｄに入
力されている。制御信号３７−ＣＹとＣＹフラグ５を構
成するＤフリップ・フロップについて説明すると、フラ
グ生成回路４から出力される信号３７−ＣＹはＣＹフラ
グ５を構成するＤフリップ・フロップのデータ入力端子
Ｄに入力されている。
【００２５】フラグ生成回路４は、飽和処理をしたこと
を示す状態信号３６と演算指令３５−ＳＡＴとの論理積
をとる２入力ＡＮＤ回路４１、ＡＮＤ回路４１の出力と
状態信号３０との論理積をとる２入力ＡＮＤ回路４２、
演算指令３５−ＳＡＴの否定をとるインバータ４５と、
インバータ４５の出力と信号３１−Ｃとの論理積をとる
２入力ＡＮＤ回路４４と、ＡＮＤ回路４４とＡＮＤ回路
４２との論理和をとる２入力ＯＲ回路４３と、を有す
る。
を示す状態信号３６と演算指令３５−ＳＡＴとの論理積
をとる２入力ＡＮＤ回路４１、ＡＮＤ回路４１の出力と
状態信号３０との論理積をとる２入力ＡＮＤ回路４２、
演算指令３５−ＳＡＴの否定をとるインバータ４５と、
インバータ４５の出力と信号３１−Ｃとの論理積をとる
２入力ＡＮＤ回路４４と、ＡＮＤ回路４４とＡＮＤ回路
４２との論理和をとる２入力ＯＲ回路４３と、を有す
る。
【００２６】状態信号３６は、ＡＮＤ回路４１の一の入
力端子に入力される。演算指令３５−ＳＡＴは、ＡＮＤ
回路４１の他の入力端子と、インバータ４５の入力端子
に入力される。信号３１−Ｃとインバータ４５の出力
は、ＡＮＤ回路４４の入力端子に入力される。ＡＮＤ回
路４１の出力は、ＡＮＤ回路４２の一の入力端子に入力
される。状態信号３０は、ＰＳＷ９のＶフラグのＤフリ
ップ・フロップのデータ入力端子とＡＮＤ回路４２の他
の入力端子に入力される。信号３１−Ｓと信号３１−Ｚ
は、それぞれＰＳＷ９のＳフラグとＺフラグのＤフリッ
プ・フロップのデータ入力端子に入力される。ＯＲ回路
４３の出力は、信号３７−ＣＹとしてＰＳＷ９のＤフリ
ップ・フロップのデータ入力端子Ｄに入力される。
力端子に入力される。演算指令３５−ＳＡＴは、ＡＮＤ
回路４１の他の入力端子と、インバータ４５の入力端子
に入力される。信号３１−Ｃとインバータ４５の出力
は、ＡＮＤ回路４４の入力端子に入力される。ＡＮＤ回
路４１の出力は、ＡＮＤ回路４２の一の入力端子に入力
される。状態信号３０は、ＰＳＷ９のＶフラグのＤフリ
ップ・フロップのデータ入力端子とＡＮＤ回路４２の他
の入力端子に入力される。信号３１−Ｓと信号３１−Ｚ
は、それぞれＰＳＷ９のＳフラグとＺフラグのＤフリッ
プ・フロップのデータ入力端子に入力される。ＯＲ回路
４３の出力は、信号３７−ＣＹとしてＰＳＷ９のＤフリ
ップ・フロップのデータ入力端子Ｄに入力される。
【００２７】図４を参照して、飽和演算命令実行時の動
作について以下に説明する。
作について以下に説明する。
【００２８】まず、飽和演算命令実行時において飽和処
理が行なわれた場合の動作を説明する。命令デコーダ２
の演算指令３５により、Ａレジスタ１０からＧレジスタ
１６のうち選択された汎用レジスタのデータがＬレジス
タ１７とＲレジスタ１８に設定される。サチュレーショ
ン検出回路３は、演算器１から状態信号３０，３１を入
力し、情報ＯＶと符号情報Ｓの論理値の組み合わせに応
じ、オーバーフロー又はアンダーフローに対応して、セ
レクタ７に対して正又は負の最大値をデータバス８へ選
択出力するように指示する。
理が行なわれた場合の動作を説明する。命令デコーダ２
の演算指令３５により、Ａレジスタ１０からＧレジスタ
１６のうち選択された汎用レジスタのデータがＬレジス
タ１７とＲレジスタ１８に設定される。サチュレーショ
ン検出回路３は、演算器１から状態信号３０，３１を入
力し、情報ＯＶと符号情報Ｓの論理値の組み合わせに応
じ、オーバーフロー又はアンダーフローに対応して、セ
レクタ７に対して正又は負の最大値をデータバス８へ選
択出力するように指示する。
【００２９】より詳細には、符号情報Ｓが“０”、情報
ＯＶが“１”であるオーバーフローが発生した場合、サ
チュレーション検出回路３は、セレクタ７が７ＦＦＦＦ
ＦＦＦＨ（１６進数）をデータバスに選択出力するよう
信号３４をアクティブとすると共に、飽和処理をしたこ
とを示す状態信号３６をアクティブとする。フラグ生成
回路４は状態信号３６を入力し、飽和処理があったこと
を示すためにフラグ制御信号３７を出力してＰＳＷ９の
ＣＹフラグ５を“１”にセットする。
ＯＶが“１”であるオーバーフローが発生した場合、サ
チュレーション検出回路３は、セレクタ７が７ＦＦＦＦ
ＦＦＦＨ（１６進数）をデータバスに選択出力するよう
信号３４をアクティブとすると共に、飽和処理をしたこ
とを示す状態信号３６をアクティブとする。フラグ生成
回路４は状態信号３６を入力し、飽和処理があったこと
を示すためにフラグ制御信号３７を出力してＰＳＷ９の
ＣＹフラグ５を“１”にセットする。
【００３０】同様に、符号情報Ｓが“１”、情報ＯＶが
“１”であるアンダーフローが発生した場合、サチュレ
ーション回路３は、セレクタ７が８０００００００Ｈ
（１６進数）をデータバスに出力するよう信号３３をア
クティブとすると共に、飽和処理をしたことを示す状態
信号３６をアクティブとする。フラグ生成回路４は状態
信号３６を入力し、フラグ制御信号３７を出力してＰＳ
Ｗ９のＣＹフラグ５を“１”にセットする。
“１”であるアンダーフローが発生した場合、サチュレ
ーション回路３は、セレクタ７が８０００００００Ｈ
（１６進数）をデータバスに出力するよう信号３３をア
クティブとすると共に、飽和処理をしたことを示す状態
信号３６をアクティブとする。フラグ生成回路４は状態
信号３６を入力し、フラグ制御信号３７を出力してＰＳ
Ｗ９のＣＹフラグ５を“１”にセットする。
【００３１】さらに図６を参照して、飽和演算命令実行
時において飽和処理をしたときのＰＳＷ９とフラグ生成
回路４の詳細な動作について説明する。
時において飽和処理をしたときのＰＳＷ９とフラグ生成
回路４の詳細な動作について説明する。
【００３２】飽和演算実行のとき、命令デコーダ２から
出力される演算指令３５−ＳＡＴは、飽和演算命令であ
ることを示すためにアクティブとされる。状態信号３６
と信号３５−ＳＡＴとがアクティブでともに“１”にな
っているため、ＡＮＤ回路４１の出力は“１”となる。
また、インバータ４５の出力は“０”であるため、信号
３１−Ｃの論理レベルにかかわらずＡＮＤ回路４４の出
力は“０”である。情報ＯＶからなる状態信号３０が
“１”であるため、ＡＮＤ回路４２の出力は“１”とな
る。したがって、ＯＲ回路４３の出力３７−ＣＹは
“１”となり、ＣＹフラグ５を“１”にセットする。
出力される演算指令３５−ＳＡＴは、飽和演算命令であ
ることを示すためにアクティブとされる。状態信号３６
と信号３５−ＳＡＴとがアクティブでともに“１”にな
っているため、ＡＮＤ回路４１の出力は“１”となる。
また、インバータ４５の出力は“０”であるため、信号
３１−Ｃの論理レベルにかかわらずＡＮＤ回路４４の出
力は“０”である。情報ＯＶからなる状態信号３０が
“１”であるため、ＡＮＤ回路４２の出力は“１”とな
る。したがって、ＯＲ回路４３の出力３７−ＣＹは
“１”となり、ＣＹフラグ５を“１”にセットする。
【００３３】次に、図４を参照して、飽和演算命令実行
時において、オーバーフローもアンダーフローも生じな
い場合、即ち、情報ＯＶが“０”である場合の動作を説
明する。この場合、飽和処理は行なわれず、演算器１の
演算結果がセレクタ７を介してデータバス８に出力され
る。
時において、オーバーフローもアンダーフローも生じな
い場合、即ち、情報ＯＶが“０”である場合の動作を説
明する。この場合、飽和処理は行なわれず、演算器１の
演算結果がセレクタ７を介してデータバス８に出力され
る。
【００３４】すなわち、図４のサチュレーション回路３
は、セレクタ７が演算器１の演算結果を出力するよう信
号３２をアクティブとする。飽和処理が行なわれないた
め、状態信号３６はインアクティブとされ、フラグ生成
回路４は、飽和処理がなかったことを示すために、フラ
グ制御信号３７を出力して、ＰＳＷ９のＣＹフラグ５を
“０”にクリアする。
は、セレクタ７が演算器１の演算結果を出力するよう信
号３２をアクティブとする。飽和処理が行なわれないた
め、状態信号３６はインアクティブとされ、フラグ生成
回路４は、飽和処理がなかったことを示すために、フラ
グ制御信号３７を出力して、ＰＳＷ９のＣＹフラグ５を
“０”にクリアする。
【００３５】図６を参照して、飽和演算命令実行時にお
いて飽和処理をしないときのＰＳＷ９とフラグ生成回路
４の詳細な動作について説明する。
いて飽和処理をしないときのＰＳＷ９とフラグ生成回路
４の詳細な動作について説明する。
【００３６】飽和演算実行のとき、命令デコーダ２から
出力される演算指令３５−ＳＡＴは飽和演算命令である
ことを示すためアクティブとされ“１”である。飽和処
理が行なわれないために状態信号３６はインアクティブ
とされ“０”である。このため、信号３５−ＳＡＴがア
クティブの状態で、ＡＮＤ回路４１の出力は“０”であ
る。演算指令３５−ＳＡＴを反転出力するインバータ４
５の出力は“０”となり、信号３１−Ｃの論理レベルに
かかわらずＡＮＤ回路４４の出力は“０”である。ま
た、ＡＮＤ回路４１の出力が“０”であるため、状態信
号３０の論理レベルにかかわらずＡＮＤ回路４２の出力
は“０”となる。したがって、ＯＲ回路４３の出力３７
−ＣＹは“０”となり、ＣＹフラグ５を“０”にする。
出力される演算指令３５−ＳＡＴは飽和演算命令である
ことを示すためアクティブとされ“１”である。飽和処
理が行なわれないために状態信号３６はインアクティブ
とされ“０”である。このため、信号３５−ＳＡＴがア
クティブの状態で、ＡＮＤ回路４１の出力は“０”であ
る。演算指令３５−ＳＡＴを反転出力するインバータ４
５の出力は“０”となり、信号３１−Ｃの論理レベルに
かかわらずＡＮＤ回路４４の出力は“０”である。ま
た、ＡＮＤ回路４１の出力が“０”であるため、状態信
号３０の論理レベルにかかわらずＡＮＤ回路４２の出力
は“０”となる。したがって、ＯＲ回路４３の出力３７
−ＣＹは“０”となり、ＣＹフラグ５を“０”にする。
【００３７】表１にサチュレーション選択回路３の選択
条件とＣＹフラグ５の状態をまとめて示す。表１からわ
かるように、キャリーやボローの発生により、ＣＹフラ
グ５を“１”にセットするのではなく、飽和処理をした
ことでＣＹフラグ５に“１”をセットする。
条件とＣＹフラグ５の状態をまとめて示す。表１からわ
かるように、キャリーやボローの発生により、ＣＹフラ
グ５を“１”にセットするのではなく、飽和処理をした
ことでＣＹフラグ５に“１”をセットする。
【００３８】
【表１】
【００３９】次に、図４を参照して、飽和処理をしない
通常の演算命令実行時の動作について説明する。飽和処
理をしない通常の演算命令では、サチュレーション検出
回路３は常に、セレクタ７が演算器１の演算結果を出力
するよう信号３２をアクティブとする。飽和処理をしな
いため、状態信号３６は常にインアクティブであり、フ
ラグ生成回路４は、演算結果にキャリーまたはボローが
生じると、フラグ制御信号３７を出力してＰＳＷ９のＣ
Ｙフラグ５を“１”にセットし、キャリーもボローもな
いときは、ＣＹフラグ５を“０”にクリアする。
通常の演算命令実行時の動作について説明する。飽和処
理をしない通常の演算命令では、サチュレーション検出
回路３は常に、セレクタ７が演算器１の演算結果を出力
するよう信号３２をアクティブとする。飽和処理をしな
いため、状態信号３６は常にインアクティブであり、フ
ラグ生成回路４は、演算結果にキャリーまたはボローが
生じると、フラグ制御信号３７を出力してＰＳＷ９のＣ
Ｙフラグ５を“１”にセットし、キャリーもボローもな
いときは、ＣＹフラグ５を“０”にクリアする。
【００４０】同様に、図６を参照して、飽和処理をしな
い通常の演算命令実行時におけるＰＳＷ９とフラグ生成
回路４の詳細な動作について説明する。
い通常の演算命令実行時におけるＰＳＷ９とフラグ生成
回路４の詳細な動作について説明する。
【００４１】飽和演算命令を実行しないため、状態信号
３６と信号３５−ＳＡＴはともにインアクティブとされ
“０”になっており、ＡＮＤ回路４１の出力は“０”で
ある。インバータ４５の出力は“１”となり、信号３１
−Ｃの論理レベルがそのまま、ＡＮＤ回路４４の出力レ
ベルとなる。ＡＮＤ回路４１の出力は“０”であるた
め、状態信号３０の論理レベルにかかわらず、ＡＮＤ回
路４２の出力は“０”となる。したがって、ＯＲ回路４
３の出力３７−ＣＹは信号３１−Ｃの論理レベルと等し
くなり、演算器１の演算結果におけるキャリー／ボロー
の有無に応じて、ＰＳＷ９のＣＹフラグ５を“１”にセ
ット、又は“０”にクリアする。
３６と信号３５−ＳＡＴはともにインアクティブとされ
“０”になっており、ＡＮＤ回路４１の出力は“０”で
ある。インバータ４５の出力は“１”となり、信号３１
−Ｃの論理レベルがそのまま、ＡＮＤ回路４４の出力レ
ベルとなる。ＡＮＤ回路４１の出力は“０”であるた
め、状態信号３０の論理レベルにかかわらず、ＡＮＤ回
路４２の出力は“０”となる。したがって、ＯＲ回路４
３の出力３７−ＣＹは信号３１−Ｃの論理レベルと等し
くなり、演算器１の演算結果におけるキャリー／ボロー
の有無に応じて、ＰＳＷ９のＣＹフラグ５を“１”にセ
ット、又は“０”にクリアする。
【００４２】
【発明が解決しようとする課題】従来の飽和処理を行な
う演算装置は、典型的には上記のように構成されるた
め、飽和処理が行われると、ＣＹフラグ５が“１”にセ
ットされ、飽和処理が行われた直後は、ＣＹフラグ５を
調べることでソフトウェアは飽和処理があったことを知
ることができる。
う演算装置は、典型的には上記のように構成されるた
め、飽和処理が行われると、ＣＹフラグ５が“１”にセ
ットされ、飽和処理が行われた直後は、ＣＹフラグ５を
調べることでソフトウェアは飽和処理があったことを知
ることができる。
【００４３】しかし、飽和処理直後にＣＹフラグ５を調
べなければ、その後の演算によってＣＹフラグ５が
“０”にクリアされることがある。これは、前記従来例
においては、飽和処理を示すフラグとして、通常の演算
命令を実行したときに演算器１の演算結果を次々と反映
するＣＹフラグ５を流用したものであるため、飽和処理
をしたことをＣＹフラグ５に記憶しても、飽和演算処理
後に実行される通常の演算命令によっては記憶が消され
てしまうからである。
べなければ、その後の演算によってＣＹフラグ５が
“０”にクリアされることがある。これは、前記従来例
においては、飽和処理を示すフラグとして、通常の演算
命令を実行したときに演算器１の演算結果を次々と反映
するＣＹフラグ５を流用したものであるため、飽和処理
をしたことをＣＹフラグ５に記憶しても、飽和演算処理
後に実行される通常の演算命令によっては記憶が消され
てしまうからである。
【００４４】この点を、例えば、モータの回転数を設定
するシステムにおける予測フィルタに用いられる累積加
算を例として、以下に具体的に説明する。
するシステムにおける予測フィルタに用いられる累積加
算を例として、以下に具体的に説明する。
【００４５】このシステムでは、モータ回転数を目標の
回転数に上げるとき、将来の回転数を予測しながら回転
数を設定するもので、例えば次式（１）に示すような累
積加算により、将来の回転数を予測する。
回転数に上げるとき、将来の回転数を予測しながら回転
数を設定するもので、例えば次式（１）に示すような累
積加算により、将来の回転数を予測する。
【００４６】 Ｖn+1＝α＊Ｖn＋β＊Ｖn-1＋γ＊Ｖn-2 …（１）
【００４７】上式（１）において、Ｖnを現在の回転
数、Ｖn-1を１期間前の回転数、Ｖn-2を２期間前の回転
数とする。次の期間の回転数Ｖn+1を予測するには、過
去の回転数と定数α，β，γをそれぞれ乗じて、その和
をとる。
数、Ｖn-1を１期間前の回転数、Ｖn-2を２期間前の回転
数とする。次の期間の回転数Ｖn+1を予測するには、過
去の回転数と定数α，β，γをそれぞれ乗じて、その和
をとる。
【００４８】定数α，β，γは、各項において実パラメ
ータに基づく演算結果について３２ビットの演算器１の
整数演算範囲を−２23〜（＋２23）を超えたか否かによ
り判定できるように設定しておく。
ータに基づく演算結果について３２ビットの演算器１の
整数演算範囲を−２23〜（＋２23）を超えたか否かによ
り判定できるように設定しておく。
【００４９】算出したＶn+1と、目標とする回転数との
差が“０”であれば、回転数の設定を終了する。算出し
たＶn+1と目標とする回転数とに差があれば、差に応じ
て、例えば、モータの回転数制御の駆動パルスタイミン
グを変更する。そして、繰り返し目標とする回転数との
差を取って、回転数の設定を行う処理を、目標とする回
転数との差が“０”になるまで継続する。
差が“０”であれば、回転数の設定を終了する。算出し
たＶn+1と目標とする回転数とに差があれば、差に応じ
て、例えば、モータの回転数制御の駆動パルスタイミン
グを変更する。そして、繰り返し目標とする回転数との
差を取って、回転数の設定を行う処理を、目標とする回
転数との差が“０”になるまで継続する。
【００５０】このように累積加算により回転数を算出す
る際に、累積加算を途中の各項での加算結果が頻繁に飽
和する場合には、モータ自身の経年変化等が考えられる
ため、各項における定数α，β，γの補正が行われる。
る際に、累積加算を途中の各項での加算結果が頻繁に飽
和する場合には、モータ自身の経年変化等が考えられる
ため、各項における定数α，β，γの補正が行われる。
【００５１】この場合、従来の演算装置では、飽和処理
を行なったときはＣＹフラグを“１”にセットし、飽和
処理しないときはＣＹフラグを“０”にクリアするた
め、飽和処理した直後に直ちにＣＹフラグの状態を記憶
しないと、次の演算でＣＹフラグが“０”にクリアされ
る恐れがあり、このため、演算途中での飽和の発生を検
出できないことがある。
を行なったときはＣＹフラグを“１”にセットし、飽和
処理しないときはＣＹフラグを“０”にクリアするた
め、飽和処理した直後に直ちにＣＹフラグの状態を記憶
しないと、次の演算でＣＹフラグが“０”にクリアされ
る恐れがあり、このため、演算途中での飽和の発生を検
出できないことがある。
【００５２】図５に従来の演算装置における飽和処理の
流れ図を示す。図５を参照して、飽和処理の動作を以下
に説明する。
流れ図を示す。図５を参照して、飽和処理の動作を以下
に説明する。
【００５３】なお、定数α，β，γは、図４に示す演算
装置において、それぞれＡレジスタ１０、Ｂレジスタ１
１、Ｃレジスタ１２に予め格納され、回転数Ｖn，
Ｖn-1，Ｖn-2は、それぞれＤレジスタ１３、Ｅレジスタ
１４、Ｆレジスタ１５に予め格納されているものとす
る。Ｇレジスタ１６は飽和処理をしたことを記憶するた
めに用いている。
装置において、それぞれＡレジスタ１０、Ｂレジスタ１
１、Ｃレジスタ１２に予め格納され、回転数Ｖn，
Ｖn-1，Ｖn-2は、それぞれＤレジスタ１３、Ｅレジスタ
１４、Ｆレジスタ１５に予め格納されているものとす
る。Ｇレジスタ１６は飽和処理をしたことを記憶するた
めに用いている。
【００５４】まず、初期化するためにＧレジスタ１６を
“０”に設定する（ステップ200）。そして、α＊Ｖnの
算出を行い（ステップ201）、β＊Ｖn-1の算出を行う
（ステップ202）。
“０”に設定する（ステップ200）。そして、α＊Ｖnの
算出を行い（ステップ201）、β＊Ｖn-1の算出を行う
（ステップ202）。
【００５５】飽和演算命令によりステップ201、202で得
た項の和α＊Ｖn＋β＊Ｖn-1をとる（ステップ203）。
た項の和α＊Ｖn＋β＊Ｖn-1をとる（ステップ203）。
【００５６】次に、ステップ203の演算の結果について
飽和処理をしたかどうかを示すＣＹフラグ５の判定を行
う（ステップ204）。
飽和処理をしたかどうかを示すＣＹフラグ５の判定を行
う（ステップ204）。
【００５７】ＣＹフラグ５が“１”であった場合、Ｇレ
ジスタを“１”に設定して飽和処理のあったことを記憶
する（ステップ205）。
ジスタを“１”に設定して飽和処理のあったことを記憶
する（ステップ205）。
【００５８】γ＊Ｖn-2の算出を行い（ステップ206）、
飽和演算命令によりステップ203、206で得た項の和α＊
Ｖn＋β＊Ｖn-1＋γ＊Ｖn-2をとる（ステップ207）。
飽和演算命令によりステップ203、206で得た項の和α＊
Ｖn＋β＊Ｖn-1＋γ＊Ｖn-2をとる（ステップ207）。
【００５９】ステップ207の演算の結果について飽和処
理をしたかどうかを示すＣＹフラグ５の判定を行う（ス
テップ208）。
理をしたかどうかを示すＣＹフラグ５の判定を行う（ス
テップ208）。
【００６０】ＣＹフラグ５が“１”であった場合、Ｇレ
ジスタを“１”に設定して飽和処理のあったことを記憶
する（ステップ209）。
ジスタを“１”に設定して飽和処理のあったことを記憶
する（ステップ209）。
【００６１】ここで、図５の流れ図に示す処理を、図４
に示す演算装置の汎用レジスタを用いた実際の動作に基
づき、ステップ203で飽和処理が行なわれ、ステップ205
で飽和処理をしなかった場合の動作について説明する。
なお、図５には、処理ステップに対応してＣＹフラグ５
の状態とＧレジスタ１６の状態がそれぞれ示されてい
る。
に示す演算装置の汎用レジスタを用いた実際の動作に基
づき、ステップ203で飽和処理が行なわれ、ステップ205
で飽和処理をしなかった場合の動作について説明する。
なお、図５には、処理ステップに対応してＣＹフラグ５
の状態とＧレジスタ１６の状態がそれぞれ示されてい
る。
【００６２】ステップ200でＧレジスタ１６を“０”に
設定し、ステップ201でＡレジスタ１０とＤレジスタ１
３との積をＤレジスタ１３に格納する。ステップ202で
Ｂレジスタ１１とＥレジスタ１４との積をＥレジスタに
格納する。
設定し、ステップ201でＡレジスタ１０とＤレジスタ１
３との積をＤレジスタ１３に格納する。ステップ202で
Ｂレジスタ１１とＥレジスタ１４との積をＥレジスタに
格納する。
【００６３】ステップ203でＤレジスタ１１とＥレジス
タ１４との和をとって、飽和処理をする。このとき、Ｃ
Ｙフラグ５が“１”にセットされる。
タ１４との和をとって、飽和処理をする。このとき、Ｃ
Ｙフラグ５が“１”にセットされる。
【００６４】ステップ204でＣＹフラグ５の判定を行
い、ＣＹフラグ５は“１”であるため、ステップ205で
Ｇレジスタ１６を“１”に設定する。
い、ＣＹフラグ５は“１”であるため、ステップ205で
Ｇレジスタ１６を“１”に設定する。
【００６５】次に、ステップ206でＣレジスタ１２とＦ
レジスタ１５との積をＦレジスタ１５に格納し、ステッ
プ207でＥレジスタ１４とＦレジスタ１５との和をと
り、飽和処理は行わずにＦレジスタ１５に格納する。こ
のとき、ＣＹフラグ５は“０”にリセットされる。
レジスタ１５との積をＦレジスタ１５に格納し、ステッ
プ207でＥレジスタ１４とＦレジスタ１５との和をと
り、飽和処理は行わずにＦレジスタ１５に格納する。こ
のとき、ＣＹフラグ５は“０”にリセットされる。
【００６６】ステップ208でＣＹフラグ５の判定を行っ
て、ＣＹフラグ５を“０”と判定した後、処理フローを
終了する。
て、ＣＹフラグ５を“０”と判定した後、処理フローを
終了する。
【００６７】この例では、ステップ203で飽和したた
め、ＣＹフラグ５は“１”にセットされるが、ステップ
207では飽和しなかったため、ＣＹフラグ５は“０”と
なり、この時点で、ＣＹフラグ５による飽和処理情報は
無効となる。
め、ＣＹフラグ５は“１”にセットされるが、ステップ
207では飽和しなかったため、ＣＹフラグ５は“０”と
なり、この時点で、ＣＹフラグ５による飽和処理情報は
無効となる。
【００６８】一方、ステップ205でステップ203の演算結
果が飽和したことをＧレジスタ１６に記憶したため、以
後の飽和処理の有無にかかわらず飽和処理をしたことの
情報が記憶保持される。
果が飽和したことをＧレジスタ１６に記憶したため、以
後の飽和処理の有無にかかわらず飽和処理をしたことの
情報が記憶保持される。
【００６９】以上のように、上記の従来の演算装置で
は、演算器１の正の演算結果がオーバーフローして７Ｆ
ＦＦＦＦＦＦＨ（１６進数）を超えた場合は、飽和処理
をしてからＣＹフラグ５を“１”にセットするが、一
方、演算結果そのものが７ＦＦＦＦＦＦＦＨ（１６進
数）またはそれ以下の値であると、ＣＹフラグ５は
“０”にリセットされる。
は、演算器１の正の演算結果がオーバーフローして７Ｆ
ＦＦＦＦＦＦＨ（１６進数）を超えた場合は、飽和処理
をしてからＣＹフラグ５を“１”にセットするが、一
方、演算結果そのものが７ＦＦＦＦＦＦＦＨ（１６進
数）またはそれ以下の値であると、ＣＹフラグ５は
“０”にリセットされる。
【００７０】このため、予測した回転数の演算結果が飽
和処理したかどうかを、ＣＹフラグ５のチェックにより
判定するには、例えば図５のステップ204、208に示すよ
うに、各飽和演算の直後でその都度、飽和処理をしたか
どうかの判定処理と、さらにステップ205、209のように
飽和処理をしたことを記憶する処理が必要とされる。
和処理したかどうかを、ＣＹフラグ５のチェックにより
判定するには、例えば図５のステップ204、208に示すよ
うに、各飽和演算の直後でその都度、飽和処理をしたか
どうかの判定処理と、さらにステップ205、209のように
飽和処理をしたことを記憶する処理が必要とされる。
【００７１】図５に示すように、高速に回転するモータ
の回転数の設定において、限界値制御に用いられる、全
体で１０ステップから成る処理のうち、４ステップの処
理が飽和処理の判定と記憶に費やされるオーバーヘッド
となり、回転数制御の高精度化及び高速化に悪影響がで
るという問題がある。また、飽和処理をしたかどうかを
記憶するために、演算装置の汎用レジスタ等を使用する
ことが必要とされる。
の回転数の設定において、限界値制御に用いられる、全
体で１０ステップから成る処理のうち、４ステップの処
理が飽和処理の判定と記憶に費やされるオーバーヘッド
となり、回転数制御の高精度化及び高速化に悪影響がで
るという問題がある。また、飽和処理をしたかどうかを
記憶するために、演算装置の汎用レジスタ等を使用する
ことが必要とされる。
【００７２】従って、本発明は、前記問題点を解消し、
飽和演算命令直後に飽和処理をしたかどうかの判定と飽
和処理の記憶に要する処理のオーバーヘッドを不要とし
た演算装置を提供することを目的とする。
飽和演算命令直後に飽和処理をしたかどうかの判定と飽
和処理の記憶に要する処理のオーバーヘッドを不要とし
た演算装置を提供することを目的とする。
【００７３】
【課題を解決するための手段】前記目的を達成するた
め、本発明の情報処理装置は、演算手段と、該演算手段
による演算結果の状態を示す１または複数のフラグから
成る記憶手段と、を有する情報処理装置において、該記
憶手段が、少なくとも飽和処理の有無を記憶保持するフ
ラグを含み、該飽和処理の有無を記憶保持するフラグ
は、一旦飽和処理有にセットされた後は、該フラグをリ
セットするための所定の命令の実行によってリセットさ
れるまで、セット状態とされる、ことを特徴とするもの
である。
め、本発明の情報処理装置は、演算手段と、該演算手段
による演算結果の状態を示す１または複数のフラグから
成る記憶手段と、を有する情報処理装置において、該記
憶手段が、少なくとも飽和処理の有無を記憶保持するフ
ラグを含み、該飽和処理の有無を記憶保持するフラグ
は、一旦飽和処理有にセットされた後は、該フラグをリ
セットするための所定の命令の実行によってリセットさ
れるまで、セット状態とされる、ことを特徴とするもの
である。
【００７４】本発明の情報処理装置においては、前記飽
和処理の有無を記憶保持するフラグが、飽和処理の実行
によりセットされた後、前記所定の命令の実行によりリ
セットされるまでの間は、セット状態に保持され、その
間に行われた演算結果によってはクリアされることがな
い、ことを特徴とする。
和処理の有無を記憶保持するフラグが、飽和処理の実行
によりセットされた後、前記所定の命令の実行によりリ
セットされるまでの間は、セット状態に保持され、その
間に行われた演算結果によってはクリアされることがな
い、ことを特徴とする。
【００７５】また、本発明の情報処理装置においては、
飽和演算命令の実行を示す情報と、演算手段から出力さ
れる、オーバーフローの有無を示す信号及び符号を示す
信号とに基づき飽和処理を検出する検出手段を備え、検
出手段が飽和処理を検出した際に、前記飽和処理の有無
を記憶保持するフラグをセットすることを特徴とする。
飽和演算命令の実行を示す情報と、演算手段から出力さ
れる、オーバーフローの有無を示す信号及び符号を示す
信号とに基づき飽和処理を検出する検出手段を備え、検
出手段が飽和処理を検出した際に、前記飽和処理の有無
を記憶保持するフラグをセットすることを特徴とする。
【００７６】さらに、本発明の情報処理装置において
は、飽和処理の有無を記憶保持するフラグが好ましくは
ＲＳフリップフロップで構成され、ＲＳフリップフロッ
プのリセット入力が、所定の命令の実行によりアクティ
ブとされることを特徴とする。
は、飽和処理の有無を記憶保持するフラグが好ましくは
ＲＳフリップフロップで構成され、ＲＳフリップフロッ
プのリセット入力が、所定の命令の実行によりアクティ
ブとされることを特徴とする。
【００７７】
【作用】本発明は、好適な態様において、データ転送、
算術演算命令等の命令処理を行う命令実行部と、演算器
と、演算器が発生する演算結果の符号情報とオーバーフ
ローまたはアンダーフローの情報を入力し、符号情報が
正でかつオーバーフローしたときは正の最大値、符号情
報が負でかつアンダーフローしたときは負の最大値を演
算器の演算結果として選択する飽和検出手段を備え、飽
和検出手段において、符号情報が正でかつオーバーフロ
ーしたか、または符号情報が負でかつアンダーフローし
た状態を検出したときに、飽和処理の有無を記憶するフ
ラグがセットされ、該フラグは一旦セットされた後は、
好ましくは命令実行部におけるデータ転送命令の実行に
よってのみリセットされる。このため、本発明によれ
ば、飽和演算命令直後に飽和処理をしたかどうかの判定
と飽和処理の記憶に要する処理のオーバーヘッドを不要
とし、情報処理装置の高速演算処理、高性能化を達成
し、さらに飽和処理の記憶のために演算装置の汎用レジ
スタ等を割当てることを不要としている。
算術演算命令等の命令処理を行う命令実行部と、演算器
と、演算器が発生する演算結果の符号情報とオーバーフ
ローまたはアンダーフローの情報を入力し、符号情報が
正でかつオーバーフローしたときは正の最大値、符号情
報が負でかつアンダーフローしたときは負の最大値を演
算器の演算結果として選択する飽和検出手段を備え、飽
和検出手段において、符号情報が正でかつオーバーフロ
ーしたか、または符号情報が負でかつアンダーフローし
た状態を検出したときに、飽和処理の有無を記憶するフ
ラグがセットされ、該フラグは一旦セットされた後は、
好ましくは命令実行部におけるデータ転送命令の実行に
よってのみリセットされる。このため、本発明によれ
ば、飽和演算命令直後に飽和処理をしたかどうかの判定
と飽和処理の記憶に要する処理のオーバーヘッドを不要
とし、情報処理装置の高速演算処理、高性能化を達成
し、さらに飽和処理の記憶のために演算装置の汎用レジ
スタ等を割当てることを不要としている。
【００７８】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００７９】図１は本発明の一実施例に係る演算装置の
構成を示した図である。図１において、図４の従来例と
同一または等価な要素は同一符号で示している。以下で
は、本実施例について、図４に示した従来例との相違点
のみを説明し、従来例と同一のものについては、その構
成及び動作についての説明を省略する。
構成を示した図である。図１において、図４の従来例と
同一または等価な要素は同一符号で示している。以下で
は、本実施例について、図４に示した従来例との相違点
のみを説明し、従来例と同一のものについては、その構
成及び動作についての説明を省略する。
【００８０】図１において、飽和演算命令により飽和処
理をすると、フラグ生成回路４は、従来例のＣＹフラグ
５の代わりに、ＳＡＴフラグ６を“１”にセットする。
理をすると、フラグ生成回路４は、従来例のＣＹフラグ
５の代わりに、ＳＡＴフラグ６を“１”にセットする。
【００８１】また、ＳＡＴフラグ６はデータバス８のう
ちの１ビットであるデータ線４０に接続されており、情
報処理装置の不図示の命令実行部の制御により、ＳＡＴ
フラグ６に“０”を転送する命令によって“０”にクリ
アされる。
ちの１ビットであるデータ線４０に接続されており、情
報処理装置の不図示の命令実行部の制御により、ＳＡＴ
フラグ６に“０”を転送する命令によって“０”にクリ
アされる。
【００８２】図３を参照して、本実施例におけるＰＳＷ
９とフラグ生成回路４の詳細な構成を説明する。図３に
おいて、図６と同一または等価部分の要素は同一符号で
示している。なお、図６の従来例と同一の信号について
の説明は省略する。
９とフラグ生成回路４の詳細な構成を説明する。図３に
おいて、図６と同一または等価部分の要素は同一符号で
示している。なお、図６の従来例と同一の信号について
の説明は省略する。
【００８３】図３に示すように、本実施例におけるＰＳ
Ｗ９は、サチュレーションの有無を記憶保持するＳＡＴ
フラグ６を新たに設け、これをＲＳフリップ・フロップ
で構成したものである。ＳＡＴフラグ６を構成するＲＳ
フリップ・フロップのセット端子Ｓには、フラグ生成回
路４から出力される信号３７−ＳＡＴが入力され、信号
３７−ＳＡＴが“１”のときＲＳフリップ・フロップを
“１”にセットする。
Ｗ９は、サチュレーションの有無を記憶保持するＳＡＴ
フラグ６を新たに設け、これをＲＳフリップ・フロップ
で構成したものである。ＳＡＴフラグ６を構成するＲＳ
フリップ・フロップのセット端子Ｓには、フラグ生成回
路４から出力される信号３７−ＳＡＴが入力され、信号
３７−ＳＡＴが“１”のときＲＳフリップ・フロップを
“１”にセットする。
【００８４】データ線４０は、ＳＡＴフラグ６のクリア
信号４０として、ＲＳフリップ・フロップのリセット端
子Ｒに入力されている。ＳＡＴフラグ６のクリア信号４
０が“１”のときＲＳフリップ・フロップは“０”にリ
セットされる。
信号４０として、ＲＳフリップ・フロップのリセット端
子Ｒに入力されている。ＳＡＴフラグ６のクリア信号４
０が“１”のときＲＳフリップ・フロップは“０”にリ
セットされる。
【００８５】また、図３に示すように、フラグ生成回路
４では、図６の従来例の回路構成のうちＡＮＤ回路４
１，４１のみを有する。ＡＮＤ回路４２の出力は、制御
信号３７−ＳＡＴとしてＳＡＴフラグ６に入力される。
状態信号３１−ＣはそのままＰＳＷ９のＣＹフラグ５に
入力される。
４では、図６の従来例の回路構成のうちＡＮＤ回路４
１，４１のみを有する。ＡＮＤ回路４２の出力は、制御
信号３７−ＳＡＴとしてＳＡＴフラグ６に入力される。
状態信号３１−ＣはそのままＰＳＷ９のＣＹフラグ５に
入力される。
【００８６】図３を参照して、飽和演算命令実行時の動
作について説明する。
作について説明する。
【００８７】まず、飽和演算命令実行時において、飽和
処理をしたときのＰＳＷ９とフラグ生成回路４の詳細な
動作について説明する。飽和演算実行のとき、演算指令
３５−ＳＡＴは飽和演算命令であることを示すためにア
クティブとされる。飽和処理をしたことを示す状態信号
３６と信号３５−ＳＡＴがともにアクティブで“１”で
あるため、ＡＮＤ回路４１の出力は“１”となり、また
情報ＯＶからなる状態信号３０が“１”であるため、制
御信号３７−ＳＡＴは“１”となり、ＳＡＴフラグ６が
“１”にセットされる。
処理をしたときのＰＳＷ９とフラグ生成回路４の詳細な
動作について説明する。飽和演算実行のとき、演算指令
３５−ＳＡＴは飽和演算命令であることを示すためにア
クティブとされる。飽和処理をしたことを示す状態信号
３６と信号３５−ＳＡＴがともにアクティブで“１”で
あるため、ＡＮＤ回路４１の出力は“１”となり、また
情報ＯＶからなる状態信号３０が“１”であるため、制
御信号３７−ＳＡＴは“１”となり、ＳＡＴフラグ６が
“１”にセットされる。
【００８８】次に、飽和演算命令実行時において、飽和
処理をしないときのＰＳＷ９とフラグ生成回路４の詳細
な動作について説明する。飽和演算命令実行のとき、演
算指令３５−ＳＡＴはアクティブとされ“１”である
が、飽和処理をしないため状態信号３６はインアクティ
ブとされ“０”であるため、ＡＮＤ回路４１の出力は
“０”となる。ＡＮＤ回路４２の一の入力端子が“０”
であるため、情報ＯＶからなる状態信号３０の論理レベ
ルにかかわらず、ＡＮＤ回路４２の出力である信号３７
−ＳＡＴは“０”となる。したがって、ＳＡＴフラグ６
は以前の情報を保ち続ける。
処理をしないときのＰＳＷ９とフラグ生成回路４の詳細
な動作について説明する。飽和演算命令実行のとき、演
算指令３５−ＳＡＴはアクティブとされ“１”である
が、飽和処理をしないため状態信号３６はインアクティ
ブとされ“０”であるため、ＡＮＤ回路４１の出力は
“０”となる。ＡＮＤ回路４２の一の入力端子が“０”
であるため、情報ＯＶからなる状態信号３０の論理レベ
ルにかかわらず、ＡＮＤ回路４２の出力である信号３７
−ＳＡＴは“０”となる。したがって、ＳＡＴフラグ６
は以前の情報を保ち続ける。
【００８９】表２にサチュレーション選択回路３の選択
条件とＳＡＴフラグ６の状態をまとめて示す。
条件とＳＡＴフラグ６の状態をまとめて示す。
【００９０】
【表２】
【００９１】図１に示す本実施例に係る情報処理装置に
おいて、飽和処理をしない通常の演算命令実行時の動作
は、前記従来例と実質的に同じである。
おいて、飽和処理をしない通常の演算命令実行時の動作
は、前記従来例と実質的に同じである。
【００９２】図３を参照して、飽和処理をしない通常の
演算命令実行時におけるＰＳＷ９とフラグ生成回路４の
詳細な動作について説明する。飽和演算命令を実行して
いないために、飽和処理をしたことを示す状態信号３６
と信号３５−ＳＡＴはいずれもインアクティブとされ、
ともに“０”であり、ＡＮＤ回路４１の出力は“０”と
なる。ＡＮＤ回路４１の出力が“０”であるため、状態
信号３０の論理レベルにかかわらず、制御信号３７−Ｓ
ＡＴは“０”となる。したがって、ＳＡＴフラグ６は以
前の情報を保ち続ける。
演算命令実行時におけるＰＳＷ９とフラグ生成回路４の
詳細な動作について説明する。飽和演算命令を実行して
いないために、飽和処理をしたことを示す状態信号３６
と信号３５−ＳＡＴはいずれもインアクティブとされ、
ともに“０”であり、ＡＮＤ回路４１の出力は“０”と
なる。ＡＮＤ回路４１の出力が“０”であるため、状態
信号３０の論理レベルにかかわらず、制御信号３７−Ｓ
ＡＴは“０”となる。したがって、ＳＡＴフラグ６は以
前の情報を保ち続ける。
【００９３】本実施例を前記従来例と同様に、予測フィ
ルタに用いられる累積加算の場合について説明する。
ルタに用いられる累積加算の場合について説明する。
【００９４】図２に、本実施例の演算装置における飽和
処理の流れ図を示す。図２を参照して、前記従来例と同
様に、累積加算結果を得るまでの過程を説明する。
処理の流れ図を示す。図２を参照して、前記従来例と同
様に、累積加算結果を得るまでの過程を説明する。
【００９５】なお、定数α，β，γは、それぞれ図１の
レジスタ１０、Ｂレジスタ１１、Ｃレジスタ１２に予め
格納され、回転数Ｖn，Ｖn-1，Ｖn-2はそれぞれＤレジ
スタ１３、Ｅレジスタ１４、Ｆレジスタ１５に予め格納
されているものとする。本実施例ではＧレジスタ１６は
用いられない。
レジスタ１０、Ｂレジスタ１１、Ｃレジスタ１２に予め
格納され、回転数Ｖn，Ｖn-1，Ｖn-2はそれぞれＤレジ
スタ１３、Ｅレジスタ１４、Ｆレジスタ１５に予め格納
されているものとする。本実施例ではＧレジスタ１６は
用いられない。
【００９６】まず、初期化のためにＳＡＴフラグ６を
“０”に設定する（ステップ100）。α＊Ｖnの算出を行
い（ステップ101）、β＊Ｖn-1の算出を行う（ステップ
102）。
“０”に設定する（ステップ100）。α＊Ｖnの算出を行
い（ステップ101）、β＊Ｖn-1の算出を行う（ステップ
102）。
【００９７】飽和演算命令によりステップ101と102で得
た項の和α＊Ｖn＋β＊Ｖn-1をとる（ステップ103）。
γ＊Ｖn-2の算出を行う（ステップ104）。飽和演算命令
によりステップ103と104で得た項の和α＊Ｖn＋β＊Ｖ
n-1＋γ＊Ｖn-2をとる（ステップ105）。
た項の和α＊Ｖn＋β＊Ｖn-1をとる（ステップ103）。
γ＊Ｖn-2の算出を行う（ステップ104）。飽和演算命令
によりステップ103と104で得た項の和α＊Ｖn＋β＊Ｖ
n-1＋γ＊Ｖn-2をとる（ステップ105）。
【００９８】ここで、図２の流れ図に示す処理を、図１
に示す演算装置の汎用レジスタを用いた実際の動作に基
づき、ステップ103で飽和処理が行なわれ、ステップ105
で飽和処理をしなかった場合の動作について説明する。
図２には、ＳＡＴフラグ６の状態が処理ステップに対応
して示されている。
に示す演算装置の汎用レジスタを用いた実際の動作に基
づき、ステップ103で飽和処理が行なわれ、ステップ105
で飽和処理をしなかった場合の動作について説明する。
図２には、ＳＡＴフラグ６の状態が処理ステップに対応
して示されている。
【００９９】ステップ100でＳＡＴフラグ６を“０”に
設定する。ステップ101でＡレジスタ１０とＤレジスタ
１３との積をＤレジスタ１３に格納する。ステップ102
でＢレジスタ１１とＥレジスタ１４との積をＥレジスタ
に格納する。
設定する。ステップ101でＡレジスタ１０とＤレジスタ
１３との積をＤレジスタ１３に格納する。ステップ102
でＢレジスタ１１とＥレジスタ１４との積をＥレジスタ
に格納する。
【０１００】ステップ103でＤレジスタ１３とＥレジス
タ１４との和をとって、飽和処理をする。このとき、Ｓ
ＡＴフラグ６が“１”にセットされる。
タ１４との和をとって、飽和処理をする。このとき、Ｓ
ＡＴフラグ６が“１”にセットされる。
【０１０１】ステップ104でＣレジスタ１２とＦレジス
タ１５との積をＦレジスタ１５に格納する。ステップ10
5でＥレジスタ１４とＦレジスタ１５との和をとり、飽
和処理は行わずにＦレジスタ１５に格納する。このと
き、ＳＡＴフラグ６は“１”にセットされたまま変化せ
ず、処理フローを終了する。
タ１５との積をＦレジスタ１５に格納する。ステップ10
5でＥレジスタ１４とＦレジスタ１５との和をとり、飽
和処理は行わずにＦレジスタ１５に格納する。このと
き、ＳＡＴフラグ６は“１”にセットされたまま変化せ
ず、処理フローを終了する。
【０１０２】図２に示すように、ステップ103において
飽和処理したことが記憶されて、ＳＡＴフラグ６は
“１”となり、以後、飽和処理が行なわれない場合で
も、ＳＡＴフラグ６はクリアされず、飽和処理をした情
報が記憶保持される。
飽和処理したことが記憶されて、ＳＡＴフラグ６は
“１”となり、以後、飽和処理が行なわれない場合で
も、ＳＡＴフラグ６はクリアされず、飽和処理をした情
報が記憶保持される。
【０１０３】このように、本実施例においては、図５の
従来例と全く同様な、高速に回転するモータの回転数の
設定処理において、限界値制御に用いられるステップか
ら、飽和処理の判定と記憶のための処理ステップを完全
に削除し、全体のステップ数は従来例の１０ステップか
ら６ステップにまで縮減され、オーバーヘッドを解消し
回転数制御の高精度化及び高速化を達成している。
従来例と全く同様な、高速に回転するモータの回転数の
設定処理において、限界値制御に用いられるステップか
ら、飽和処理の判定と記憶のための処理ステップを完全
に削除し、全体のステップ数は従来例の１０ステップか
ら６ステップにまで縮減され、オーバーヘッドを解消し
回転数制御の高精度化及び高速化を達成している。
【０１０４】本実施例においては、飽和処理の有無を記
憶保持するＳＡＴフラグ６は、一旦セットされた場合、
所定の命令が実行されてリセットされるまで、演算結果
によってクリアされることがないため、飽和処理をした
かどうかの判定を、全ての累積加算の最後に一度行なえ
ばよい。
憶保持するＳＡＴフラグ６は、一旦セットされた場合、
所定の命令が実行されてリセットされるまで、演算結果
によってクリアされることがないため、飽和処理をした
かどうかの判定を、全ての累積加算の最後に一度行なえ
ばよい。
【０１０５】また、本実施例においては、飽和したかど
うかを記憶するために、演算装置の汎用レジスタ等を用
いる必要がない。すなわち、従来例では、Ｇレジスタ１
６は飽和処理の記憶用に割当てられたが、本実施例で
は、Ｇレジスタ１６は他のデータ格納等に用いることが
可能とされ、情報処理装置のハードウェア資源の効率的
利用を可能とする。
うかを記憶するために、演算装置の汎用レジスタ等を用
いる必要がない。すなわち、従来例では、Ｇレジスタ１
６は飽和処理の記憶用に割当てられたが、本実施例で
は、Ｇレジスタ１６は他のデータ格納等に用いることが
可能とされ、情報処理装置のハードウェア資源の効率的
利用を可能とする。
【０１０６】以上、本発明を上記実施例に即して説明し
たが、本発明は、上記態様にのみ限定されるものでな
く、本発明の原理に準ずる各種実施態様を含む。例え
ば、上記実施例では、モータの回転数制御における累積
加算演算を例に説明したが、これはあくまで具体例に基
づき発明の理解を助けるためのものであり、本発明はそ
の原理に従い他の応用においてもオーバーヘッドを同様
に解消することは勿論である。
たが、本発明は、上記態様にのみ限定されるものでな
く、本発明の原理に準ずる各種実施態様を含む。例え
ば、上記実施例では、モータの回転数制御における累積
加算演算を例に説明したが、これはあくまで具体例に基
づき発明の理解を助けるためのものであり、本発明はそ
の原理に従い他の応用においてもオーバーヘッドを同様
に解消することは勿論である。
【０１０７】
【発明の効果】以上説明したように、本発明の情報処理
装置によれば、簡易な回路構成の追加により、飽和演算
命令実行の直後にその都度必要とされた飽和処理の判定
と記憶のための処理ステップを完全に不要とし、情報処
理装置の高速化、高精度化を達成する。
装置によれば、簡易な回路構成の追加により、飽和演算
命令実行の直後にその都度必要とされた飽和処理の判定
と記憶のための処理ステップを完全に不要とし、情報処
理装置の高速化、高精度化を達成する。
【０１０８】本発明によれば、例えば累積加算の演算に
おいて、演算結果が飽和処理されたかどうかを判定する
際に、各飽和演算後にその都度飽和処理をしたかどうか
の判定をしなくても済む。すなわち、本発明によれば、
飽和処理の有無を記憶保持するフラグは、一旦セットさ
れた場合、所定の命令が実行されてリセットされるま
で、演算結果によってクリアされることがないため、飽
和処理をしたかどうかの判定を、すべての累積加算の最
後に一度行なえばよい。
おいて、演算結果が飽和処理されたかどうかを判定する
際に、各飽和演算後にその都度飽和処理をしたかどうか
の判定をしなくても済む。すなわち、本発明によれば、
飽和処理の有無を記憶保持するフラグは、一旦セットさ
れた場合、所定の命令が実行されてリセットされるま
で、演算結果によってクリアされることがないため、飽
和処理をしたかどうかの判定を、すべての累積加算の最
後に一度行なえばよい。
【０１０９】また、本発明によれば、飽和処理の判定と
記憶のために、従来必要とされたオーバーヘッドを完全
に解消している。一例として、モータの回転数の制御に
おいて、従来例では、図５の流れ図の各ステップの処理
に同一時間を要するものと仮定すると、全体で１０ステ
ップから成る処理ステップのうち４ステップが飽和処理
の判定と記録に費やされ、全処理時間のうち４０％がオ
ーバーヘッド時間となってしまうのに対して、本発明に
よれば、簡単なフラグ機能の追加のみで、従来例で必要
とされた、判定と記録による４０％のオーバーヘッド時
間を不要とし、高精度かつ高速な制御を容易に実現する
ため、実用的な効果は極めて高い。
記憶のために、従来必要とされたオーバーヘッドを完全
に解消している。一例として、モータの回転数の制御に
おいて、従来例では、図５の流れ図の各ステップの処理
に同一時間を要するものと仮定すると、全体で１０ステ
ップから成る処理ステップのうち４ステップが飽和処理
の判定と記録に費やされ、全処理時間のうち４０％がオ
ーバーヘッド時間となってしまうのに対して、本発明に
よれば、簡単なフラグ機能の追加のみで、従来例で必要
とされた、判定と記録による４０％のオーバーヘッド時
間を不要とし、高精度かつ高速な制御を容易に実現する
ため、実用的な効果は極めて高い。
【０１１０】また、本発明によれば、飽和処理をしたか
どうかを記憶するために汎用レジスタを割当てる必要が
なく、経済性に優れ、情報処理装置のハードウェア資源
の効率的利用を可能とする。
どうかを記憶するために汎用レジスタを割当てる必要が
なく、経済性に優れ、情報処理装置のハードウェア資源
の効率的利用を可能とする。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の処理動作の一例を示す流れ図である。
【図３】本発明の一実施例におけるＰＳＷ９とフラグ生
成回路４の回路構成図の一例である。
成回路４の回路構成図の一例である。
【図４】従来例の構成を示すブロック図である。
【図５】従来例の処理動作の一例を示す流れ図である。
【図６】従来例のＰＳＷ９とフラグ生成回路４の回路構
成図である。
成図である。
１ 演算器 ２ 命令デコーダ ３ サチュレーション検出回路 ４ フラグ生成回路 ５ ＣＹフラグ ６ ＳＡＴフラグ ７ セレクタ ８ データバス ９ ＰＳＷ １０ Ａレジスタ １１ Ｂレジスタ １２ Ｃレジスタ １３ Ｄレジスタ １４ Ｅレジスタ １５ Ｆレジスタ １６ Ｇレジスタ ３０ 状態信号 ３１ 状態信号 ３１−Ｓ，３１−Ｃ，３１−Ｚ 状態信号 ３２ セレクト信号 ３３ セレクト信号 ３４ セレクト信号 ３５ 演算指令 ３６ 状態信号 ３７ フラグ制御信号 ３７−ＣＹ 制御信号 ３７−ＳＡＴ 制御信号 ４０ ＳＡＴフラグクリア信号 ４１，４２，４４ ２入力ＡＮＤ回路 ４３ ２入力ＯＲ回路 ４５ インバータ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−88636（ＪＰ，Ａ) 特開 昭63−229519（ＪＰ，Ａ) 特開 平４−286023（ＪＰ，Ａ) 特開 平２−226337（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 演算手段と、前記演算手段による演算結
果に応じて飽和処理を行う飽和処理手段と、前記飽和処
理手段による飽和処理を行う時にのみセットされ、初期
化時にのみリセットされる前記飽和処理の有無を示す飽
和フラグを、プログラムステータスワードの１つとして
記憶するＲＳフリップフロップで構成される記憶手段と
を有し、前記セットされて一旦飽和処理有りにされた後
は前記リセットされるまで前記記憶手段の記憶内容が変
化しないことを特徴とする情報処理装置。 - 【請求項２】 飽和演算命令の実行を示す情報と前記演
算手段から出力されるオーバーフローの有無を示す信号
及び符号を示す信号とに基づき、飽和処理を検出する検
出手段を備え、前記検出手段が飽和処理を検出した時に
のみ前記飽和処理の有無を記憶する記憶手段をセットす
ることを特徴とする請求項１記載の情報処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06151799A JP3105738B2 (ja) | 1994-06-10 | 1994-06-10 | 情報処理装置 |
| KR1019950015314A KR100210891B1 (ko) | 1994-06-10 | 1995-06-10 | 정보 처리 장치 |
| US08/489,622 US5684728A (en) | 1994-06-10 | 1995-06-12 | Data processing system having a saturation arithmetic operation function |
| DE69525682T DE69525682T2 (de) | 1994-06-10 | 1995-06-12 | Datenprozessorsystem mit Saturation-arithmetischer Operationsfunktion |
| EP95109062A EP0686910B1 (en) | 1994-06-10 | 1995-06-12 | Data processing system having a saturation arithmetic operation function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06151799A JP3105738B2 (ja) | 1994-06-10 | 1994-06-10 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07334346A JPH07334346A (ja) | 1995-12-22 |
| JP3105738B2 true JP3105738B2 (ja) | 2000-11-06 |
Family
ID=15526559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06151799A Expired - Fee Related JP3105738B2 (ja) | 1994-06-10 | 1994-06-10 | 情報処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5684728A (ja) |
| EP (1) | EP0686910B1 (ja) |
| JP (1) | JP3105738B2 (ja) |
| KR (1) | KR100210891B1 (ja) |
| DE (1) | DE69525682T2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2300054A (en) * | 1995-01-17 | 1996-10-23 | Hewlett Packard Co | Clipping integers |
| JP3701401B2 (ja) * | 1996-08-12 | 2005-09-28 | 株式会社ルネサステクノロジ | 飽和演算命令を有するマイクロプロセッサ |
| JPH1063500A (ja) * | 1996-08-23 | 1998-03-06 | Matsushita Electric Ind Co Ltd | 信号処理装置 |
| JP3790619B2 (ja) | 1996-11-29 | 2006-06-28 | 松下電器産業株式会社 | 正値化処理及び飽和演算処理からなる丸め処理を好適に行うことができるプロセッサ |
| US6282558B1 (en) | 1997-12-19 | 2001-08-28 | Matsushita Electric Industrial Co., Ltd. | Data processing system and register file |
| US6366999B1 (en) * | 1998-01-28 | 2002-04-02 | Bops, Inc. | Methods and apparatus to support conditional execution in a VLIW-based array processor with subword execution |
| US6243731B1 (en) * | 1998-03-20 | 2001-06-05 | Texas Instruments Incorporated | Apparatus and method for extending register dynamic range |
| US6226735B1 (en) * | 1998-05-08 | 2001-05-01 | Broadcom | Method and apparatus for configuring arbitrary sized data paths comprising multiple context processing elements |
| US6748411B1 (en) | 2000-11-20 | 2004-06-08 | Agere Systems Inc. | Hierarchical carry-select multiple-input split adder |
| EP1387259B1 (en) | 2002-07-31 | 2017-09-20 | Texas Instruments Incorporated | Inter-processor control |
| US7215801B2 (en) * | 2003-06-05 | 2007-05-08 | General Electric Company | Method, system and apparatus for processing radiographic images of scanned objects |
| US7295689B2 (en) * | 2003-07-09 | 2007-11-13 | General Electric Company | System and method for real-time processing and display of digital medical images |
| EP1503280A1 (en) * | 2003-07-30 | 2005-02-02 | Texas Instruments Incorporated | Saturated arithmetic in a processing unit |
| US8209366B2 (en) * | 2005-02-28 | 2012-06-26 | Hitachi Global Storage Technologies Netherlands B.V. | Method, apparatus and program storage device that provides a shift process with saturation for digital signal processor operations |
| US9417880B2 (en) * | 2013-03-15 | 2016-08-16 | Intel Corporation | Instruction for performing an overload check |
| US20190196820A1 (en) * | 2017-12-21 | 2019-06-27 | Intel Corporation | Apparatus and method for right shifting packed quadwords and extracting packed doublewords |
| US20190196821A1 (en) * | 2017-12-21 | 2019-06-27 | Intel Corporation | Apparatus and method for right-shifting packed quadwords and extracting packed words |
Family Cites Families (12)
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|---|---|---|---|---|
| JPS58115544A (ja) * | 1981-12-29 | 1983-07-09 | Mitsubishi Electric Corp | 演算装置 |
| US4589087A (en) * | 1983-06-30 | 1986-05-13 | International Business Machines Corporation | Condition register architecture for a primitive instruction set machine |
| JPS6388636A (ja) * | 1986-10-01 | 1988-04-19 | Nec Corp | マイクロコンピユ−タ |
| JPS63229519A (ja) * | 1987-03-19 | 1988-09-26 | Fujitsu Ltd | フラグビツト設定回路 |
| JPH0769783B2 (ja) * | 1987-11-16 | 1995-07-31 | 日本電気株式会社 | 例外処理方式 |
| JP2600293B2 (ja) * | 1988-06-10 | 1997-04-16 | 日本電気株式会社 | オーバーフロー補正回路 |
| JP3076046B2 (ja) * | 1989-01-31 | 2000-08-14 | 日本電気株式会社 | 例外検出回路 |
| JPH02226337A (ja) * | 1989-02-27 | 1990-09-07 | Nec Corp | 演算回路 |
| US5218564A (en) * | 1991-06-07 | 1993-06-08 | National Semiconductor Corporation | Layout efficient 32-bit shifter/register with 16-bit interface |
| JPH05260315A (ja) * | 1992-03-13 | 1993-10-08 | Fujitsu Ltd | データ復元装置 |
| JP3487903B2 (ja) * | 1993-11-12 | 2004-01-19 | 松下電器産業株式会社 | 演算装置及び演算方法 |
| US5448509A (en) * | 1993-12-08 | 1995-09-05 | Hewlett-Packard Company | Efficient hardware handling of positive and negative overflow resulting from arithmetic operations |
-
1994
- 1994-06-10 JP JP06151799A patent/JP3105738B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-10 KR KR1019950015314A patent/KR100210891B1/ko not_active IP Right Cessation
- 1995-06-12 EP EP95109062A patent/EP0686910B1/en not_active Expired - Lifetime
- 1995-06-12 US US08/489,622 patent/US5684728A/en not_active Expired - Lifetime
- 1995-06-12 DE DE69525682T patent/DE69525682T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR960001991A (ko) | 1996-01-26 |
| DE69525682T2 (de) | 2002-08-22 |
| JPH07334346A (ja) | 1995-12-22 |
| EP0686910A1 (en) | 1995-12-13 |
| US5684728A (en) | 1997-11-04 |
| KR100210891B1 (ko) | 1999-07-15 |
| DE69525682D1 (de) | 2002-04-11 |
| EP0686910B1 (en) | 2002-03-06 |
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| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080901 Year of fee payment: 8 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S533 | Written request for registration of change of name |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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