JPS63229519A - フラグビツト設定回路 - Google Patents
フラグビツト設定回路Info
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- JPS63229519A JPS63229519A JP62062424A JP6242487A JPS63229519A JP S63229519 A JPS63229519 A JP S63229519A JP 62062424 A JP62062424 A JP 62062424A JP 6242487 A JP6242487 A JP 6242487A JP S63229519 A JPS63229519 A JP S63229519A
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- JP
- Japan
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- flag bit
- data
- setting circuit
- reset
- zero
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- Pending
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- 238000000034 method Methods 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
中央処理装置がチェックできるフラグビットの変化の方
向をリセット状態からセット状態またはセット状態から
リセット状態への一方向のみできるというモードにする
ことができる制御信号発生手段によって制御されるよう
にしたフラグビット設定回路であって、これにより例え
ば多数のランダムアドレスデータを所定のデータと比較
し、すべて所定の条件に合ったときに(例え°ばすべて
一致しているときに)所定のアドレスにジャンプすると
いうような形式のプログラムを簡潔に作ることができる
。
向をリセット状態からセット状態またはセット状態から
リセット状態への一方向のみできるというモードにする
ことができる制御信号発生手段によって制御されるよう
にしたフラグビット設定回路であって、これにより例え
ば多数のランダムアドレスデータを所定のデータと比較
し、すべて所定の条件に合ったときに(例え°ばすべて
一致しているときに)所定のアドレスにジャンプすると
いうような形式のプログラムを簡潔に作ることができる
。
本発明はCPUがチェックできるフラグビットの設定回
路に関し、例えば2つのデータを演算論理ユニット(A
LU)によってその差を演算し、該2つのデータが一致
している(すなわちその差が零となっている)か否かに
応じて1にセット又はOにセットされるゼロフラグビッ
トの設定回路に関する。
路に関し、例えば2つのデータを演算論理ユニット(A
LU)によってその差を演算し、該2つのデータが一致
している(すなわちその差が零となっている)か否かに
応じて1にセット又はOにセットされるゼロフラグビッ
トの設定回路に関する。
従来より2つのデータを比較しその結果をCPuが判別
する手段として、該2つのデータを演算論理ユニット(
ALtJ)によってその差を演算し、該2つのデータが
一致している(すなわちその差が零となっている)場合
には該演算論理ユニットの出力によってゼロフラグビッ
トを1に設定し、一方、該2つのデータが一致していな
い(すなわちその差が零となっていない)場合には該演
算論理ユニットの出力によってゼロフラグビットを0に
設定し、該ゼロフラグビットが1であるか0であるかに
よってその演算結果をCPUが判別しうるように構成す
ることが知られている。
する手段として、該2つのデータを演算論理ユニット(
ALtJ)によってその差を演算し、該2つのデータが
一致している(すなわちその差が零となっている)場合
には該演算論理ユニットの出力によってゼロフラグビッ
トを1に設定し、一方、該2つのデータが一致していな
い(すなわちその差が零となっていない)場合には該演
算論理ユニットの出力によってゼロフラグビットを0に
設定し、該ゼロフラグビットが1であるか0であるかに
よってその演算結果をCPUが判別しうるように構成す
ることが知られている。
第3図は、かかるゼロフラグビット設定回路の1例を示
すもので、Pl、P2はPチャネルトランジスタ、N1
.N2はNチャネルトランジスタ、■1乃至I5はイン
バータであり、そのうち逆並列に接続されたインバータ
r3.I4によりラッチ回路を構成する。該A L [
Jの零判別結果はインバータ(1を介して該トランジス
タP2およびN1のゲートに供給される。またゼロフラ
グ変更入力(ゼロフラグを変えたいときにハイレベルと
なる)はインバータI2を介してトランジスタP1のゲ
ートに供給されるとともに直接トランジスタN2のゲー
トに供給されてこれらのトランジスタをオンとする。
すもので、Pl、P2はPチャネルトランジスタ、N1
.N2はNチャネルトランジスタ、■1乃至I5はイン
バータであり、そのうち逆並列に接続されたインバータ
r3.I4によりラッチ回路を構成する。該A L [
Jの零判別結果はインバータ(1を介して該トランジス
タP2およびN1のゲートに供給される。またゼロフラ
グ変更入力(ゼロフラグを変えたいときにハイレベルと
なる)はインバータI2を介してトランジスタP1のゲ
ートに供給されるとともに直接トランジスタN2のゲー
トに供給されてこれらのトランジスタをオンとする。
したがって該A I、 Uの演算した結果が零となって
いる(2つのデータが一致している)ときには、該AL
Uからのハイレベル出力がインバータ■1によりロウレ
ベルとされ、トランジスタP2がオン、トランジスタN
1がオフとなって、ハイレベルのデータがインバータ1
3 、r4よりなるラッチ回路に入力される。したがっ
て該ハイレベルのデータが該ラッチ回路によりロウレベ
ルに反転されてラッチされ、該ラッチされたデータが更
にインバータ■5によりハイレベルに反転されてゼロフ
ラグが“1″となる。
いる(2つのデータが一致している)ときには、該AL
Uからのハイレベル出力がインバータ■1によりロウレ
ベルとされ、トランジスタP2がオン、トランジスタN
1がオフとなって、ハイレベルのデータがインバータ1
3 、r4よりなるラッチ回路に入力される。したがっ
て該ハイレベルのデータが該ラッチ回路によりロウレベ
ルに反転されてラッチされ、該ラッチされたデータが更
にインバータ■5によりハイレベルに反転されてゼロフ
ラグが“1″となる。
一方、該A L Uの演算した結果が零となっていない
(2つのデータが一致していない)ときには、該ALU
からのロウレベル出力がインバータ11によりハイレベ
ルとされ、トランジスタN1がオン、トランジスタP2
がオフとなって、ロウレベルのデータが該ランチ回路に
おいてハイレベルに反転されてラッチされ、更にインバ
ータ■5によりロウレベルに反転されてゼロフラグが0
″となる。
(2つのデータが一致していない)ときには、該ALU
からのロウレベル出力がインバータ11によりハイレベ
ルとされ、トランジスタN1がオン、トランジスタP2
がオフとなって、ロウレベルのデータが該ランチ回路に
おいてハイレベルに反転されてラッチされ、更にインバ
ータ■5によりロウレベルに反転されてゼロフラグが0
″となる。
しかしかかる従来技術によれば、例えば多数のランダム
アドレスデータを所定のデータと比較し、すべて所定の
条件に合ったときに(例えばすべて一致しているときに
)所定のアドレスにジャンプするというような形式のプ
ログラムは例えば次のようになる。
アドレスデータを所定のデータと比較し、すべて所定の
条件に合ったときに(例えばすべて一致しているときに
)所定のアドレスにジャンプするというような形式のプ
ログラムは例えば次のようになる。
ここで#Oは即値データを、またiX p tY #
iZ、・・・・・・・・・iWはメモリの各アドレスに
格納されているデータを示す。
iZ、・・・・・・・・・iWはメモリの各アドレスに
格納されているデータを示す。
すなわち先ず即値データ#0とランダムアドレスデータ
iXとを比較し、一致していれば(すなわちゼロフラグ
ビットが1となっていれば)次の比較処理(CMP #
0 、 iY)に進むが、もし一致していなければ
(すなわちゼロフラグビットが0となっていれば)所定
のアドレスにジャンプする。
iXとを比較し、一致していれば(すなわちゼロフラグ
ビットが1となっていれば)次の比較処理(CMP #
0 、 iY)に進むが、もし一致していなければ
(すなわちゼロフラグビットが0となっていれば)所定
のアドレスにジャンプする。
つづいて上記2つのデータが一致しているときには、即
値データ#0とランダムアドレスデータiYとを比較し
、一致していれば(ゼロフラグビットが1となっていれ
ば)更に次の比較処理(CMP #O,iZ)に進むが
、もし一致していなければ(すなわちゼロフラグビット
が0となれば)所定のアドレスにジャンプする。このよ
うにしてそれまでの比較結果がすべて一致であれば、次
の比較処理に進むが、もし何れかの比較結果が不一致と
なれば、そこから所定のアドレスにジャンプする。そし
て最後の比較処理(CMP #O,iW)の比較結果ま
ですべて一致している場合に限り目的プログラムFiN
Dにジャンプし、何れかの比較結果が不一致であれば、
そこから所定のアドレスにジャンプすることは上述した
とおりである。
値データ#0とランダムアドレスデータiYとを比較し
、一致していれば(ゼロフラグビットが1となっていれ
ば)更に次の比較処理(CMP #O,iZ)に進むが
、もし一致していなければ(すなわちゼロフラグビット
が0となれば)所定のアドレスにジャンプする。このよ
うにしてそれまでの比較結果がすべて一致であれば、次
の比較処理に進むが、もし何れかの比較結果が不一致と
なれば、そこから所定のアドレスにジャンプする。そし
て最後の比較処理(CMP #O,iW)の比較結果ま
ですべて一致している場合に限り目的プログラムFiN
Dにジャンプし、何れかの比較結果が不一致であれば、
そこから所定のアドレスにジャンプすることは上述した
とおりである。
したがって各比較処理を行う毎にその比較結果が不一致
であれば(ゼロフラグビットがOとなれば)所定のアド
レスにジャンプするための命令(J N Z)を加える
必要があり、それだけプログラムが長くなってしまう。
であれば(ゼロフラグビットがOとなれば)所定のアド
レスにジャンプするための命令(J N Z)を加える
必要があり、それだけプログラムが長くなってしまう。
本発明はかかる問題点を解決するためになされたもので
、CPUがチェックできるフラグビット(例えばゼロフ
ラグビット)の変化の方向を、リセットからセット又は
セットからリセットのみの1方向に限定するモードを作
ることによって、上述したようなプログラムを比較的短
く作ることができるようにしたものである。
、CPUがチェックできるフラグビット(例えばゼロフ
ラグビット)の変化の方向を、リセットからセット又は
セットからリセットのみの1方向に限定するモードを作
ることによって、上述したようなプログラムを比較的短
く作ることができるようにしたものである。
上記問題点を解決するために、本発明においては、中央
処理装置がチェックできるフラグビットの変化の方向を
リセット状態からセット状態またはセット状態からリセ
ット状態への一方向のみに限定する制御信号発生手段(
第1図のZSピント設定回路)により、上記変化の方向
が制御されるフラグビット設定回路が提供される。
処理装置がチェックできるフラグビットの変化の方向を
リセット状態からセット状態またはセット状態からリセ
ット状態への一方向のみに限定する制御信号発生手段(
第1図のZSピント設定回路)により、上記変化の方向
が制御されるフラグビット設定回路が提供される。
〔作 用]
上記構成によれば、例えば多数のデータが所定のデータ
と比較され、それらが一致している限り該フラグビット
をセット又はリセットの状態とし、一旦不一致のデータ
が発生すれば該フラグビットをリセット又はセットの状
態に変化させ、それ以後は一致のデータが発生しても該
フラグビットの該リセット又はセットの状態が保持され
るため、該不一致のデータの発生をすべての比較処理を
終了した後に識別することができ、それだけ上述したよ
うなプログラムを簡潔に作ることができる。
と比較され、それらが一致している限り該フラグビット
をセット又はリセットの状態とし、一旦不一致のデータ
が発生すれば該フラグビットをリセット又はセットの状
態に変化させ、それ以後は一致のデータが発生しても該
フラグビットの該リセット又はセットの状態が保持され
るため、該不一致のデータの発生をすべての比較処理を
終了した後に識別することができ、それだけ上述したよ
うなプログラムを簡潔に作ることができる。
第1図は本発明の1実施例としてのゼロフラグ(Zフラ
グ)ビット設定回路の位置付けを示すもので、演算論理
ユニット(ALU) 1には所定のバスから2つの入
力データ(データAおよびB)が入力され、所定の演算
処理を行ってその演算結果がバスに戻される。ここで該
ALUが演算処理を行うような場合には、該2つの入力
データA、Bの値が一致しているか否かが比較され、そ
の比較結果がコンディションコードレジスタ3に設けら
れたゼロフラグビット設定回路31に設定される。
グ)ビット設定回路の位置付けを示すもので、演算論理
ユニット(ALU) 1には所定のバスから2つの入
力データ(データAおよびB)が入力され、所定の演算
処理を行ってその演算結果がバスに戻される。ここで該
ALUが演算処理を行うような場合には、該2つの入力
データA、Bの値が一致しているか否かが比較され、そ
の比較結果がコンディションコードレジスタ3に設けら
れたゼロフラグビット設定回路31に設定される。
なお該コンディションコードレジスタ3には該ゼロフラ
グビット設定回路31のほかに例えばキャリービット設
定回路32、割込禁止ビット設定回路33などが設けら
れ、これら各設定回路に設定された内容がそれぞれCP
Uの判別回路に供給される。そして該入力データA、B
の値が一致している(すなわち減算結果が零)の場合に
は該ALUlの出力によってZフラグビット設定回路3
(レジスタの1ビット分に相当する)に設定されるゼロ
フラグビットを1に設定し、一方、不一致(すなわち減
算結果が零でない)場合には該ALU1の出力によって
該Zフラグビット設定回路3に設定されるゼロフラグビ
ットを0にクリヤする。
グビット設定回路31のほかに例えばキャリービット設
定回路32、割込禁止ビット設定回路33などが設けら
れ、これら各設定回路に設定された内容がそれぞれCP
Uの判別回路に供給される。そして該入力データA、B
の値が一致している(すなわち減算結果が零)の場合に
は該ALUlの出力によってZフラグビット設定回路3
(レジスタの1ビット分に相当する)に設定されるゼロ
フラグビットを1に設定し、一方、不一致(すなわち減
算結果が零でない)場合には該ALU1の出力によって
該Zフラグビット設定回路3に設定されるゼロフラグビ
ットを0にクリヤする。
2はZSフラグビット設定回路(例えばランチ回路とす
る)であって、該ZSフラグビット設定回路2にイネー
ブル信号ENが入力されたときには該ZSフラグビット
設定回路2に1がセットされ、このようにして8亥ZS
フラグビツトがアクティブになったとき、SiZフラグ
ビット設定回路3に設定されるゼロフラグビットは例え
ば1から0への1方向の変化しか行なうことができない
(場合によってはその逆の変化しか行わない)ように制
御される。なおZSフラグビット設定回路2にディスエ
イプル信号DISが入力されたときには該ZSフラグビ
ット設定回路2の出力はOにクリヤされ、該Zフラグビ
ット設定回路3に設定されるゼロフラグビットは該AL
UIにより通常どおり制御される。
る)であって、該ZSフラグビット設定回路2にイネー
ブル信号ENが入力されたときには該ZSフラグビット
設定回路2に1がセットされ、このようにして8亥ZS
フラグビツトがアクティブになったとき、SiZフラグ
ビット設定回路3に設定されるゼロフラグビットは例え
ば1から0への1方向の変化しか行なうことができない
(場合によってはその逆の変化しか行わない)ように制
御される。なおZSフラグビット設定回路2にディスエ
イプル信号DISが入力されたときには該ZSフラグビ
ット設定回路2の出力はOにクリヤされ、該Zフラグビ
ット設定回路3に設定されるゼロフラグビットは該AL
UIにより通常どおり制御される。
第2図は、かかる本発明にもとづくゼロフラグビット設
定回路31の1実施例を示すもので、上記第3図に示さ
れる回路と異る点は、上記Zsフラグビット設定回路2
の出力がゲートに供給されるPチャネルトランジスタP
3を付加した点である。
定回路31の1実施例を示すもので、上記第3図に示さ
れる回路と異る点は、上記Zsフラグビット設定回路2
の出力がゲートに供給されるPチャネルトランジスタP
3を付加した点である。
したがって該ZSフラグが“1”にセットされると該P
チャネルトランジスタP3がオフとなり、このために一
旦ロウレベル“0”に設定されたゼロフラグ(Zフラグ
)をハイレベル″1″に設定することができなくなる。
チャネルトランジスタP3がオフとなり、このために一
旦ロウレベル“0”に設定されたゼロフラグ(Zフラグ
)をハイレベル″1″に設定することができなくなる。
なお、該Zsフラグが“0”にリセットされたときは、
該トランジスタP3はオンとなり、該ALUの零判別結
果に応じて通常どおり制御される。
該トランジスタP3はオンとなり、該ALUの零判別結
果に応じて通常どおり制御される。
このようにZフラグ設定回路3に設定されるゼロフラグ
ビットを例えばlから0の1方向の変化しか行なうこと
ができないように制御することによって前述した形式の
プログラムを次のように短くすることができる。
ビットを例えばlから0の1方向の変化しか行なうこと
ができないように制御することによって前述した形式の
プログラムを次のように短くすることができる。
すなわち各比較処理(CMP #0. iX〜CMP
#O。
#O。
iW)の比較結果に応じて(一致か不一致かに応じて)
、ゼロフラグビットが1か0かに設定されるが、順次行
われる該比較処理において一度でも不一致のデータが発
生し一旦該ゼロフラグビソドをOにクリヤする条件が発
生すれば、そこで該ゼロフラグビットは0にクリヤされ
、それ以後はたとえ一致のデータが発生しても(すなわ
ち本来ならALUIがゼロフラグビットを1にセットす
るような条件になっても)該ゼロフラグビットは0のま
まになっており、したがってすべての比較処理が終了し
た後に、それまでに不一致のデータが1つでも発生した
か否かを識別することができる。
、ゼロフラグビットが1か0かに設定されるが、順次行
われる該比較処理において一度でも不一致のデータが発
生し一旦該ゼロフラグビソドをOにクリヤする条件が発
生すれば、そこで該ゼロフラグビットは0にクリヤされ
、それ以後はたとえ一致のデータが発生しても(すなわ
ち本来ならALUIがゼロフラグビットを1にセットす
るような条件になっても)該ゼロフラグビットは0のま
まになっており、したがってすべての比較処理が終了し
た後に、それまでに不一致のデータが1つでも発生した
か否かを識別することができる。
したがって従来技術のように、各比較処理を行う毎にそ
の比較結果が不一致であれば(2フラグビツトが0であ
れば)所定のアドレスにジャンプするための命令(JN
Z)を付加することを不要とし、すべての比較処理を終
了した後において、Bzフラグビットが0であれば、不
一致のデータがあったとして所定のアドレスにジャンプ
するための命令 (J N Z)を付加するのみでよく
1、ここでHtj Zフラグビットが1となっている場
合(すなわちすべての比較結果が一致している場合)の
み、次に進んで目的プログラムFiNDにジャンプする
ことになる。
の比較結果が不一致であれば(2フラグビツトが0であ
れば)所定のアドレスにジャンプするための命令(JN
Z)を付加することを不要とし、すべての比較処理を終
了した後において、Bzフラグビットが0であれば、不
一致のデータがあったとして所定のアドレスにジャンプ
するための命令 (J N Z)を付加するのみでよく
1、ここでHtj Zフラグビットが1となっている場
合(すなわちすべての比較結果が一致している場合)の
み、次に進んで目的プログラムFiNDにジャンプする
ことになる。
本発明によれば、多数のランダムアドレスデータを所定
のデータと比較し、すべて所定の条件に合ったときに(
例えばすべて一致しているときに)所定のアドレスにジ
ャンプするというような形式のプログラムを簡潔に作成
することができる。
のデータと比較し、すべて所定の条件に合ったときに(
例えばすべて一致しているときに)所定のアドレスにジ
ャンプするというような形式のプログラムを簡潔に作成
することができる。
第1図は、本発明の1実施例としてのゼロフラグビット
設定回路の位置付けを示す図、第2図は、第1図におけ
るゼロフラグビット設定回路の1実施例を示す回路図、 第3図は、従来技術におけるゼロフラグビット設定回路
の1例を示す図である。 (符号の説明) 1:演算論理ユニット(A L U)、2: ZSビッ
ト設定回路、 3:コンディションコードレジスタ、 31;ゼロフラグビット設定回路。
設定回路の位置付けを示す図、第2図は、第1図におけ
るゼロフラグビット設定回路の1実施例を示す回路図、 第3図は、従来技術におけるゼロフラグビット設定回路
の1例を示す図である。 (符号の説明) 1:演算論理ユニット(A L U)、2: ZSビッ
ト設定回路、 3:コンディションコードレジスタ、 31;ゼロフラグビット設定回路。
Claims (1)
- 【特許請求の範囲】 1、中央処理装置がチェックできるフラグビットの変化
の方向をリセット状態からセット状態またはセット状態
からリセット状態への一方向のみに限定する制御信号発
生手段により制御されることを特徴とするフラグビット
設定回路。 2、該制御信号が特定のレベルとなっている間に多数の
データが所定のデータと比較され、それらが一致してい
る限り該フラグビットをセット又はリセットの状態とし
、不一致のデータが発生すれば該フラグビットをリセッ
ト又はセットの状態に変化させ、それ以後は、一致のデ
ータが発生しても該フラグビットの該リセット又はセッ
トの状態が保持されるようにした、特許請求の範囲第1
項記載のフラグビット設定回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62062424A JPS63229519A (ja) | 1987-03-19 | 1987-03-19 | フラグビツト設定回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62062424A JPS63229519A (ja) | 1987-03-19 | 1987-03-19 | フラグビツト設定回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63229519A true JPS63229519A (ja) | 1988-09-26 |
Family
ID=13199759
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62062424A Pending JPS63229519A (ja) | 1987-03-19 | 1987-03-19 | フラグビツト設定回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63229519A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07334346A (ja) * | 1994-06-10 | 1995-12-22 | Nec Corp | 情報処理装置 |
-
1987
- 1987-03-19 JP JP62062424A patent/JPS63229519A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07334346A (ja) * | 1994-06-10 | 1995-12-22 | Nec Corp | 情報処理装置 |
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