JPS63229519A - フラグビツト設定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 中央処理装置がチェックできるフラグビットの変化の方
向をリセット状態からセット状態またはセット状態から
リセット状態への一方向のみできるというモードにする
ことができる制御信号発生手段によって制御されるよう
にしたフラグビット設定回路であって、これにより例え
ば多数のランダムアドレスデータを所定のデータと比較
し、すべて所定の条件に合ったときに（例え°ばすべて
一致しているときに）所定のアドレスにジャンプすると
いうような形式のプログラムを簡潔に作ることができる
。

〔産業上の利用分野〕

本発明はＣＰＵがチェックできるフラグビットの設定回
路に関し、例えば２つのデータを演算論理ユニット（Ａ
ＬＵ）によってその差を演算し、該２つのデータが一致
している（すなわちその差が零となっている）か否かに
応じて１にセット又はＯにセットされるゼロフラグビッ
トの設定回路に関する。

〔従来の技術〕

従来より２つのデータを比較しその結果をＣＰｕが判別
する手段として、該２つのデータを演算論理ユニット（
ＡＬｔＪ）によってその差を演算し、該２つのデータが
一致している（すなわちその差が零となっている）場合
には該演算論理ユニットの出力によってゼロフラグビッ
トを１に設定し、一方、該２つのデータが一致していな
い（すなわちその差が零となっていない）場合には該演
算論理ユニットの出力によってゼロフラグビットを０に
設定し、該ゼロフラグビットが１であるか０であるかに
よってその演算結果をＣＰＵが判別しうるように構成す
ることが知られている。

第３図は、かかるゼロフラグビット設定回路の１例を示
すもので、Ｐｌ、Ｐ２はＰチャネルトランジスタ、Ｎ１
．Ｎ２はＮチャネルトランジスタ、■１乃至Ｉ５はイン
バータであり、そのうち逆並列に接続されたインバータ
ｒ３．Ｉ４によりラッチ回路を構成する。該Ａ　Ｌ　［
Ｊの零判別結果はインバータ（１を介して該トランジス
タＰ２およびＮ１のゲートに供給される。またゼロフラ
グ変更入力（ゼロフラグを変えたいときにハイレベルと
なる）はインバータＩ２を介してトランジスタＰ１のゲ
ートに供給されるとともに直接トランジスタＮ２のゲー
トに供給されてこれらのトランジスタをオンとする。

したがって該Ａ　Ｉ、　Ｕの演算した結果が零となって
いる（２つのデータが一致している）ときには、該ＡＬ
Ｕからのハイレベル出力がインバータ■１によりロウレ
ベルとされ、トランジスタＰ２がオン、トランジスタＮ
１がオフとなって、ハイレベルのデータがインバータ１
３　、ｒ４よりなるラッチ回路に入力される。したがっ
て該ハイレベルのデータが該ラッチ回路によりロウレベ
ルに反転されてラッチされ、該ラッチされたデータが更
にインバータ■５によりハイレベルに反転されてゼロフ
ラグが“１″となる。

一方、該Ａ　Ｌ　Ｕの演算した結果が零となっていない
（２つのデータが一致していない）ときには、該ＡＬＵ
からのロウレベル出力がインバータ１１によりハイレベ
ルとされ、トランジスタＮ１がオン、トランジスタＰ２
がオフとなって、ロウレベルのデータが該ランチ回路に
おいてハイレベルに反転されてラッチされ、更にインバ
ータ■５によりロウレベルに反転されてゼロフラグが０
″となる。

〔発明が解決しようとする問題点〕

しかしかかる従来技術によれば、例えば多数のランダム
アドレスデータを所定のデータと比較し、すべて所定の
条件に合ったときに（例えばすべて一致しているときに
）所定のアドレスにジャンプするというような形式のプ
ログラムは例えば次のようになる。

ここで＃Ｏは即値データを、またｉＸ　ｐ　　ｔＹ　＃
ｉＺ、・・・・・・・・・ｉＷはメモリの各アドレスに
格納されているデータを示す。

すなわち先ず即値データ＃０とランダムアドレスデータ
ｉＸとを比較し、一致していれば（すなわちゼロフラグ
ビットが１となっていれば）次の比較処理（ＣＭＰ　＃
　０　、　　ｉＹ）に進むが、もし一致していなければ
（すなわちゼロフラグビットが０となっていれば）所定
のアドレスにジャンプする。

つづいて上記２つのデータが一致しているときには、即
値データ＃０とランダムアドレスデータｉＹとを比較し
、一致していれば（ゼロフラグビットが１となっていれ
ば）更に次の比較処理（ＣＭＰ　＃Ｏ，ｉＺ）に進むが
、もし一致していなければ（すなわちゼロフラグビット
が０となれば）所定のアドレスにジャンプする。このよ
うにしてそれまでの比較結果がすべて一致であれば、次
の比較処理に進むが、もし何れかの比較結果が不一致と
なれば、そこから所定のアドレスにジャンプする。そし
て最後の比較処理（ＣＭＰ　＃Ｏ，ｉＷ）の比較結果ま
ですべて一致している場合に限り目的プログラムＦｉＮ
Ｄにジャンプし、何れかの比較結果が不一致であれば、
そこから所定のアドレスにジャンプすることは上述した
とおりである。

したがって各比較処理を行う毎にその比較結果が不一致
であれば（ゼロフラグビットがＯとなれば）所定のアド
レスにジャンプするための命令（Ｊ　Ｎ　Ｚ）を加える
必要があり、それだけプログラムが長くなってしまう。

本発明はかかる問題点を解決するためになされたもので
、ＣＰＵがチェックできるフラグビット（例えばゼロフ
ラグビット）の変化の方向を、リセットからセット又は
セットからリセットのみの１方向に限定するモードを作
ることによって、上述したようなプログラムを比較的短
く作ることができるようにしたものである。

〔問題点を解決するための手段〕

上記問題点を解決するために、本発明においては、中央
処理装置がチェックできるフラグビットの変化の方向を
リセット状態からセット状態またはセット状態からリセ
ット状態への一方向のみに限定する制御信号発生手段（
第１図のＺＳピント設定回路）により、上記変化の方向
が制御されるフラグビット設定回路が提供される。

〔作　用］ 上記構成によれば、例えば多数のデータが所定のデータ
と比較され、それらが一致している限り該フラグビット
をセット又はリセットの状態とし、一旦不一致のデータ
が発生すれば該フラグビットをリセット又はセットの状
態に変化させ、それ以後は一致のデータが発生しても該
フラグビットの該リセット又はセットの状態が保持され
るため、該不一致のデータの発生をすべての比較処理を
終了した後に識別することができ、それだけ上述したよ
うなプログラムを簡潔に作ることができる。

〔実施例〕

第１図は本発明の１実施例としてのゼロフラグ（Ｚフラ
グ）ビット設定回路の位置付けを示すもので、演算論理
ユニット（ＡＬＵ）　　１には所定のバスから２つの入
力データ（データＡおよびＢ）が入力され、所定の演算
処理を行ってその演算結果がバスに戻される。ここで該
ＡＬＵが演算処理を行うような場合には、該２つの入力
データＡ、Ｂの値が一致しているか否かが比較され、そ
の比較結果がコンディションコードレジスタ３に設けら
れたゼロフラグビット設定回路３１に設定される。

なお該コンディションコードレジスタ３には該ゼロフラ
グビット設定回路３１のほかに例えばキャリービット設
定回路３２、割込禁止ビット設定回路３３などが設けら
れ、これら各設定回路に設定された内容がそれぞれＣＰ
Ｕの判別回路に供給される。そして該入力データＡ、Ｂ
の値が一致している（すなわち減算結果が零）の場合に
は該ＡＬＵｌの出力によってＺフラグビット設定回路３
（レジスタの１ビット分に相当する）に設定されるゼロ
フラグビットを１に設定し、一方、不一致（すなわち減
算結果が零でない）場合には該ＡＬＵ１の出力によって
該Ｚフラグビット設定回路３に設定されるゼロフラグビ
ットを０にクリヤする。

２はＺＳフラグビット設定回路（例えばランチ回路とす
る）であって、該ＺＳフラグビット設定回路２にイネー
ブル信号ＥＮが入力されたときには該ＺＳフラグビット
設定回路２に１がセットされ、このようにして８亥ＺＳ
フラグビツトがアクティブになったとき、ＳｉＺフラグ
ビット設定回路３に設定されるゼロフラグビットは例え
ば１から０への１方向の変化しか行なうことができない
（場合によってはその逆の変化しか行わない）ように制
御される。なおＺＳフラグビット設定回路２にディスエ
イプル信号ＤＩＳが入力されたときには該ＺＳフラグビ
ット設定回路２の出力はＯにクリヤされ、該Ｚフラグビ
ット設定回路３に設定されるゼロフラグビットは該ＡＬ
ＵＩにより通常どおり制御される。

第２図は、かかる本発明にもとづくゼロフラグビット設
定回路３１の１実施例を示すもので、上記第３図に示さ
れる回路と異る点は、上記Ｚｓフラグビット設定回路２
の出力がゲートに供給されるＰチャネルトランジスタＰ
３を付加した点である。

したがって該ＺＳフラグが“１”にセットされると該Ｐ
チャネルトランジスタＰ３がオフとなり、このために一
旦ロウレベル“０”に設定されたゼロフラグ（Ｚフラグ
）をハイレベル″１″に設定することができなくなる。

なお、該Ｚｓフラグが“０”にリセットされたときは、
該トランジスタＰ３はオンとなり、該ＡＬＵの零判別結
果に応じて通常どおり制御される。

このようにＺフラグ設定回路３に設定されるゼロフラグ
ビットを例えばｌから０の１方向の変化しか行なうこと
ができないように制御することによって前述した形式の
プログラムを次のように短くすることができる。

すなわち各比較処理（ＣＭＰ　＃０．　ｉＸ〜ＣＭＰ　
＃Ｏ。

ｉＷ）の比較結果に応じて（一致か不一致かに応じて）
、ゼロフラグビットが１か０かに設定されるが、順次行
われる該比較処理において一度でも不一致のデータが発
生し一旦該ゼロフラグビソドをＯにクリヤする条件が発
生すれば、そこで該ゼロフラグビットは０にクリヤされ
、それ以後はたとえ一致のデータが発生しても（すなわ
ち本来ならＡＬＵＩがゼロフラグビットを１にセットす
るような条件になっても）該ゼロフラグビットは０のま
まになっており、したがってすべての比較処理が終了し
た後に、それまでに不一致のデータが１つでも発生した
か否かを識別することができる。

したがって従来技術のように、各比較処理を行う毎にそ
の比較結果が不一致であれば（２フラグビツトが０であ
れば）所定のアドレスにジャンプするための命令（ＪＮ
Ｚ）を付加することを不要とし、すべての比較処理を終
了した後において、Ｂｚフラグビットが０であれば、不
一致のデータがあったとして所定のアドレスにジャンプ
するための命令　（Ｊ　Ｎ　Ｚ）を付加するのみでよく
１、ここでＨｔｊ　Ｚフラグビットが１となっている場
合（すなわちすべての比較結果が一致している場合）の
み、次に進んで目的プログラムＦｉＮＤにジャンプする
ことになる。

〔発明の効果〕

本発明によれば、多数のランダムアドレスデータを所定
のデータと比較し、すべて所定の条件に合ったときに（
例えばすべて一致しているときに）所定のアドレスにジ
ャンプするというような形式のプログラムを簡潔に作成
することができる。

【図面の簡単な説明】

第１図は、本発明の１実施例としてのゼロフラグビット
設定回路の位置付けを示す図、第２図は、第１図におけ
るゼロフラグビット設定回路の１実施例を示す回路図、 第３図は、従来技術におけるゼロフラグビット設定回路
の１例を示す図である。 （符号の説明） １：演算論理ユニット（Ａ　Ｌ　Ｕ）、２：　ＺＳビッ
ト設定回路、 ３：コンディションコードレジスタ、 ３１；ゼロフラグビット設定回路。

Claims (1)

1. 【特許請求の範囲】 １、中央処理装置がチェックできるフラグビットの変化
   の方向をリセット状態からセット状態またはセット状態
   からリセット状態への一方向のみに限定する制御信号発
   生手段により制御されることを特徴とするフラグビット
   設定回路。 ２、該制御信号が特定のレベルとなっている間に多数の
   データが所定のデータと比較され、それらが一致してい
   る限り該フラグビットをセット又はリセットの状態とし
   、不一致のデータが発生すれば該フラグビットをリセッ
   ト又はセットの状態に変化させ、それ以後は、一致のデ
   ータが発生しても該フラグビットの該リセット又はセッ
   トの状態が保持されるようにした、特許請求の範囲第１
   項記載のフラグビット設定回路。