JP3305967B2 - Ｄｓｐのポインタ異常検出回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル信号処
理プロセッサ（ＤＳＰ）に係り、特にシリアル形式で入
力される２チャネルの入力データが周期的に入力するＤ
ＳＰにおいて一定期間内での処理の未終了時に対応する
プログラムカウンタ（ポインタ）の内容の異常時を検出
するためのポインタ異常検出回路に関するもので、例え
ばオーディオ分野で使用されるものである。

【０００２】

【従来の技術】外部から入力される２チャネルの入力デ
ータ（例えばステレオ信号の左信号、右信号）を処理す
るＤＳＰとして、比較的低価格のＤＳＰでは、回路規模
増大を避けるために、シリアル形式で入力される２チャ
ネルの入力データに対して入力データ格納レジスタを１
チャネル分しか持たないもの、あるいは、シリアル形式
で出力される２チャネルの出力データに対して出力デー
タ格納レジスタを１チャネル分しか持たないものが多
い。

【０００３】図５は、従来のＤＳＰにおけるデータ入力
側システムの一例を示すブロック図であり、図６は図５
のシステムの動作例を示すタイミング図であり、図７は
従来のＤＳＰにおけるデータ出力側システムの一例を示
すブロック図であり、図８は図７のシステムの動作例を
示すタイミング図である。

【０００４】図５において、４はシリアル入力・パラレ
ル出力構成の入力バッファレジスタ、５はパラレル入力
・パラレル出力構成の入力データ格納レジスタ、７は入
力データ格納レジスタ５のロードクロックを生成する回
路、８はプログラムカウンタ、９はプログラムメモリ、
10はインストラクションデコーダ、11はデータバス転送
の転送元を選択するセレクタ、12はデータバス、13はデ
ィジタルシリアル形式の入力データである。14はビット
クロックであり、シフトクロックとして入力バッファレ
ジスタ４に入力される。15は入力データ13のチャネル識
別用のチャネルクロック、16は入力データ格納レジスタ
５のロードクロック、18はデータバス転送の転送元を選
択するためのインストラクション信号、17はインストラ
クション信号18以外のインストラクション信号、20は入
力バッファレジスタ４の出力、21は入力データ格納レジ
スタ５の出力、19は入力データ格納レジスタ５の出力21
以外のデータバス転送の転送元の出力である。

【０００５】図６において、チャネルＡ、チャネルＢ
は、データのチャネル識別を意味する。t15 はチャネル
クロック15のタイミング、t14 はビットクロック14のタ
イミング、t13 は入力データ13のタイミング、t16 はロ
ードクロック16のタイミング、t21 は入力データ格納レ
ジスタ５の出力21のタイミングである。

【０００６】t22 は入力データ格納レジスタ５をデータ
バス転送の転送元として指定することによって、入力デ
ータ格納レジスタ５に格納されているデータを読み出す
ことが可能な期間である。

【０００７】t23 は入力データ格納レジスタ５に格納さ
れているデータを読み出すタイミングの一例であり、
“Ｈ”レベルの部分が読み出しの時点を意味する。な
お、この時点や読み出しの回数はプログラムによって決
まる。

【０００８】一方、図７において、44はパラレル入力・
シリアル出力構成の出力バッファレジスタ、45はパラレ
ル入力・パラレル出力構成の出力データ格納レジスタ、
47は出力バッファレジスタ44のロードクロックを生成す
る回路、53はディジタルシリアル形式の出力データであ
る。54は出力データ53のビットクロックであり、シフト
クロックとして出力バッファレジスタ44に入力される。
55は出力データ53のチャネル識別用のチャネルクロッ
ク、56は出力バッファレジスタ44のロードクロックであ
る。

【０００９】58はデータバス転送の転送先を出力データ
格納レジスタ45に指定するためのインストラクション信
号であり、ロードクロックとして出力データ格納レジス
タ45に入力される。59はインストラクション信号58以外
のデータバス転送の転送先を指定するためのインストラ
クション信号であり、57はインストラクション信号58、
59以外のインストラクション信号、60は出力データ格納
レジスタ45の出力である。 図８において、t53 は出力
データ53のタイミング、t54 はビットクロック54のタイ
ミング、t56 はロードクロック56のタイミング、t55 は
チャネルクロック55のタイミング、t60 は出力データ格
納レジスタ45の出力 60 のタイミング、t58 はインスト
ラクション信号58のタイミングである。

【００１０】t72 は出力データ格納レジスタ45をデータ
バス転送の転送先として指定することによって出力デー
タ格納レジスタ45にデータを書き込むことが可能な期間
である。

【００１１】しかし、図５に示したＤＳＰにおけるデー
タ入力側システムでは、図６に示すように、プログラム
実行における各チャネルのデータ読み出しのタイミング
の制約が厳しく、プログラム実行効率を低下させる要因
となる。

【００１２】同様に、図７に示したＤＳＰにおけるデー
タ出力側システムでは、図８に示すように、プログラム
実行における各チャネルのデータ書き込みのタイミング
の制約が厳しく、プログラム実行効率を低下させる要因
となる。

【００１３】なお、上記したように、入力データ格納レ
ジスタ１チャネル分しかない場合は、一般的に、２チャ
ネルのデータを１／２サンプリング周期で交互に書き込
まざるを得ないので、各チャネルのデータ読み出しも必
然的に１／２サンプリング周期で交互に行わなければな
らない。

【００１４】同様に、前記したように、出力データ格納
レジスタ１チャネル分しかない場合は、一般的に、２チ
ャネルのデータを１／２サンプリング周期で交互に読み
出さざるを得ないので、各チャネルのデータ書き込みも
必然的に１／２サンプリング周期で交互に行わなければ
ならない。

【００１５】上記したような問題点を解決するために、
プログラム実行における入力データ格納レジスタの読み
出し、出力データ格納レジスタへの書き込みにおけるチ
ャネル認識タイミングの制約を軽減する目的で、１チャ
ネル分の入力データ格納レジスタを追加した構成、ある
いは、１チャネル分の出力データ格納レジスタを追加し
た構成を有するＤＳＰも開発されている。

【００１６】このような２チャネルの入力データ（ある
いは出力データ）に対して入力データ格納レジスタ（あ
るいは出力データ格納レジスタ）を２チャネル分有する
ＤＳＰは、各チャネルのデータを個別に格納することが
でき、これらのデータ読み出し（あるいはデータ書き込
み）の実行タイミングの制約が大幅に軽減されるが、回
路規模が増大するなどの問題がある。

【００１７】ところで、２チャネルの入力データが周期
的に入力し、入力データの処理を一定の周期で開始し、
処理の終了タイミングは不定である仕様を有するＤＳＰ
においては、一定期間内での処理が未終了の場合に次の
入力データの処理が開始すると出力データが異常になる
ので、上記一定期間内での処理が未終了の状態に対応す
るプログラムカウンタ（ポインタ）の内容の異常時を検
出する必要がある。

【００１８】このポインタの異常を直接に検出すること
は不可能であるが、ポインタの異常を間接的に検出する
ためのポインタ異常検出回路として、例えばマイクロコ
ンピュータで採用されているウォッチドッグ・タイマー
回路を使用することが可能である。 図９に示すウォッ
チドッグ・タイマー回路は、所定周期のクロック信号を
二進カウンタでカウントし、この二進カウンタのオーバ
ーフローの有無を検出するための回路であり、ＤＳＰに
おける一定期間内での処理の未終了時に前記オーバーフ
ローが発生するようにしておき、ウォッチドッグ・タイ
マー回路に定期的にアクセスしてオーバーフローの有無
の検出結果を判定することによりポインタ異常検出を行
うことが可能になる。

【００１９】このようなウォッチドッグ・タイマー回路
をＤＳＰに採用する場合には、ウォッチドッグ・タイマ
ー回路に定期的にアクセスするようにプログラムを組む
必要があり、ＲＩＳＣ系のＤＳＰでは実行ステップを割
いてウォッチドッグ・タイマーにアクセスする命令を行
わなければならない。

【００２０】しかし、本発明を適用しようとするＤＳＰ
のように２チャネルの入力データが周期的に入力するＤ
ＳＰでは、実行ステップを割くことにより所望の信号処
理を行えなくなる場合が生じる。

【００２１】また、ＣＩＳＣ系および並列命令記述型の
ＤＳＰでは、ウォッチドッグ・タイマー回路にアクセス
する命令を他の命令と組み合わせて実行することが可能
であるが、そのためには実行命令コードを拡張する必要
がある。その一例として、ウォッチドッグ・タイマー回
路にアクセスするための命令として予め１ビットを割り
当てるためには、プログラム格納用ＲＯＭのビット幅を
１ビット増やすなどのハードウエアの増加をまねいてし
まう。

【００２２】

【発明が解決しようとする課題】上記したように従来の
ウォッチドッグ・タイマー回路を採用したポインタ異常
検出回路は、ウォッチドッグ・タイマー回路に定期的に
アクセスする必要があり、そのために実行ステップを割
くあるいは実行命令コードを拡張する必要があるという
問題があった。

【００２３】本発明は上記の問題点を解決すべくなされ
たもので、実行ステップの増減に影響を与えることな
く、実行命令コードを拡張することなく、ポインタ異常
を正確に検出し得るＤＳＰのポインタ異常検出回路を提
供することを目的とする。

【００２４】

【課題を解決するための手段】本発明のＤＳＰのポイン
タ異常検出回路は、シリアル形式で入力される２チャネ
ルの入力データが周期的に入力し、入力データの処理を
一定の周期で開始し、処理の終了タイミングは不定であ
る仕様を有するＤＳＰに設けられ、入力データのサイク
ルの切り換わりのタイミングを検出するサイクル変化検
出回路と、チャネルデータのサイクルで繰り返し実行さ
れ、各サイクルの最後の実行命令コードはプログラムカ
ウンタの内容の番地をジャンプ先とするジャンプ命令で
あるプログラムを格納したプログラムメモリと、前記プ
ログラムメモリの実行アドレスを指定する機能を有し、
前記サイクル変化検出回路の検出出力を受けて前記プロ
グラムの先頭番地の指定状態に戻るプログラムカウンタ
と、前記プログラムメモリから読み出された命令コード
を格納し、その内容をデコードして各種の制御信号を出
力する機能を有し、ジャンプ命令をデコードした場合に
は、ジャンプ命令判定出力およびジャンプ先番地のデー
タを出力する機能を有する命令レジスタと、 前記プログ
ラムカウンタの内容である指定番地に１を加算して歩進
番地を生成する加算回路と、前記命令レジスタから出力
するジャンプ命令判定出力に応じて前記加算回路の出力
または命令レジスタから出力するジャンプ先番地の出力
を切換え選択して前記プログラムカウンタにセットする
セレクタと、プログラムの実行命令コードがジャンプ命
令であり、かつ、そのジャンプ先番地がプログラムカウ
ンタの内容の番地と同じであることを検出する同一番地
検出回路と、前記サイクル変化検出回路の出力パルス信
号がキャリー入力端子に入力することによってカウント
し、前記同一番地検出回路の検出出力がリセット入力端
子に入力することによってリセットされ、前記サイクル
変化検出回路の出力パルス信号によるカウント後、リセ
ットされる前に前記サイクル変化検出回路の出力パルス
信号が前記キャリー入力端子に入力することでオーバー
フローするカウンタと、このカウンタのオーバーフロー
出力であるキャリーアウト信号を保持し、外部に知らせ
る保持回路とからなり、前記入力データの周期内で前記
同一番地検出回路の検出出力が発生しないことを検出し
て外部に出力する判定回路とを具備することを特徴とす
る。

【００２５】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係るＤＳＰのポインタ異常検出回路を示して
いる。

【００２６】本発明を適用しようとするＤＳＰは、シリ
アル形式で入力される２チャネルの入力データが周期的
に入力し、入力データの処理を一定の周期で開始し、処
理の終了タイミングは不定である機能を有する。

【００２７】図１のＤＳＰにおいて、サイクル変化検出
回路１０は、シリアル形式で入力される２チャネルの入
力データのサイクルの切り換わりのタイミング（入力デ
ータの立上りエッジあるいは立下りエッジ）を検出して
例えばパルス信号を発生するものであり、本例では立上
りエッジ検出回路１１が用いられている。

【００２８】プログラムメモリ２１は、本発明が適用さ
れたプログラムを格納する。プログラムカウンタ２２
は、前記プログラムメモリ２１の実行アドレス（ｎビッ
ト）を指定する通常の機能を有するが、前記サイクル変
化検出回路１０のパルス信号で内容が例えばリセットさ
れて前記本発明が適用されたプログラムの先頭番地（本
例では０番地）の指定状態に戻る。

【００２９】命令レジスタ２３は、前記プログラムメモ
リ２１から読み出された命令コード（ｍビット）を格納
し、その内容をデコードして各種の制御信号を出力する
通常の機能のほかに、ジャンプ命令をデコードした場合
には、“１”レベルのジャンプ命令判定出力（“１”ビ
ット）およびｎビットのジャンプ先番地のデータを出力
する機能を有する。

【００３０】加算回路２４は、前記プログラムカウンタ
２２の内容である指定番地に１を加算して歩進番地を生
成するものである。セレクタ２５は、前記命令レジスタ
２３から出力するジャンプ命令判定出力の論理レベル
“０”／“１”に応じて加算回路２４の出力または命令
レジスタ２３から出力するジャンプ先番地の出力を切換
え選択して前記プログラムカウンタ２２にセットするも
のである。

【００３１】比較回路３１は、前記プログラムカウンタ
２２の出力番地と前記命令レジスタ２３から出力するジ
ャンプ先番地を比較し、両者が一致した時に“１”ビッ
トの一致信号を出力する。

【００３２】アンド回路３２は、前記比較回路３１の
“１”ビットの出力、前記命令レジスタ２３から出力す
る“１”ビットのジャンプ命令判定出力および“１”ビ
ットの機能選択制御信号が入力する。

【００３３】立ち上がり検出回路３３は、前記アンド回
路３２の出力レベルの立ち上がり時（前記アンド回路３
２の三入力の論理レベルが一致した時）を検出してリセ
ットパルス信号を出力する。

【００３４】これらの比較回路３１、アンド回路３２お
よび立ち上がり検出回路３３は、プログラムの実行命令
コードがジャンプ命令であり、かつ、そのジャンプ先番
地がプログラムカウンタ２２の内容の番地と同じである
ことを検出するための同一番地検出回路３０を構成して
いる。

【００３５】“１”ビットカウンタ４１は、記立ち上が
り検出回路３３からのリセットパルス信号がリセット入
力端子に入力することによってリセットされ、前記サイ
クル変化検出回路１０の出力パルス信号がキャリー入力
端子に入力することによってカウントする。

【００３６】保持回路４２は、前記“１”ビットカウン
タ４１のオーバーフロー出力であるキャリーアウト信号
を保持し、外部（通常はマイコン）に知らせる。これら
の“１”ビットカウンタ４１および保持回路４２は、前
記入力データの周期内で前記同一番地検出回路１０の検
出出力が発生しないことを検出して外部に出力する判定
回路４０を構成している。

【００３７】なお、図１中、その他の部分（アキュムレ
ータなど）は通常のＤＳＰと同じであるので、その説明
を省略する。図２は、図１のＤＳＰの正常動作を示すタ
イミング波形図、図３は図１のＤＳＰの異常動作の一例
を示すタイミング波形図である。

【００３８】次に、図２および図３を参照しながら図１
のＤＳＰの動作を説明する。シリアル形式で入力される
２チャネルの入力データが周期的に入力し、入力データ
の処理（例えばオーディオ分野におけるカラオケ用のエ
コー信号を生成する処理）を一定の周期で開始し、処理
の終了タイミングは不定である機能を有するＤＳＰにお
いては、プログラムはチャネルデータのサイクルで繰り
返し実行されるが、本発明が適用されたプログラムは、
各サイクルの最後の実行命令コードがジャンプ命令であ
り、かつ、そのジャンプ先番地がプログラムカウンタ２
２の内容の番地と同じである。

【００３９】例えばあるサイクルの最後の実行番地をＡ
ＢＣ、ジャンプ命令をＪＵＭＰ、ジャンプ先番地をＡＢ
Ｃとすると、サイクルの最後のプログラムとして ＡＢＣ： ＪＵＭＰ ＡＢＣ と表現する。

【００４０】従って、各サイクルにおける処理の終了時
には、セレクタ２５は前記命令レジスタ２３から出力す
るジャンプ命令判定出力の論理レベル“１”を受けて命
令レジスタ２３から出力するジャンプ先番地の出力を選
択してプログラムカウンタ２２にセットする。

【００４１】これにより、ＤＳＰは上記ジャンプ命令を
実行（あるいは任意の回数だけ繰り返し実行）し、チャ
ネルデータの次のサイクルの切り換わりを待機する状態
になる。つまり、ジャンプ命令の実行時をチャネルデー
タの次のサイクルの切り換わりの待機状態（次のデータ
が入力するまでの待機状態）であるとみなす。

【００４２】もしも、あるサイクルの最後の命令が実行
される前にチャネルデータのサイクルが切り換わると、
ＤＳＰが誤動作するおそれがある。ＤＳＰが正常な動作
を行っている時には、チャネルデータのサイクルが切り
換わる前に必ずサイクルの最後の命令が存在し、この命
令が実行される。

【００４３】この間、命令レジスタ２３は、命令の内容
をデコードし、ジャンプ命令であればそのジャンプ先番
地のデータを出力し、このジャンプ先番地がプログラム
カウンタ２２の内容の番地と同じであるか否かを比較回
路３１で判定する。

【００４４】正常状態では、“１”ビットカウンタ４１
の出力は“０”→“１”→“０”→“１”→“０”…の
ように交互に反転する。何んらかの原因でプログラムの
待機状態になる前にチャネルデータのサイクルが切り換
わると、“１”ビットカウンタ４１はオーバーフローを
起こし、キャリーアウト信号を出力するので、このキャ
リーアウト信号を保持回路４２で保持し、外部（通常は
マイコン）に知らせる。

【００４５】即ち、本例のＤＳＰによれば、既存のＤＳ
Ｐに対して、ソフトウエアとしては、プログラムの各サ
イクルの最後を自分自身のアドレスにジャンプするジャ
ンプ命令とするようにし、ハードウエアとしては、同一
番地検出回路３０および判定回路４０を付加するだけで
済むので、ポインタ異常検出回路の回路規模が小さくて
済み、実現が容易である。

【００４６】従って、従来例のようにウォッチドッグ・
タイマー回路に定期的にアクセスするために実行ステッ
プを割くあるいは実行命令コードを拡張する必要はない
ので、プログラムを組む者（プログラマ）は、本来行い
たい信号処理に注力できる。

【００４７】なお、ウォッチドッグ・タイマー回路に定
期的にアクセスするためのプログラミングは、時間的に
一定の間隔でウォッチドッグ・タイマー回路にアクセス
するが、プログラムはメモリに順序よく並んでいるとは
限らず、プログラミングは面倒である。

【００４８】これに対して、本例のＤＳＰにおけるプロ
グラミング上の唯一の制限は、プログラムの最後を自分
自身のアドレスにジャンプするような命令にしなければ
ならないことであるが、このプログラミングは単純で分
かり易く、プログラマの負担にはならない。

【００４９】なお、本例では、チャネルデータのサイク
ルの切り換わりのタイミングでプログラムカウンタ２２
の内容をリセットしたが、これに限らず、チャネルデー
タのサイクルの切り換わりのタイミングでプログラムカ
ウンタ２２の内容を特定の番地（本発明が適用されたプ
ログラムの先頭番地）の指定状態に設定するように変更
してもよく、その一例を図４に示す。

【００５０】図４は、本発明の第２の実施の形態に係る
ＤＳＰのポインタ異常検出回路の一部を示す。このポイ
ンタ異常検出回路は、図１に示したＤＳＰのポインタ異
常検出回路と比べて、前記サイクル変化検出回路１０の
パルス信号によりセレクタ５０を制御して特定値を切換
え選択し、この特定値をプログラムカウンタ２２にセッ
トする点が異なり、その他は同じであるので図１中と同
じ符号を付している。

【００５１】

【発明の効果】上述したように本発明によれば、実行ス
テップの増減に影響を与えることなく、実行命令コード
を拡張することなく、ポインタ異常を正確に検出し得る
ＤＳＰのポインタ異常検出回路を提供することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るＤＳＰのポイ
ンタ異常検出回路を示すブロック図。

【図２】図１のＤＳＰの正常動作を示すタイミング波形
図。

【図３】図１のＤＳＰの異常動作の一例を示すタイミン
グ波形図。

【図４】本発明の第２の実施の形態に係るＤＳＰのポイ
ンタ異常検出回路の一部を示すブロック図。

【図５】従来のＤＳＰにおけるデータ入力側システムの
一例を示すブロック図。

【図６】図５のシステムの動作例を示すタイミング図。

【図７】従来のＤＳＰにおけるデータ出力側システムの
一例を示すブロック図。

【図８】図７のシステムの動作例を示すタイミング図。

【図９】従来のマイコンで採用されているウォッチドッ
グ・タイマー回路を示すブロック図。

【符号の説明】

１０…サイクル変化検出回路、 ２１…プログラムメモリ、 ２２…プログラムカウンタ、 ２３…命令レジスタ、 ２４…加算回路、 ２５…セレクタ、 ３０…同一番地検出回路、 ３１…比較回路、 ３２…アンド回路、 ３３…立ち上がり検出回路、 ４０…判定回路、 ４１…“１”ビットカウンタ、 ４２…保持回路、 ５０…セレクタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 西川 明成 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (56)参考文献 特開 平３−186926（ＪＰ，Ａ) 特開 昭50−40225（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/30 310

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 シリアル形式で入力される２チャネルの
   入力データが周期的に入力し、入力データの処理を一定
   の周期で開始し、処理の終了タイミングは不定である仕
   様を有するＤＳＰに設けられたポインタ異常検出回路で
   あって、 入力データのサイクルの切り換わりのタイミングを検出
   するサイクル変化検出回路と、 チャネルデータのサイクルで繰り返し実行され、各サイ
   クルの最後の実行命令コードはプログラムカウンタの内
   容の番地をジャンプ先とするジャンプ命令であるプログ
   ラムを格納したプログラムメモリと、 前記プログラムメモリの実行アドレスを指定する機能を
   有し、前記サイクル変化検出回路の検出出力を受けて前
   記プログラムの先頭番地の指定状態に戻るプログラムカ
   ウンタと、 前記プログラムメモリから読み出された命令コードを格
   納し、その内容をデコードして各種の制御信号を出力す
   る機能を有し、ジャンプ命令をデコードした場合には、
   ジャンプ命令判定出力およびジャンプ先番地のデータを
   出力する機能を有する命令レジスタと、 前記プログラムカウンタの内容である指定番地に１を加
   算して歩進番地を生成する加算回路と、 前記命令レジスタから出力するジャンプ命令判定出力に
   応じて前記加算回路の出力または命令レジスタから出力
   するジャンプ先番地の出力を切換え選択して前記プログ
   ラムカウンタにセットするセレクタと、 プログラムの実行命令コードがジャンプ命令であり、か
   つ、そのジャンプ先番地がプログラムカウンタの内容の
   番地と同じであることを検出する同一番地検出回路と、前記サイクル変化検出回路の出力パルス信号がキャリー
   入力端子に入力することによってカウントし、前記同一
   番地検出回路の検出出力がリセット入力端子に入力する
   ことによってリセットされ、前記サイクル変化検出回路
   の出力パルス信号によるカウント後、リセットされる前
   に前記サイクル変化検出回路の出力パルス信号が前記キ
   ャリー入力端子に入力することでオーバーフローするカ
   ウンタと 、このカウンタのオーバーフロー出力であるキ
   ャリーアウト信号を保持し、外部に知らせる保持回路と
   からなり、 前記入力データの周期内で前記同一番地検出
   回路の検出出力が発生しないことを検出して外部に出力
   する判定回路とを具備することを特徴とするＤＳＰのポ
   インタ異常検出回路。
2. 【請求項２】 請求項１記載のＤＳＰのポインタ異常検
   出回路において、前記同一番地検出回路は、 前記プログラムカウンタの出力番地と前記命令レジスタ
   から出力するジャンプ先番地を比較し、両者が一致した
   時に一致信号を出力する比較回路と、 前記比較回路の出力、前記命令レジスタから出力するジ
   ャンプ命令判定出力および機能選択制御信号が入力する
   論理回路と、 前記論理回路の入力の論理条件が成立した時を検出して
   パルス信号を出力するタイミング検出回路とを具備する
   ことを特徴とするＤＳＰのポインタ異常検出回路。
3. 【請求項３】 請求項１または２記載のＤＳＰのポイン
   タ異常検出回路において、 前記プログラムカウンタは、前記サイクル変化検出回路
   の検出出力パルス信号で内容がリセットされ、前記プロ
   グラムの先頭番地の指定状態に戻ることを特徴とするＤ
   ＳＰのポインタ異常検出回路。
4. 【請求項４】 請求項１または２記載のＤＳＰのポイン
   タ異常検出回路において、 前記プログラムカウンタは、前記サイクル変化検出回路
   の検出出力パルス信号で内容が特定値にセットされ、前
   記プログラムの先頭番地の指定状態に戻ることを特徴と
   するＤＳＰのポインタ異常検出回路。