JP3105489B2

JP3105489B2 - 増幅器

Info

Publication number: JP3105489B2
Application number: JP10106134A
Authority: JP
Inventors: 正博萩尾; 本吉　　要; 正彦稲森; 勝司多良
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1998-04-16
Filing date: 1998-04-16
Publication date: 2000-10-30
Anticipated expiration: 2018-04-16
Also published as: JPH11298269A; US6188283B1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テレビジョン受像
機、通信機等の高周波回路の利得の大きさを変化させる
ことが可能な増幅器に関するものであり、特に低利得時
の増幅効率の改善に係るものである。

【０００２】

【従来の技術】テレビジョン受像機、通信機等の高周波
回路の増幅器として、電界効果トランジスタを用い、１
個のパッケージで構成した半導体集積回路がしばしば用
いられている。このような半導体集積回路の一つに利得
制御ならびに出力電力制御機能を有する増幅器がある。

【０００３】図４は利得制御機能を有する増幅器（特開
平７−３８３５２号公報参照）と出力段の電界効果トラ
ンジスタとを組み合わせた増幅器を示す回路図である。
図４において、１および２は信号増幅用電界効果トラン
ジスタである。３は利得制御端子である。４は増幅信号
の入力端子である。５および６はそれぞれ信号増幅用電
界効果トランジスタ１，２の電源電圧印加端子である。
７，８はそれぞれ信号増幅用電界効果トランジスタ１，
２のドレインバイアス用チョークコイルである。９は信
号増幅用電界効果トランジスタ２のゲートバイアス電圧
印加端子である。１０，１１は信号増幅用電界効果トラ
ンジスタ２のゲートバイアス設定用抵抗である。１２は
信号増幅用電界効果トランジスタ１のソース電圧セルフ
バイアス用の抵抗である。１３は同じく信号増幅用電界
効果トランジスタ１のソース電圧セルフバイアス用のコ
ンデンサである。１４は信号増幅用電界効果トランジス
タ２のソース電圧セルフバイアス用の抵抗である。１５
は同じく信号増幅用電界効果トランジスタ２のソース電
圧セルフバイアス用のコンデンサである。１６，１７は
それぞれ結合コンデンサ（結合容量）である。１８は増
幅信号の出力端子である。１９は利得制御回路である。
ＧＮＤは基準電圧ライン（共通接続部）であるグランド
を示している。なお、基準電圧ラインは、グランドＧＮ
Ｄに限らない。

【０００４】以下、図４の回路構成について詳しく説明
する。増幅信号の入力端子４に結合コンデンサ１６を介
して初段の信号増幅用電界効果トランジスタ１のゲート
電極が接続されている。信号増幅用電界効果トランジス
タ１のゲート電極（制御部）には、利得制御回路１９の
制御出力端１９ｂが接続され、利得制御回路１９の制御
入力端１９ａは利得制御端子３に接続され、利得制御回
路１９の接地端１９ｃは接地、つまり基準電圧ラインで
あるグランドＧＮＤに接続されている。また、信号増幅
用電界効果トランジスタ１のドレイン（主電部、回路構
成によってはソースが主電部となる場合もある）は、ド
レインバイアス用チョークコイル７を介して電源電圧印
加端子５に接続されている。また、信号増幅用電界効果
トランジスタ１のソースは、ソース電圧セルフバイアス
用の抵抗１２およびコンデンサ１３の並列回路を介して
接地、つまり基準電圧ラインであるグランドＧＮＤに接
続されている。さらに、信号増幅用電界効果トランジス
タ１のドレインは、結合コンデンサ１７を介して次段
（この例では、最終段）の信号増幅用電界効果トランジ
スタ１のゲート電極に接続されている。

【０００５】信号増幅用電界効果トランジスタ２のゲー
ト電極は、ゲートバイアス設定用抵抗１０を介してゲー
トバイアス電圧印加端子９に接続されるとともに、ゲー
トバイアス設定用抵抗１１を介して接地、つまりグラン
ドＧＮＤに接続されている。信号増幅用電界効果トラン
ジスタ２のドレインは、ドレインバイアス用チョークコ
イル８を介して電源電圧印加端子６に接続されている。
また、信号増幅用電界効果トランジスタ２のソースは、
ソース電圧セルフバイアス用の抵抗１４およびコンデン
サ１５の並列回路を介して接地、つまりグランドＧＮＤ
に接続されている。さらに、信号増幅用電界効果トラン
ジスタ１のドレインは、増幅信号の出力端子１８に接続
されている。

【０００６】図４の増幅器においては、信号入力部、つ
まり信号増幅用電界効果トランジスタ１のゲート電極
に、利得制御端子３に加えられる利得制御電圧に応じて
入力信号の一部を接地端子に流通させる減衰型の利得制
御回路１９を備えており、これにより、結果的に信号増
幅用電界効果トランジスタ１への入力電力を減じ、その
結果、増幅器としての出力電力を減じることができる。
このとき、信号増幅用電界効果トランジスタ１の出力
は、増幅器への入力を一定とすると、利得制御端子３に
印加される利得制御電圧（利得制御信号）に対応して変
化し、その結果、信号増幅用電界効果トランジスタ１の
出力を受けてさらに増幅を行う次段、つまり出力段の信
号増幅用電界効果トランジスタ２の出力も変化する。

【０００７】図５に、利得制御端子３に印加された利得
制御電圧Ｖagc と出力端子１８の出力電力Ｐout および
増幅器の増幅効率η（出力電力Ｐout ／消費電力Ｐ：入
力信号増幅に要する増幅器の電力効率である）との関係
を示す。実線ａは利得制御電圧Ｖagc に対する出力端子
１８の出力電力Ｐout の特性を示し、破線ｂは利得制御
電圧Ｖagc に対する増幅器の増幅効率ηの特性を示す。
出力電力は、実線ａで示すように利得制御電圧Ｖagc に
対応して変化し、出力電力制御が機能していることがわ
かる。

【０００８】

【発明が解決しようとする課題】ところで、上記従来の
増幅器において、信号増幅用電界効果トランジスタ２の
ゲートバイアス電圧が固定されているので、出力電力Ｐ
out が低い時においても比較的大きなドレイン電流（直
流の主電流）が信号増幅用電界効果トランジスタ２に流
れている。そのため、増幅効率ηは、図５の破線ｂで示
すように低出力時に１０％程度以下にも低下するという
問題を有していた。

【０００９】そのために、特に携帯端末や消費電力低減
が求められる装置で電力消費効率に関する増幅効率の改
善が求められている。なかでもデジタル方式の通信にお
いては基地局からの距離に応じて送信出力を制御しなけ
ればならない場合がしばしばあり、この際、出力を減じ
た時の効率低下が大きな課題となっている。しかしなが
ら低出力時の効率が高くなるように増幅器を設計する
と、大出力時に信号増幅における歪特性が悪化する等の
問題があり、大出力時に増幅器としての特性を最適化す
るように設計せざるを得なかった。

【００１０】本発明の目的は、大出力時の歪特性の劣化
を防止しつつ、小出力時の増幅効率を高めることができ
る増幅器を提供することである。

【００１１】

【課題を解決するための手段】本発明は、利得制御機能
を有する信号増幅用電界効果トランジスタと次段の信号
増幅用電界効果トランジスタとを接続した増幅器で、出
力電力を小さくしたときに後段の信号増幅用電界効果ト
ランジスタの主電流を減じ、出力電力を大きくしたとき
に後段の信号増幅用電界効果トランジスタの主電流を増
やすようにバイアス電圧制御回路を構成することで、大
出力時の歪特性の劣化を防止しつつ、小出力時の増幅効
率を高めるようにしたものである。

【００１２】以下、各請求項毎に説明する。本発明の請
求項１記載の増幅器は、第１の増幅信号を第１のゲート
電極で受けて第１の主電部から第２の増幅信号を出力す
る第１の信号増幅用電界効果トランジスタと、第２の増
幅信号を第２のゲート電極で受けて第２の主電部から第
３の増幅信号を出力する第２の信号増幅用電界効果トラ
ンジスタと、利得制御信号を受ける第１の制御入力端と
第１のゲート電極に接続された第１の制御出力端とを有
し、利得制御信号により第１の信号増幅用電界効果トラ
ンジスタの利得を制御する利得制御回路と、利得制御信
号を受ける第２の制御入力端と第２のゲート電極に接続
された第２の制御出力端とを有し、利得制御信号により
第２の信号増幅用電界効果トランジスタの主電部での主
電流を制御するバイアス制御回路とを備え、利得制御回
路により第１の信号増幅用電界効果トランジスタの利得
を下げて第２の信号増幅用電界効果トランジスタから出
力される第３の増幅信号を小電力の出力とするときに
は、バイアス制御回路により第２の信号増幅用電界効果
トランジスタの主電部での主電流を下げ、利得制御回路
により第１の信号増幅用電界効果トランジスタの利得を
上げて第２の信号増幅用電界効果トランジスタから出力
される第３の増幅信号を大電力の出力とするときには、
バイアス制御回路により第２の信号増幅用電界効果トラ
ンジスタの主電部での主電流を上げることを特徴とす
る。

【００１３】この構成によると、第１の信号増幅用電界
効果トランジスタの利得を下げたときに、第２の信号増
幅用電界効果トランジスタの主電流を減少させ、第１の
信号増幅用電界効果トランジスタの利得を上げたとき
に、第２の信号増幅用電界効果トランジスタの主電流を
増加させるので、低出力時の消費電力を減少させること
ができ、低出力時の増幅器としての増幅効率を改善する
ことができる。また、大出力時は主電流を多くできるの
で、大出力時の歪特性の劣化は生じない。

【００１４】また、利得制御信号と同じ電圧でバイアス
電圧制御を行っているので、利得制御信号に応答して変
化するバイアス制御信号を別に生成する必要がなくな
り、バイアス電圧制御のための回路構成を簡易化するこ
とができる。

【００１５】

【００１６】

【００１７】請求項２記載の増幅器は、請求項１記載の
増幅器において、利得制御回路が、第１のゲート電極と
第１の制御入力端との間に少なくとも利得制御用電界効
果トランジスタを接続したものであり、バイアス制御回
路が、バイアス電圧印加部と接地端との間に接続された
電圧分割用抵抗器と電圧分割用電界効果トランジスタの
直列回路からなり、電圧分割用電界効果トランジスタの
ゲート電極を第２の制御入力端に接続し、電圧分割用抵
抗器と電圧分割用電界効果トランジスタとの接続点を第
２の制御出力端としたものである。

【００１８】この構成によると、第２のゲート電極に加
えるバイアス電圧の制御に電圧分割用電界効果トランジ
スタを用いたことにより、極めて小さい電流でバイアス
電圧を制御することができ、バイアス電圧制御に伴う消
費電力の増加を最小限に抑えることができる。

【００１９】

【００２０】

【００２１】また、第１のゲート電極と第１の制御入力
端との間に利得制御用電界効果トランジスタを用いるこ
とで、利得制御回路と第１の信号増幅用電界効果トラン
ジスタとが同じ電界効果トランジスタで構成されること
になり、利得制御をスムーズ（歪み、不連続等がない）
に行うことができる。

【００２２】請求項３記載の増幅器は、請求項２記載の
増幅器において、少なくとも利得制御用電界効果トラン
ジスタのしきい値電圧と電圧分割用電界効果トランジス
タのしきい値電圧とがほぼ等しいことを特徴とする。こ
の構成によると、利得制御用電界効果トランジスタのし
きい値電圧と電圧分割用電界効果トランジスタのしきい
値電圧とほぼ等しくしたことにより、利得制御回路とバ
イアス電圧制御回路との連動した動作を簡素な回路で行
うことができる。

【００２３】請求項４記載の増幅器は、請求項２記載の
増幅器において、少なくとも第１の信号増幅用電界効果
トランジスタのしきい値電圧と利得制御用電界効果トラ
ンジスタのしきい値電圧とがほぼ等しいことを特徴とす
る。この構成によると、第１のゲート電極と第１の制御
信号入力端との間に利得制御用電界効果トランジスタを
用いることで、利得制御回路と第１の信号増幅用電界効
果トランジスタとが同じ電界効果トランジスタで構成さ
れ、そのしきい値電圧がほぼ等しいことで、請求項２に
くらべて利得制御をよりいっそうスムーズに行うことが
できる。

【００２４】

【００２５】

【００２６】

【００２７】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。（第１の実施の形態）図１は本発明の第１の実施の形態
における増幅器の回路構成を示す回路図である。この増
幅器は、図４におけるゲートバイアス設定用抵抗１０，
１１に代えて、バイアス制御回路２０を設けた点と、利
得制御端子３に利得制御回路１９の制御入力端と共通に
バイアス制御回路２０の制御入力端を電気的接続した点
が図４の従来例と相違し、その他の構成については図４
と同様である。

【００２８】つまり、この実施の形態の増幅器は、前段
の信号増幅用電界効果トランジスタ１のドレインと次段
の信号増幅用電界効果トランジスタ２のゲート電極とが
少なくとも結合コンデンサ（結合容量）１７を介して接
続された構造をもつように、増幅信号の入力側から出力
側にかけて２段の信号増幅用電界効果トランジスタ１，
２が縦続接続されている。そして、これらの信号増幅用
電界効果トランジスタ１，２に対して、利得制御信号に
よって前段の信号増幅用電界効果トランジスタ１の利得
を制御する利得制御回路１９と、上記利得制御信号によ
って利得制御回路１９による利得制御と連動して次段の
信号増幅用電界効果トランジスタ２のゲートバイアス電
圧を制御するバイアス制御回路２０とが付加されてい
る。

【００２９】利得制御回路１９は、制御入力端１９ａが
利得制御信号を入力する利得制御端子３に接続され、信
号増幅用電界効果トランジスタ１のゲート電極（制御
部）に制御出力端１９ｂが接続され、利得制御信号に従
って信号増幅用電界効果トランジスタ１の利得を制御す
る。また、バイアス制御回路２０は、信号増幅用電界効
果トランジスタ２のゲート電極（制御部）に制御出力端
２０ｂが接続され、利得制御回路１０の制御入力端１９
ａと自己の制御入力端２０ａとが電気的に接続されるこ
とにより、前段の信号増幅用電界効果トランジスタ１の
利得を下げたときに、信号増幅用電界効果トランジスタ
２のゲート・ソース間電圧を制御することで、信号増幅
用電界効果トランジスタ２のドレイン電流（主電流）を
減少させる。なお、バイアス制御回路２０のバイアス電
圧入力端２０ｃはバイアス電圧印加端子９に接続され、
接地端２０ｄは接地、つまり基準電圧ラインであるグラ
ンドＧＮＤに接続されている。

【００３０】この第１の実施の形態では、上記の図１に
示した増幅器は、１個の化合物半導体基板にＭＥＳ型電
界効果トランジスタおよびコンデンサ等を集積化するこ
とで半導体集積回路として製造され、これを１個の樹脂
封止パッケージに実装したものが、半導体装置である。
つまり、この半導体装置は、上記の増幅器を半導体基板
に集積化してパッケージに封止し、パッケージに外部端
子を設けたものである。

【００３１】電界効果トランジスタは、制御部であるゲ
ート電極および主電部であるドレイン電極もしくはソー
ス電極（主電流が流れる）を有している。また、増幅器
が実装された半導体装置は、パッケージに外部端子とし
て、少なくとも初段の信号増幅用電界効果トランジスタ
１の制御部へ増幅信号を入力する信号入力端子４、利得
制御信号を利得制御回路１９へ入力する利得制御端子
３、最終段の信号増幅用電界効果トランジスタ２の主電
部から増幅信号を出力する信号出力端子１８を設けてい
る。

【００３２】なお、この実施の形態では、電源電圧印加
端子５，６とバイアス電圧印加端子９を有している。バ
イアス電圧印加端子９は電源電圧印加端子５，６の何れ
かと共通接続することが可能で、このように構成するこ
とで専用のバイアス電圧印加端子を省くことができ、端
子数を削減できる。ここで、本発明の特徴は、利得制御
端子３に接続された利得制御回路１９と信号増幅用電界
効果トランジスタ２のゲートバイアス電圧を制御するバ
イアス電圧制御回路２０とが接続されて配設されている
点である。この実施の形態では、特に利得制御回路１９
の制御入力端１９ａとバイアス電圧制御回路２０の制御
入力端２０ａとが電気的に共通に接続されている。

【００３３】バイアス電圧制御回路２０は、ゲートバイ
アス電圧印加端子９の電圧および利得制御端子３から利
得制御回路１９を介した電圧とを用いて、増幅器全体の
利得制御に応じて、出力段である信号増幅用電界効果ト
ランジスタ２のゲートバイアス電圧を制御するものであ
る。すなわち、信号増幅用電界効果トランジスタ２のド
レイン電流（直流の主電流）が、増幅器の大出力時には
大きく、低出力時には小さくなるようにすることで、利
得制御端子３からの利得制御電圧による信号出力端子１
８の出力電力レベルが小さくなっても比較的高い増幅効
率を維持するものである。

【００３４】例えば、信号増幅用電界効果トランジスタ
２がしきい値電圧Ｖp （Ｖp ＜０Ｖ）のＭＥＳ型電界効
果トランジスタ（ショットキーゲート形電界効果トラン
ジスタ）であるとき、信号増幅用電界効果トランジスタ
１の利得制御と連動して、利得制御回路１９からバイア
ス電圧制御回路２０への関係を、信号増幅用電界効果ト
ランジスタ２のゲート電圧を大出力時には０Ｖ、低出力
時にはしきい値電圧Ｖp の近傍の電圧、中間出力時には
しきい値電圧Ｖp から０Ｖの間に設定することにより、
利得制御回路１９で出力レベルを変えても高い増幅効率
を維持できる。したがって、大出力時の歪特性の劣化を
防止しつつ、小出力時の増幅効率を高めることができ
る。また、増幅器を集積化した半導体装置は、増幅器に
おける低出力時の増幅効率を高めることができるため、
全体としての消費電力を低減することができる。

【００３５】なお、利得制御入力部とは、利得制御端子
３から利得制御回路１９（内部電極も等価的に含まれる
場合がある）の間を言う。以上のように、この実施の形
態によれば、利得制御回路１９にバイアス制御回路２０
を電気的に接続し、最終段以外の少なくとも１段の信号
増幅用電界効果トランジスタ１の利得を下げたときに、
利得制御回路１９の制御出力端１９ａが制御部（ゲート
電極）に接続された信号増幅用電界効果トランジスタ１
の次段以降の少なくとも１段の信号増幅用電界効果トラ
ンジスタ１の主電流を減少させるので、低出力時の消費
電力を減少させることができ、低出力時の増幅器として
の増幅効率を改善することができる。大出力時は主電流
を多くできるので、大出力時の歪特性の劣化は生じな
い。

【００３６】また、利得制御端子３にバイアス制御回路
２０の制御入力端２０ａを電気的に接続し、利得制御信
号でバイアス電圧制御を行っているので、利得制御信号
に応答して変化するバイアス制御信号を別に生成する必
要がなくなり、バイアス電圧制御のための回路構成を簡
易化することができる。また、バイアス制御回路２０で
一般に信号強度が最大になりしたがって消費電流の最も
多い最終段の信号増幅用電界効果トランジスタ２のゲー
ト・ソース間電圧を制御してその消費電流を減じている
ので、増幅器としての効率を著しく改善することができ
る。

【００３７】また、初段の信号増幅用電界効果トランジ
スタ１の制御部（ゲート電極）に利得制御回路１９を設
けたことにより、低利得時に後続する信号増幅用電界効
果トランジスタ２への入力レベルを減じることができ、
増幅特性における歪特性を改善することができる。ま
た、利得制御回路２０が最終段以外の少なくとも１段の
信号増幅用電界効果トランジスタ１の利得を低下方向に
制御する減衰型であり、基準電圧ラインに接続されてい
ることから、最終段以外の少なくとも１段の信号増幅用
電界効果トランジスタ１のゲートバイアスだけでなく、
入力された増幅信号のレベルを利得制御回路１９で基準
電圧側に逃がして減衰させる効果も加えられるので、ゲ
ートバイアスを従来よりも深くすることなく入力信号レ
ベル（入力された増幅信号）の高いときの利得制御がで
き、利得制御による高周波歪みを低減できる。

【００３８】（第２の実施の形態）つぎに、本発明の第
２の実施の形態について、図２に基づいて説明する。こ
の実施の形態は、図１の増幅器における利得制御回路１
９およびバイアス電圧制御回路２０の具体構成を示すも
のであり、その他の部分については、図１の回路と同様
である。

【００３９】利得制御回路１９は、抵抗２１と利得制御
用電界効果トランジスタ２２を並列接続し、この並列回
路とコンデンサ２３とを直列に接続し、この直列回路の
並列回路側端部を信号増幅用電界効果トランジスタ１の
ゲート電極に接続し、コンデンサ２３側を接地してい
る。また、利得制御用電界効果トランジスタ２２のゲー
ト電極に抵抗２４の一端を接続し、抵抗２４の他端を接
地している。

【００４０】バイアス電圧制御回路２０は、ゲートバイ
アス電圧印加端子９と信号増幅用電界効果トランジスタ
２のゲート電極との間に電圧分割用抵抗２５と電圧分割
用電界効果トランジスタ２７の直列回路を接続し、電圧
分割用抵抗２６の一端を信号増幅用電界効果トランジス
タ２のゲート電極に接続し、電圧分割用抵抗２６の他端
を接地している。そして、電圧分割用電界効果トランジ
スタ２７のゲート電極に加える電圧を制御して電圧分割
用抵抗２５および電圧分割用電界効果トランジスタ２７
の直列回路と電圧分割用抵抗２６との分圧比を変化させ
ることにより、バイアス電圧制御を行う。この場合、電
圧分割用電界効果トランジスタ２７のゲート電極には、
利得制御端子３に加えられた利得制御信号Ｖagc が同時
にそのまま印加される。

【００４１】いま、信号増幅用電界効果トランジスタ
１、信号増幅用電界効果トランジスタ２、電圧分割用電
界効果トランジスタ２７、および利得制御回路１９を構
成する利得制御用電界効果トランジスタ２２のしきい値
電圧をＶp （Ｖp ＜０）とすると、例えば、大出力にす
るには（１）Ｖagc ＞−Ｖp とする。このとき、利得制御用電界効果トランジスタ２
２はオフ状態となって、入力端子４より入力された増幅
信号は利得制御回路回路１９によって接地端子に流通さ
れることなく、信号増幅用電界効果トランジスタ１に入
力され増幅される。また、出力を減じて小出力にするに
は（２）Ｖagc ＜−Ｖp とする。このとき、電圧分割用電界効果トランジスタ２
７はオン状態となって、入力端子４より入力された信号
の一部が利得制御回路１９によって接地端子に流通し、
信号増幅用電界効果トランジスタ１に入力する信号強度
が弱くなる。

【００４２】上記（１）および（２）の状態において、
利得制御信号Ｖagc が電圧分割用電界効果トランジスタ
２７のゲート電極にも印加されており、（２）の状態の
方が電圧分割用電界効果トランジスタ２７のオン抵抗が
大きくなる結果、電界効果トランジスタ２のゲートバイ
アス電圧を与える点Ａの電圧は（２）の状態の方が
（１）の状態よりも低くなる。その結果、（２）の状態
の方が信号増幅用電界効果トランジスタ２のゲートバイ
アスが深くなり、電流が絞り込まれる。すなわち、出力
電力を減じた時に消費電流が低減されることとなり、低
出力時の効率低下を改善することができる。なお、大出
力時の歪が少ないのは前述したとおりである。

【００４３】図３は本発明の第２の実施の形態による増
幅器の効率改善を示す図であって、利得制御端子３に印
加された利得制御電圧Ｖagc と出力電力Ｐout および増
幅器の効率ηとの関係を、従来の回路方式を用いた場合
の効率と併せて示す。図３において、実線ａは利得制御
電圧Ｖagc に対する出力電力Ｐout の特性を示し、破線
ｂは従来の回路方式による場合の利得制御電圧Ｖagc に
対する増幅器の効率ηの特性を示し、破線ｃは本発明に
よる回路方式の場合の利得制御電圧Ｖagc に対する増幅
器の効率ηの特性を示す。本発明の回路方式によって低
出力時の効率が著しく改善されていることがわかる。

【００４４】以上のように、この実施の形態によれば、
利得制御回路１９の制御出力端１９ｂが制御部（ゲート
電極）に接続された信号増幅用電界効果トランジスタ１
の次段以降の少なくとも１段の信号増幅用電界効果トラ
ンジスタ２の制御部（ゲート電極）に加えるバイアス電
圧の制御に電圧分割用電界効果トランジスタ２７を用い
たことにより、極めて小さい電流でバイアス電圧を制御
することができ、バイアス電圧制御に伴う消費電力の増
加を最小限に抑えることができる。

【００４５】また、利得制御端子３に電圧分割用電界効
果トランジスタ２７の制御部（ゲート電極）を電気的に
接続し、利得制御信号でバイアス電圧制御を行っている
ので、利得制御信号に応答して変化するバイアス制御信
号を別に生成する必要がなくなり、バイアス電圧制御の
ための回路構成を簡易化することができる。また、最終
段以外の少なくとも１段の信号増幅用電界効果トランジ
スタ１の制御部と利得制御端子３との間に利得制御用電
界効果トランジスタ２２を用いることで、利得制御回路
１９と最終段以外の少なくとも１段の信号増幅用電界効
果トランジスタ１とが同じ電界効果トランジスタで構成
されることになり、利得制御をスムーズ（歪み、不連続
等がない）に行うことができる。特に、利得制御回路１
９が減衰型であって、基準電圧ラインに接続されている
ので、この構成による効果と相俟って利得制御をいっそ
うスムーズに行うことができる。

【００４６】また、利得制御用電界効果トランジスタ２
２のしきい値電圧と電圧分割用電界効果トランジスタ２
７のしきい値電圧とほぼ等しくしたことにより、利得制
御回路１９とバイアス電圧制御回路２０との連動した動
作が簡素な回路で行うことができる。また、最終段以外
の少なくとも１段の信号増幅用電界効果トランジスタ１
の制御部と利得制御端子３との間に利得制御用電界効果
トランジスタ２２を用いることで、利得制御回路１９と
最終段以外の少なくとも１段の信号増幅用電界効果トラ
ンジスタ２とが同じ電界効果トランジスタで構成され、
そのしきい値電圧がほぼ等しいことで、利得制御をより
いっそうスムーズに行うことができる。

【００４７】なお、上記の実施の形態では、信号増幅用
電界効果トランジスタ１，２は、２段しか接続されてい
なったが、３段以上に接続したものでよいのは当然であ
る。この際、バイアス制御回路は、利得制御回路が設け
られた信号増幅用電界効果トランジスタよりも後段の信
号増幅用電界効果トランジスタに設けられ、最終段の信
号増幅用電界効果トランジスタに設けるのが効率の向上
の上で最も効果的である。

【００４８】

【発明の効果】請求項１記載の発明によれば、第１の信
号増幅用電界効果トランジスタの利得を下げたときに、
第２の信号増幅用電界効果トランジスタの主電流を減少
させ、第１の信号増幅用電界効果トランジスタの利得を
上げたときに、第２の信号増幅用電界効果トランジスタ
の主電流を増加させるので、低出力時の消費電力を減少
させることができ、低出力時の増幅器としての増幅効率
を改善することができる。また、大出力時は主電流を多
くできるので、大出力時の歪特性の劣化は生じない。

【００４９】また、利得制御信号と同じ電圧でバイアス
電圧制御を行っているので、利得制御信号に応答して変
化するバイアス制御信号を別に生成する必要がなくな
り、バイアス電圧制御のための回路構成を簡易化するこ
とができる。

【００５０】請求項２記載の発明によれば、第２のゲー
ト電極に加えるバイアス電圧の制御に電圧分割用電界効
果トランジスタを用いたことにより、極めて小さい電流
でバイアス電圧を制御することができ、バイアス電圧制
御に伴う消費電力の増加を最小限に抑えることができ
る。

【００５１】

【００５２】また、第１のゲート電極と第１の制御入力
端との間に利得制御用電界効果トランジスタを用いるこ
とで、利得制御回路と第１の信号増幅用電界効果トラン
ジスタとが同じ電界効果トランジスタで構成されること
になり、利得制御をスムーズ（歪み、不連続等がない）
に行うことができる。

【００５３】請求項３記載の発明によれば、利得制御用
電界効果トランジスタのしきい値電圧と電圧分割用電界
効果トランジスタのしきい値電圧とほぼ等しくしたこと
により、利得制御回路とバイアス電圧制御回路との連動
した動作を簡素な回路で行うことができる。請求項４記
載の発明によれば、第１のゲート電極と第１の制御信号
入力端との間に利得制御用電界効果トランジスタを用い
ることで、利得制御回路と第１の信号増幅用電界効果ト
ランジスタとが同じ電界効果トランジスタで構成され、
そのしきい値電圧がほぼ等しいことで、請求項２にくら
べて利得制御をよりいっそうスムーズに行うことができ
る。

【００５４】

【００５５】

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の増幅器の構成を示
す回路図である。

【図２】本発明の第２の実施の形態の増幅器の構成を示
す回路図である。

【図３】本発明の第２の実施の形態の増幅器の出力電力
制御特性の例を示す特性図である。

【図４】従来の利得制御機能を有する増幅器の構成を示
す回路図である。

【図５】従来の利得制御機能を有する増幅器における出
力電力制御特性の例を示す特性図である。

【符号の説明】

１信号増幅用電界効果トランジスタ２信号増幅用電界効果トランジスタ３利得制御端子４入力端子５電源電圧印加端子６電源電圧印加端子７ドレインバイアス用チョークコイル８ドレインバイアス用チョークコイル９ゲートバイアス電圧印加端子１０ゲートバイアス設定用抵抗１１ゲートバイアス設定用抵抗１２ソース電圧セルフバイアス用の抵抗１３ソース電圧セルフバイアス用のコンデンサ１４ソース電圧セルフバイアス用の抵抗１５ソース電圧セルフバイアス用のコンデンサ１６結合コンデンサ１７結合コンデンサ１８出力端子１９利得制御回路２０バイアス電圧制御回路２１抵抗２２利得制御用電界効果トランジスタ２３コンデンサ２４抵抗２５抵抗２６抵抗２７電圧分割用電界効果トランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者多良勝司大阪府門真市大字門真1006番地松下電器産業株式会社内 (56)参考文献特開平５−145349（ＪＰ，Ａ) 特開平４−277909（ＪＰ，Ａ) 特開平７−38352（ＪＰ，Ａ) 実開昭63−74816（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03G 1/00 - 3/34

Claims

(57)【特許請求の範囲】

【請求項１】第１の増幅信号を第１のゲート電極で受
けて第１の主電部から第２の増幅信号を出力する第１の
信号増幅用電界効果トランジスタと、前記第２の増幅信号を第２のゲート電極で受けて第２の
主電部から第３の増幅信号を出力する第２の信号増幅用
電界効果トランジスタと、利得制御信号を受ける第１の制御入力端と前記第１のゲ
ート電極に接続された第１の制御出力端とを有し、前記
利得制御信号により前記第１の信号増幅用電界効果トラ
ンジスタの利得を制御する利得制御回路と、前記利得制御信号を受ける第２の制御入力端と前記第２
のゲート電極に接続された第２の制御出力端とを有し、
前記利得制御信号により前記第２の信号増幅用電界効果
トランジスタの主電部での主電流を制御するバイアス制
御回路とを備え、前記利得制御回路により前記第１の信号増幅用電界効果
トランジスタの利得を下げて前記第２の信号増幅用電界
効果トランジスタから出力される前記第３の増幅信号を
小電力の出力とするときには、前記バイアス制御回路に
より前記第２の信号増幅用電界効果トランジスタの主電
部での主電流を下げ、前記利得制御回路により前記第１の信号増幅用電界効果
トランジスタの利得を上げて前記第２の信号増幅用電界
効果トランジスタから出力される前記第３の増幅信号を
大電力の出力とするときには、前記バイアス制御回路に
より前記第２の信号増幅用電界効果トランジスタの主電
部での主電流を上げることを特徴とする増幅器。
【請求項２】前記利得制御回路が、前記第１のゲート
電極と前記第１の制御入力端との間に少なくとも利得制
御用電界効果トランジスタを接続したものであり、前記バイアス制御回路が、バイアス電圧印加部と接地端
との間に接続された電圧分割用抵抗器と電圧分割用電界
効果トランジスタの直列回路からなり、前記電圧分割用
電界効果トランジスタのゲート電極を前記第２の制御入
力端に接続し、前記電圧分割用抵抗器と前記電圧分割用
電界効果トランジスタとの接続点を前記第２の制御出力
端としたものである請求項１に記載の増幅器。
【請求項３】少なくとも利得制御用電界効果トランジ
スタのしきい値電圧と電圧分割用電界効果トランジスタ
のしきい値電圧とがほぼ等しい請求項２に記載の増幅
器。
【請求項４】少なくとも第１の信号増幅用電界効果ト
ランジスタのしきい値電圧と前記利得制御用電界効果ト
ランジスタのしきい値電圧とがほぼ等しい請求項２に記
載の増幅器。