JP3330429B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、利得制御されるＦＥＴ
を配置して増幅回路を構成した半導体集積回路に係り、
特に低利得時における増幅機能の悪化防止対策に関す
る。
を配置して増幅回路を構成した半導体集積回路に係り、
特に低利得時における増幅機能の悪化防止対策に関す
る。
【０００２】
【従来の技術】従来より、ＦＥＴを用いた半導体集積回
路は、特にＴＶ，通信等の分野における高周波回路に応
用すべく開発が進められている。このような半導体集積
回路の一つとして、ＦＥＴの利得制御を必要とする増幅
回路がある。図５は、ＦＥＴとしてショットキーゲート
ＦＥＴ（以下ＭＥＳＦＥＴと記す）を用いた従来の増幅
回路を示す図であり、ゲート１ｇ，ソース１ｓ及びドレ
イン１ｄからなる信号増幅用のＭＥＳＦＥＴ１と、該Ｍ
ＥＳＦＥＴ１のゲート１ｇにバイアス電圧を印加するた
めの抵抗２と、入力用結合コンデンサー３と、出力用結
合コンデンサー４と、ドレインバイアス印加用チョーク
コイル５とが配設されて構成されている。１１は利得制
御端子であって、上記抵抗２を介してＦＥＴ１のゲート
電極１ｇに接続されている。１２は入力端子であって、
上記入力結合用コンデンサー３を介してＦＥＴ１のゲー
ト１ｇに接続されている。１３は出力端子であって、上
記出力結合用コンデンサー４を介してＦＥＴ１のドレイ
ン１ｄに接続されている。１４は電源電圧印加端子であ
って、上記ドレインバイアス印加用チョークコイル５を
介してＦＥＴ１のドレイン１ｄに接続されている。この
増幅回路においては、入力信号強度の変化に対し出力信
号強度を一定に保つため、利得制御端子１１に印可する
バイアスを変化させる利得制御電圧印加手段（図示せ
ず）を設けることで利得の制御を行っている。
路は、特にＴＶ，通信等の分野における高周波回路に応
用すべく開発が進められている。このような半導体集積
回路の一つとして、ＦＥＴの利得制御を必要とする増幅
回路がある。図５は、ＦＥＴとしてショットキーゲート
ＦＥＴ（以下ＭＥＳＦＥＴと記す）を用いた従来の増幅
回路を示す図であり、ゲート１ｇ，ソース１ｓ及びドレ
イン１ｄからなる信号増幅用のＭＥＳＦＥＴ１と、該Ｍ
ＥＳＦＥＴ１のゲート１ｇにバイアス電圧を印加するた
めの抵抗２と、入力用結合コンデンサー３と、出力用結
合コンデンサー４と、ドレインバイアス印加用チョーク
コイル５とが配設されて構成されている。１１は利得制
御端子であって、上記抵抗２を介してＦＥＴ１のゲート
電極１ｇに接続されている。１２は入力端子であって、
上記入力結合用コンデンサー３を介してＦＥＴ１のゲー
ト１ｇに接続されている。１３は出力端子であって、上
記出力結合用コンデンサー４を介してＦＥＴ１のドレイ
ン１ｄに接続されている。１４は電源電圧印加端子であ
って、上記ドレインバイアス印加用チョークコイル５を
介してＦＥＴ１のドレイン１ｄに接続されている。この
増幅回路においては、入力信号強度の変化に対し出力信
号強度を一定に保つため、利得制御端子１１に印可する
バイアスを変化させる利得制御電圧印加手段（図示せ
ず）を設けることで利得の制御を行っている。
【０００３】
【発明が解決しようとする課題】ところで、上記従来の
半導体集積回路において、入力端子１２に入力される信
号の強度が大きい場合には、増幅回路の出力信号の強度
を一定にするため利得を下げるつまり低利得にする必要
がある。そのとき、このように構成された増幅回路で
は、利得を下げるために、最大限制御電圧を信号増幅用
のＭＥＳＦＥＴのしきい値電圧付近まで下げることがあ
るが、この時次の課題があった。 （１） ＭＥＳＦＥＴの内部寄生抵抗の変化により入力
インピーダンスが変化し、入力のリターンロスが悪化す
る。 （２） 相互変調歪は入力信号の強度に依存するが、入
力信号の強度が大きいときには、２次、３次の相互変調
歪が悪化する。
半導体集積回路において、入力端子１２に入力される信
号の強度が大きい場合には、増幅回路の出力信号の強度
を一定にするため利得を下げるつまり低利得にする必要
がある。そのとき、このように構成された増幅回路で
は、利得を下げるために、最大限制御電圧を信号増幅用
のＭＥＳＦＥＴのしきい値電圧付近まで下げることがあ
るが、この時次の課題があった。 （１） ＭＥＳＦＥＴの内部寄生抵抗の変化により入力
インピーダンスが変化し、入力のリターンロスが悪化す
る。 （２） 相互変調歪は入力信号の強度に依存するが、入
力信号の強度が大きいときには、２次、３次の相互変調
歪が悪化する。
【０００４】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、利得制御機能を有する信号増幅用Ｆ
ＥＴを配置した半導体集積回路の構成として、強入力信
号があったときに動作して入力信号の一部をグラウンド
に逃す能動素子を配設することにより、入力のリターン
ロス、相互変調歪の悪化を有効に防止することにある。
あり、その目的は、利得制御機能を有する信号増幅用Ｆ
ＥＴを配置した半導体集積回路の構成として、強入力信
号があったときに動作して入力信号の一部をグラウンド
に逃す能動素子を配設することにより、入力のリターン
ロス、相互変調歪の悪化を有効に防止することにある。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
は、ゲート側に入力される信号を増幅し、出力端子を介
して出力する信号増幅用ＦＥＴと、上記信号増幅用ＦＥ
Ｔのゲートへの入力信号の強度変化に対して出力端子か
らの出力信号の強度が一定になるように、上記信号増幅
用ＦＥＴのゲートに利得制御電圧を外部から印加する利
得制御電圧印加手段と、上記信号増幅用ＦＥＴの入力信
号の強度が所定値以上のときに動作して、入力信号の一
部をグラウンド側に流通させるＦＥＴからなる能動素子
とを設け、該能動素子のソースを上記信号増幅用ＦＥＴ
の利得制御電圧印加用端子に接続しかつ容量を介してグ
ラウンドに接地し、上記能動素子のゲートを抵抗を介し
てグラウンドに接地し、上記能動素子のドレインを信号
増幅用ＦＥＴのゲートに接続するとともに、利得制御端
子と信号増幅用ＦＥＴのゲートとの間に、上記能動素子
のドレイン−ソースと並列に抵抗を接続する構成とした
ものである。
は、ゲート側に入力される信号を増幅し、出力端子を介
して出力する信号増幅用ＦＥＴと、上記信号増幅用ＦＥ
Ｔのゲートへの入力信号の強度変化に対して出力端子か
らの出力信号の強度が一定になるように、上記信号増幅
用ＦＥＴのゲートに利得制御電圧を外部から印加する利
得制御電圧印加手段と、上記信号増幅用ＦＥＴの入力信
号の強度が所定値以上のときに動作して、入力信号の一
部をグラウンド側に流通させるＦＥＴからなる能動素子
とを設け、該能動素子のソースを上記信号増幅用ＦＥＴ
の利得制御電圧印加用端子に接続しかつ容量を介してグ
ラウンドに接地し、上記能動素子のゲートを抵抗を介し
てグラウンドに接地し、上記能動素子のドレインを信号
増幅用ＦＥＴのゲートに接続するとともに、利得制御端
子と信号増幅用ＦＥＴのゲートとの間に、上記能動素子
のドレイン−ソースと並列に抵抗を接続する構成とした
ものである。
【０００６】上記信号増幅用ＦＥＴのソースを、信号増
幅用ＦＥＴのしきい値電圧より大きな立ち上がり電圧を
持つダイオードを介してグラウンドに接地し、信号増幅
用ＦＥＴのソース−ドレイン間を、抵抗を介して電気配
線により接続する構成とすることができる。
幅用ＦＥＴのしきい値電圧より大きな立ち上がり電圧を
持つダイオードを介してグラウンドに接地し、信号増幅
用ＦＥＴのソース−ドレイン間を、抵抗を介して電気配
線により接続する構成とすることができる。
【０００７】
【作用】以上の構成により、本発明の半導体集積回路で
は、入力信号の強度が所定値以上のときには、利得制御
電圧印加手段から印加される利得制御電圧によって信号
増幅用ＦＥＴの利得をさげるべくゲートバイアスが低下
され、信号増幅用ＦＥＴがしきい値付近で動作する。そ
のとき、能動素子を用いて構成される回路が高周波的に
導通されることで、入力リターンロスの悪化が防止され
る。同時に、能動素子により入力信号の一部がグラウン
ド側に逃されるので、信号増幅用ＦＥＴに実際に入力さ
れる信号の強度が所定値程度に維持され、入力信号の増
大に応じて増大する特性を有する相互変調歪が一定値付
近で飽和して、相互変調歪の悪化が防止されることにな
る。しかも、予め利得制御電圧印加手段により印加する
利得制御電圧を、強入力信号では能動素子のしきい値以
上になるよう設定しておくことで、入力信号が能動素子
のしきい値以上になると能動素子であるＦＥＴが作動
し、そのチャネル抵抗で高周波的に終端されるので、入
力リターンロスの悪化が防止される。また、入力信号の
一部が能動素子であるＦＥＴのソースから容量を介して
グラウンドに逃される。すなわち、利得制御電圧の簡単
な設定で上記請求項１の発明の作用が得られ、増幅回路
の設計が容易となる。
は、入力信号の強度が所定値以上のときには、利得制御
電圧印加手段から印加される利得制御電圧によって信号
増幅用ＦＥＴの利得をさげるべくゲートバイアスが低下
され、信号増幅用ＦＥＴがしきい値付近で動作する。そ
のとき、能動素子を用いて構成される回路が高周波的に
導通されることで、入力リターンロスの悪化が防止され
る。同時に、能動素子により入力信号の一部がグラウン
ド側に逃されるので、信号増幅用ＦＥＴに実際に入力さ
れる信号の強度が所定値程度に維持され、入力信号の増
大に応じて増大する特性を有する相互変調歪が一定値付
近で飽和して、相互変調歪の悪化が防止されることにな
る。しかも、予め利得制御電圧印加手段により印加する
利得制御電圧を、強入力信号では能動素子のしきい値以
上になるよう設定しておくことで、入力信号が能動素子
のしきい値以上になると能動素子であるＦＥＴが作動
し、そのチャネル抵抗で高周波的に終端されるので、入
力リターンロスの悪化が防止される。また、入力信号の
一部が能動素子であるＦＥＴのソースから容量を介して
グラウンドに逃される。すなわち、利得制御電圧の簡単
な設定で上記請求項１の発明の作用が得られ、増幅回路
の設計が容易となる。
【０００８】また、信号増幅用ＦＥＴのソースがグラウ
ンド側に接続されていることで、信号増幅用ＦＥＴのソ
ース電圧を外部から印加することなく、上述の作用が得
られる。したがって、利得制御電圧印加手段の構成が簡
素化されることになる。
ンド側に接続されていることで、信号増幅用ＦＥＴのソ
ース電圧を外部から印加することなく、上述の作用が得
られる。したがって、利得制御電圧印加手段の構成が簡
素化されることになる。
【０００９】
【実施例】以下、本発明の第１，第２実施例について説
明する。
明する。
【００１０】（第１実施例） 図１は、第１実施例における半導体集積回路である増幅
回路の構成を示し、信号増幅用ＭＥＳＦＥＴ１と、ゲー
ト電極のバイアス印加用の抵抗２と、入力用結合コンデ
ンサー３と、出力用結合コンデンサー４と、ドレインバ
イアス印加用チョークコイル５とを備えている点では上
記図５に示した従来の回路と同じである。また、図５と
同様に、１１は利得制御端子、１２は入力端子、１３は
出力端子、１４は電源電圧印加端子である。
回路の構成を示し、信号増幅用ＭＥＳＦＥＴ１と、ゲー
ト電極のバイアス印加用の抵抗２と、入力用結合コンデ
ンサー３と、出力用結合コンデンサー４と、ドレインバ
イアス印加用チョークコイル５とを備えている点では上
記図５に示した従来の回路と同じである。また、図５と
同様に、１１は利得制御端子、１２は入力端子、１３は
出力端子、１４は電源電圧印加端子である。
【００１１】ここで、本発明の特徴として、ＭＥＳＦＥ
Ｔ１のゲート１ｇ側には、請求項１の発明にいう能動素
子としての能動ＭＥＳＦＥＴ８が配設されている。この
能動ＭＥＳＦＥＴ８のソース８ｓはバイパスコンデンサ
ー６を介してグラウンドに接地されており、ゲート８ｇ
は抵抗７を介してグラウンドに接地されているととも
に、ドレイン８ｄはＭＥＳＦＥＴ１のゲートに接続され
ている。また、能動ＭＥＳＦＥＴ８のソース８ｓは利得
制御端子１１にも接続されている。
Ｔ１のゲート１ｇ側には、請求項１の発明にいう能動素
子としての能動ＭＥＳＦＥＴ８が配設されている。この
能動ＭＥＳＦＥＴ８のソース８ｓはバイパスコンデンサ
ー６を介してグラウンドに接地されており、ゲート８ｇ
は抵抗７を介してグラウンドに接地されているととも
に、ドレイン８ｄはＭＥＳＦＥＴ１のゲートに接続され
ている。また、能動ＭＥＳＦＥＴ８のソース８ｓは利得
制御端子１１にも接続されている。
【００１２】ところで、信号増幅用ＭＥＳＦＥＴ１のソ
ース電位をＶｓｓ、各ＭＥＳＦＥＴ１，８のしきい値電
圧をＶｐ、利得制御電圧をＶａｇｃとし、弱い信号が入
力されたときには、 Ｖａｇｃ≧−Ｖｐ、 Ｖａｇｃ−Ｖｓｓ＞Ｖｐ となるようにＶａｇｃを設定すると、能動ＭＥＳＦＥＴ
８はＯＦＦし、信号増幅用ＭＥＳＦＥＴ１は従来の増幅
回路と同様に動作する。
ース電位をＶｓｓ、各ＭＥＳＦＥＴ１，８のしきい値電
圧をＶｐ、利得制御電圧をＶａｇｃとし、弱い信号が入
力されたときには、 Ｖａｇｃ≧−Ｖｐ、 Ｖａｇｃ−Ｖｓｓ＞Ｖｐ となるようにＶａｇｃを設定すると、能動ＭＥＳＦＥＴ
８はＯＦＦし、信号増幅用ＭＥＳＦＥＴ１は従来の増幅
回路と同様に動作する。
【００１３】一方、強い信号が入力されたときには、 Ｖａｇｃ≦−Ｖｐ， Ｖａｇｃ−Ｖｓｓ＝Ｖｐ となるようＶａｇｃを設定すると、信号増幅用ＭＥＳＦ
ＥＴ１はしきい値電圧Ｖｐ付近で動作し、利得は下が
る。また、このとき能動ＭＥＳＦＥＴ８がＯＮするた
め、信号増幅用ＭＥＳＦＥＴ１の入力側が能動ＭＥＳＦ
ＥＴ８のチャンネル抵抗で高周波的に終端され、入力リ
ターンロスの悪化を防ぐことができる。
ＥＴ１はしきい値電圧Ｖｐ付近で動作し、利得は下が
る。また、このとき能動ＭＥＳＦＥＴ８がＯＮするた
め、信号増幅用ＭＥＳＦＥＴ１の入力側が能動ＭＥＳＦ
ＥＴ８のチャンネル抵抗で高周波的に終端され、入力リ
ターンロスの悪化を防ぐことができる。
【００１４】さらに、入力信号の一部が能動ＭＥＳＦＥ
Ｔ８，バイパスコンデンサー６を介してグラウンドに逃
がされ、信号増幅用ＭＥＳＦＥＴ１のゲート１ｇに入力
される信号強度が下がるため相互変調歪の悪化を防ぐこ
とができる。
Ｔ８，バイパスコンデンサー６を介してグラウンドに逃
がされ、信号増幅用ＭＥＳＦＥＴ１のゲート１ｇに入力
される信号強度が下がるため相互変調歪の悪化を防ぐこ
とができる。
【００１５】（第２実施例） 次に、請求項３の発明に係る第２実施例について、図２
に基づき説明する。上記第１実施例では、信号増幅用Ｍ
ＥＳＦＥＴ１のソース電位Ｖｓｓを外部より印加した
が、第２実施例では、図２に示すように、信号増幅用Ｍ
ＥＳＦＥＴ１のソース１ｓはレベルシフトダイオード９
を介してグラウンドに接地されており、さらに、信号増
幅用ＭＥＳＦＥＴ１のバイアス状態に拘らずダイオード
９に電流を印加するために、信号増幅用ＭＥＳＦＥＴ１
のソース１ｓ−ドレイン１ｄ間には抵抗１０が並列に接
続されている。
に基づき説明する。上記第１実施例では、信号増幅用Ｍ
ＥＳＦＥＴ１のソース電位Ｖｓｓを外部より印加した
が、第２実施例では、図２に示すように、信号増幅用Ｍ
ＥＳＦＥＴ１のソース１ｓはレベルシフトダイオード９
を介してグラウンドに接地されており、さらに、信号増
幅用ＭＥＳＦＥＴ１のバイアス状態に拘らずダイオード
９に電流を印加するために、信号増幅用ＭＥＳＦＥＴ１
のソース１ｓ−ドレイン１ｄ間には抵抗１０が並列に接
続されている。
【００１６】本第２実施例でも、基本的な動作は上記第
１実施例と同様であり、上記第１実施例と同様の効果が
得られることになる。
１実施例と同様であり、上記第１実施例と同様の効果が
得られることになる。
【００１７】図３及び図４に従来の増幅回路によるもの
と、本発明の増幅回路によるものの入力リターンロス、
相互変調歪特性を示す。図３は、入力信号強度の変化に
対する入力リターンロスの変化特性を示し、実線は従来
の増幅回路における特性を、破線は本発明の増幅回路に
おける特性をそれぞれ示す。なお、このデータは出力信
号強度が一定となるよう利得制御を行った条件下におけ
るものである。同図に示すように、本発明では、入力信
号強度が増大しても入力リターンロスは良好に保たれる
ことが分かる。
と、本発明の増幅回路によるものの入力リターンロス、
相互変調歪特性を示す。図３は、入力信号強度の変化に
対する入力リターンロスの変化特性を示し、実線は従来
の増幅回路における特性を、破線は本発明の増幅回路に
おける特性をそれぞれ示す。なお、このデータは出力信
号強度が一定となるよう利得制御を行った条件下におけ
るものである。同図に示すように、本発明では、入力信
号強度が増大しても入力リターンロスは良好に保たれる
ことが分かる。
【００１８】図４は入力信号強度の変化に対する相互変
調歪の変化特性を示し、実線は従来の増幅回路における
特性を、破線は本発明の増幅回路における特性をそれぞ
れ示す。このとき、出力信号強度が一定となるよう利得
制御が行われている。同図に示すように、入力信号強度
が増大しても、入力信号強度が−３０ｄＢｍ以上では２
次，３次共に相互変調歪はほぼ一定となり、従来の増幅
回路のごとく入力信号強度の増大に応じて増大し続ける
ことはない。すなわち、入力信号が−３０ｄＢｍ程度よ
りも強いときにはその一部を能動ＦＥＴのソースからバ
イパスコンデンサー６を介してグラウンドＧrdに逃すよ
うにした効果が示されている。
調歪の変化特性を示し、実線は従来の増幅回路における
特性を、破線は本発明の増幅回路における特性をそれぞ
れ示す。このとき、出力信号強度が一定となるよう利得
制御が行われている。同図に示すように、入力信号強度
が増大しても、入力信号強度が−３０ｄＢｍ以上では２
次，３次共に相互変調歪はほぼ一定となり、従来の増幅
回路のごとく入力信号強度の増大に応じて増大し続ける
ことはない。すなわち、入力信号が−３０ｄＢｍ程度よ
りも強いときにはその一部を能動ＦＥＴのソースからバ
イパスコンデンサー６を介してグラウンドＧrdに逃すよ
うにした効果が示されている。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
半導体集積回路の構成として、ゲートに入力された信号
を増幅して出力端子から出力するための信号増幅用ＦＥ
Ｔと、入力信号の変化に対し出力強度を一定にするよう
利得制御を印加する手段と、入力信号強度が所定値以上
になると動作して入力信号の一部をグラウンド側に逃さ
せるＦＥＴからなる能動素子とを設ける構成としたの
で、強入力信号時の入力リターンロス及び相互変調歪特
性が改善されるため、テレビなどの受像機の信号増幅用
に使用した場合、強電界地域でのセットの画質向上の効
果が奏されるとともに、予め利得制御電圧を強入力信号
では能動素子のしきい値以上になるよう設定しておくこ
とで、回路設計の容易化を図ることができる。
半導体集積回路の構成として、ゲートに入力された信号
を増幅して出力端子から出力するための信号増幅用ＦＥ
Ｔと、入力信号の変化に対し出力強度を一定にするよう
利得制御を印加する手段と、入力信号強度が所定値以上
になると動作して入力信号の一部をグラウンド側に逃さ
せるＦＥＴからなる能動素子とを設ける構成としたの
で、強入力信号時の入力リターンロス及び相互変調歪特
性が改善されるため、テレビなどの受像機の信号増幅用
に使用した場合、強電界地域でのセットの画質向上の効
果が奏されるとともに、予め利得制御電圧を強入力信号
では能動素子のしきい値以上になるよう設定しておくこ
とで、回路設計の容易化を図ることができる。
【００２０】また、信号増幅用ＦＥＴのソースがグラウ
ンド側に接続されていることにより、利得制御電圧印加
手段の構成の簡素化を図ることができる。
ンド側に接続されていることにより、利得制御電圧印加
手段の構成の簡素化を図ることができる。
【図１】第１実施例の高周波用増幅回路の電気配線図で
ある。
ある。
【図２】第２実施例の高周波用増幅回路の電気配線図で
ある。
ある。
【図３】入力リターンロスの変化特性を示す図である。
【図４】本発明と従来の増幅回路による相互変調歪の変
化特性を示す図である。
化特性を示す図である。
【図５】従来の高周波用増幅回路の電気配線図である。
１ 信号増幅用ＭＥＳＦＥＴ １ｓ ソース １ｄ ドレイン １ｇ ゲート ２ バイアス印加用抵抗 ３ 入力用結合コンデンサー ４ 出力用結合コンデンサー ５ ドレインバイアス用チョークコイル ６ バイパスコンデンサー ７ 抵抗 ８ 能動ＭＥＳＦＥＴ（能動素子） ８ｓ ソース ８ｄ ドレイン ８ｇ ゲート ９ レベルシフトダイオード １１ 利得制御端子（利得制御電圧印加用端子） １２ 入力端子 １３ 出力端子 １４ 電源電圧印加端子 １５ ソース端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03G 1/00 - 3/18 H03F 1/32
Claims (2)
- 【請求項１】 ゲート側に入力される信号を増幅し、出
力端子を介して出力する信号増幅用ＦＥＴと、 上記信号増幅用ＦＥＴのゲートへの入力信号の強度変化
に対して出力端子からの出力信号の強度が一定になるよ
うに、上記信号増幅用ＦＥＴのゲートに利得制御電圧を
外部から印加する利得制御電圧印加手段と、 上記信号増幅用ＦＥＴの入力信号の強度が所定値以上の
ときに動作して、入力信号の一部をグラウンド側に流通
させるＦＥＴからなる能動素子とを備え、 該能動素子のソースは上記信号増幅用ＦＥＴの利得制御
電圧印加用端子に接続されかつ容量を介してグラウンド
に接地され、上記 能動素子のゲートは抵抗を介してグラウンドに接地
され、上記 能動素子のドレインは信号増幅用ＦＥＴのゲートに
接続されているとともに、 利得制御電圧印加用端子と信号増幅用ＦＥＴのゲートと
の間には、上記能動素子のドレイン−ソースと並列に抵
抗が接続されていることを特徴とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 上記信号増幅用ＦＥＴのソースは、信号増幅用ＦＥＴの
しきい値電圧より大きな立ち上がり電圧を持つダイオー
ドを介してグラウンドに接地され、 信号増幅用ＦＥＴのソース−ドレイン間は、抵抗を介し
て電気配線により接続されていることを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17582093A JP3330429B2 (ja) | 1993-07-16 | 1993-07-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17582093A JP3330429B2 (ja) | 1993-07-16 | 1993-07-16 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0738352A JPH0738352A (ja) | 1995-02-07 |
| JP3330429B2 true JP3330429B2 (ja) | 2002-09-30 |
Family
ID=16002800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17582093A Expired - Fee Related JP3330429B2 (ja) | 1993-07-16 | 1993-07-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3330429B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3105489B2 (ja) | 1998-04-16 | 2000-10-30 | 松下電器産業株式会社 | 増幅器 |
-
1993
- 1993-07-16 JP JP17582093A patent/JP3330429B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0738352A (ja) | 1995-02-07 |
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