JP3105319B2 - シリアルアクセスメモリ - Google Patents
シリアルアクセスメモリInfo
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- Multimedia (AREA)
- Dram (AREA)
Description
ク・ランダム・アクセス・メモリ)セルを使った高速F
IFO(First In First Out、先入
れ先出し)型メモリやマルチポートRAM等に使用され
るシリアルアクセスメモリ、特にそのDRAMセルの記
憶データを該RAM部からSAM(シリアル・アクセス
・メモリ)部へ転送する際に、該RAM部内のセンスア
ンプの駆動能力(ドライブ能力)を大きくして転送の確
実性を図るシリアルアクセスメモリに関するものであ
る。
O型メモリやマルチポートRAMに用いられるシリアル
アクセスメモリとしては、例えば特開平3−25791
号公報に記載されるものがあり、その構成を図を用いて
説明する。
回路図である。このシリアルアクセスメモリは、DRA
Mセルで構成されたRAM部10と、該RAM部10に
複数のデータ転送ゲート(例えば、Nチャネル型MOS
トランジスタ、以下NMOSという)20a,20b対
を介して接続されたSAM部30とを備えている。
複数の相補的なビット線BLa,BLb対を有し、それ
らの各交差箇所には、それぞれ1トランジスタ型メモリ
セル11が接続されマトリクス状に配列されている。各
メモリセル11は、ワード線WLによってゲート制御さ
れる電荷転送用のNMOS11aと、電荷蓄積用のキャ
パシタ11bとで、それぞれ構成されている。各ビット
線BLa,BLb対には、該ビット線対上の電位差を検
知・増幅するセンスアンプ12がそれぞれ接続されてい
る。
M,SPにより駆動されるもので、NMOS12a,1
2b及びPチャネル型MOSトランジスタ(以下、PM
OSという)12c,12dがたすき掛け接続されて構
成されている。各センス駆動信号SN,SPは、センス
駆動用のNMOS13a及びPMOS13bから供給さ
れる。センス駆動用NMOS13aは、そのドレインが
グランド(GND)に接続され、センス制御信号φNに
よってゲート制御されるトランジスタである。センス駆
動用PMOS13bは、そのドレインが電源VCCに接
続され、センス制御信号φPによってゲート制御される
トランジスタである。
タ転送を行う複数のデータ転送用NMOS20a,20
b対は、データ転送制御信号DTによってゲート制御さ
れるトランジスタである。
20a,20b対にそれぞれ接続された複数のデータ一
時格納用のラッチ回路31と、該ラッチ回路31と相補
的なデータ線DLa,DLb対との間のデータ転送を行
う複数の選択ゲート(例えば、NMOS)33a,33
b対とを、備えている。各ラッチ回路31は、電源VC
Cに接続された電源配線VLとGNDに接続されたグラ
ンド配線GLとの間にそれぞれ共通接続され、NMOS
31a,31b及びPMOS31c,31dがたすき掛
け接続され、その各入,出力側ノード32a,32bが
ビット線BLa,BLb対にそれぞれ接続されている。
各ラッチ回路31の入,出力側ノード33a,33bと
データ線DLa,DLb対との間には、選択用NMOS
33a,33b対がそれぞれ接続され、そのゲートが選
択信号CSによってオン、オフ制御されるようになって
いる。
る。ワード線WLによって選択されたメモリセル11内
の記憶データは、センス駆動信号SN,SPより動作す
るセンスアンプ12で増幅されてビット線BLa,BL
b対に現れる。このデータは、データ転送制御信号DT
によりオン状態となるデータ転送用のNMOS20a,
20b対を介してノード32a,32bへ転送され、該
データ転送用NMOS20a,20b対がオフ状態とな
った後もラッチ回路31に保持される。このようにして
保持されたデータは、選択信号CSによってオン状態と
なる選択用NMOS33a,33b対を介してデータ線
DLa,DLb対へ出力される。
AM部10へのデータ転送は、データ転送用NMOS2
0a,20b対をデータ転送制御信号DTによってオ
ン、オフすることによって行われる。この種のシリアル
アクセスメモリでは、ラッチ回路31のトランジスタサ
イズがセンスアンプ12のトランジスタサイズと比較し
て大き過ぎると、該ラッチ回路31のドライブ能力がセ
ンスアンプ12のトライブ能力より大きくなり、RAM
部10からSAM部30へのデータ転送時に、該SAM
部30のデータにセンスアンプ12が負けて該センスア
ンプ12のデータが逆転するおそれがある。逆にラッチ
回路31のトランジスタサイズが小さ過ぎると、データ
線DLa,DLb対へのデータ出力速度が遅くなってし
まうという問題がある。
では、電源配線VL及びグランド配線GLにMOSトラ
ンジスタをそれぞれ接続し、その各MOSトランジスタ
のゲートに印加する電圧を制御して該MOSトランジス
タのオン抵抗を制御することにより、電源配線VLまた
はグランド配線GLの抵抗値を変えるようにしている。
即ち、センスアンプ12からラッチ回路31へのデータ
転送時に、電源配線VLまたはグランド配線GLに接続
されたMOSトランジスタのオン抵抗を大きくして該ラ
ッチ回路31のドライブ能力を下げる。これにより、ラ
ッチ回路31がセンスアンプ12を反転するということ
がなくなり、的確なデータ転送が行え、該データ転送マ
ージンを拡げることができる。
献の技術のように、電源配線VL及びグランド配線GL
にオン抵抗可変のMOSトランジスタを設けた場合、該
電源配線VL及びグランド配線GLの抵抗値が大きくな
って消費電力が増大すると共に、ラッチ回路31のドラ
イブ能力が低下してデータ線DLa,DLb対へのデー
タ出力速度が低下する。さらに、電源配線VL及びグラ
ンド配線GLに接続されたMOSトランジスタのゲート
電圧を制御するために、制御線数が増大してシリアルア
クセスメモリの制御が複雑化するという欠点が生じる。
びグランド配線GLにMOSトランジスタを接続しない
で、図2のようなセンス駆動信号SN,SPを供給する
ためのセンス駆動用NMOS13a及びPMOS13b
の各ゲート幅を大きくしてドライブ能力を上げることが
考えられる。このようにすれば、ラッチ回路31のデー
タにセンスアンプ12が負けないので、該センスアンプ
12からラッチ回路31へ的確にデータ転送が行える。
しかし、センス時の電源VCC及びGNDノイズが大き
くなり、他回路が誤動作するおそれがあり、未だ技術的
に充分満足のゆくシリアルアクセスメモリを提供するこ
とが困難であった。
として、センス時の電源VCC及びGNDノイズを大き
くすることなく、データ転送を確実に行うと共にデータ
線DLa,DLb対へのデータ出力速度の低下を防止す
ることが困難な点について解決したシリアルアクセスメ
モリを提供するものである。
に、本発明のうちの第1の発明は、ワード線とビット線
対との交差箇所に配置されたメモリセルと、センス駆動
信号に基づき、前記ビット線対に現れる電位差を増幅す
るセンスアンプと、データ転送制御信号に基づき、前記
センスアンプとラッチ回路との間のデータの転送を行う
転送ゲートとを備えたシリアルアクセスメモリにおい
て、電源電位及び接地電位に接続され、セ ンス制御信号
によりオン、オフ動作して前記センス駆動信号を前記セ
ンスアンプに供給するセンス駆動トランジスタと、前記
データ転送制御信号により制御され、前記データ転送時
のみ前記センスアンプに対する駆動能力を大きくする駆
動能力可変手段とを設けている。 第2の発明は、第1の
発明のシリアルアクセスメモリにおいて、前記駆動能力
可変手段は、前記センス駆動トランジスタに並列接続さ
れたトランジスタで構成されている。
セスメモリにおいて、前記センス駆動トランジスタは、
前記電源電位と前記センスアンプとの間に接続された第
1のPMOSと、前記接地電位と前記センスアンプとの
間に接続された第1のNMOSとを含み、前記駆動能力
可変手段は、前記電源電位と前記センスアンプとの間に
接続された第2のPMOSと、前記接地電位と前記セン
スアンプとの間に接続された第2のNMOSとで構成さ
れている。 第4の発明は、第3の発明のシリアルアクセ
スメモリにおいて、前記第2のPMOS及び前記第2の
NMOSのうち、一方は前記データ転送制御信号により
制御され、かつ他方は前記データ転送制御信号の逆相信
号により制御される。
クセスメモリを構成したので、センス時においてセンス
駆動トランジスタによって小さなドライブ能力でセンス
アンプが駆動される。そのため、センス時の電源電位及
び接地電位ノイズが小さくなる。センスアンプによって
ビット線対上の電位差を増幅し、それを転送ゲートを介
してラッチ回路へ転送する際、データ転送制御信号によ
り制御される駆動能力可変手段によってセンス駆動トラ
ンジスタのドライブ能力が大きくなるため、該センスア
ンプ側のデータが該転送ゲートを介してラッチ回路側へ
的確に転送される。例えば、転送ゲートがオフ状態にな
ると、ラッチ回路に保持されたデータがデータ線等へ高
速に出力される。
らラッチ回路へのデータ転送時に、例えば、転送ゲート
をオン状態にするためのデータ転送制御信号によってト
ランジスタをオンし、センス駆動トランジスタ側のドラ
イブ能力を大きくする。これにより、センスアンプ側の
ドライブ能力がラッチ回路側のドライブ能力よりも大き
くなって確実なデータ転送が行える。従って、前記課題
を解決できるのである。
セスメモリの回路図であり、従来の図2中の要素と共通
の要素には共通の符号が付されている。このシリアルア
クセスメモリでは、SAM部30側の各ラッチ回路31
に従来通りのドライブ能力を持たせ、RAM部10側の
センス駆動用NMOS13a及びPMOS13bに代え
て、それよりもゲート幅を小さくしたドライブ能力の小
さなセンス駆動用の第1のNMOS43a及び第1のP
MOS43bを設けている。このNMOS43aは、ド
レインがGND(接地電位)に接続され、センス制御信
号φNでゲート制御されてセンス駆動信号SNを各セン
スアンプ12へ供給するトランジスタである。PMOS
43bは、ドレインが電源VCC(電源電位)に接続さ
れ、センス制御信号φPでゲート制御されてセンス駆動
信号SPを各センスアンプ12へ供給するトランジスタ
である。
S43a及びPMOS43bと並列に、転送補償用の第
2のNMOS44a及び第2のPMOS44bをそれぞ
れ接続し、データ転送制御信号DTでNMOS44aを
オン、オフ制御すると共に、該データ転送制御信号DT
をインバータ45で反転してPMOS44bをオン、オ
フ制御するようになっている。その他の回路構成は、従
来の図2と同一である。
記憶されたデータを読出す場合、図示しないデコーダで
ワード線WLが“H”レベルとなり、メモリセル11内
のNMOS11aがオンし、キャパシタ11bの蓄積電
荷がビット線BLa,BLb対へ出力され、該BLa,
BLb対に微小な電位差が生じる。
が“L”レベルになると、センス駆動用NMOS43a
及びPMOS43bがオンし、“L”レベルのセンス駆
動信号SN及び“H”レベルのセンス駆動信号SPが各
センスアンプ12へ供給され、それらのセンスアンプ1
2が動作する。各センスアンプ12が動作すると、ビッ
ト線BLa,BLb対上の微小な電位差が増幅され、そ
のビット線BLa,BLb対の一方が“H”レベル、他
方が“L”レベルとなる。
ベルになると、データ転送用NMOS20a,20b対
がオン状態になると共に、転送補償用NMOS44a及
びPMOS44bがオン状態となる。これにより、セン
スアンプ12のセンス駆動能力が向上し、ビット線BL
a,BLb対上のデータがデータ転送用NMOS20
a,20b対を通してSAM部30側の各ラッチ回路3
1のノード32a,32bへ送られ、該ラッチ回路31
でラッチされる。
レベルになってデータ転送用NMOS20a,20b対
がオフ状態になっても、読出しデータがラッチ回路31
に保持される。そして、図示しないデコーダ等によって
選択された選択信号CSが“H”レベルになると、選択
用のNMOS33a,33b対がオン状態となり、ラッ
チ回路31に保持されたデータが、該選択用NMOS3
3a,33b対を介してデータ線DLa,DLb対へ出
力される。
点を有している。 (i) センス駆動用NMOS43a及びPMOS43
bは、従来よりゲート幅が小さくドライブ能力が小さい
ため、センス時の電源VCC及びGNDノイズが従来よ
り小さくなる。 (ii) センスアンプ12からラッチ回路31へのデー
タ転送時に、従来の回路では、該ラッチ回路31のデー
タによってセンスアンプ12が逆転するおそれがあった
が、データ転送制御信号DTによってデータ転送中のみ
転送補償用NMOS44a及びPMOS44bがオン状
態となってセンスドライブ能力が大きくなるため、前記
のようなデータの逆転のおそれがなく、データ転送を確
実に行える。 (iii) SAM部30側のラッチ回路31のドライブ能
力を従来より大きくすることが可能となり、それによっ
てデータ線DLa,DLb対への出力速度を高速化でき
る。 (iv) 転送補償用NMOS44a及びPMOS4b
は、データ転送制御信号DTでゲート制御しているの
で、タイミング調整が不要になると共に、信号線の数が
増大しないので、制御が簡単になるという利点もある。
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。 (a)上記実施例では、ドライブ能力可変手段を転送補
償用NMOS44a及びPMOS44bで構成したが、
これに代えて、センス駆動用NMOS43a及びPMO
S43bに従来と同様のドライブ能力を持たせ、センス
時には小さなセンス制御信号φN,φPによって該NM
OS43a及びPMOS43bをゲート制御して小さな
ドライブ能力でセンスアンプ12を駆動し、データ転送
時に、データ転送制御信号DTに基づきゲート回路等を
介して該センス制御信号φN,φPを大きくし、該NM
OS43a及びPMOS43bのドライブ能力を大きく
する構成にしても、上記実施例とほぼ同様の利点が得ら
れる。 (b) 図1のRAM部10側のメモリセル11あるい
はセンスアンプ12を他のトランジスタ構成にしたり、
さらにSAM部30側のラッチ回路31を他のトランジ
スタ構成にする等、種々の変形が可能である。
によれば、センス駆動トランジスタのゲート幅等を小さ
くしてドライブ能力を小さくすることにより、センス時
の電源電位及び接地電位ノイズを小さくできる。しか
も、データ転送時には、データ転送制御信号により制御
される駆動能力可変手段によってセンス駆動トランジス
タのドライブ能力が大きくなるため、ラッチ回路側のデ
ータによってセンスアンプが逆転するおそれがなく、該
センスアンプからラッチ回路へ的確にデータ転送を行う
ことができる。
より大きくすることが可能になり、それによってデータ
線等への出力速度を高速化できる。その上、駆動能力可
変手段は、データ転送制御信号によってセンス駆動トラ
ンジスタのドライブ能力を変える構成であるため、タイ
ミング制御が不要になると共に、制御線の数が増えない
ので、データ転送時の制御が簡単になる。
手段をトランジスタで構成しているので、センスアンプ
に対するドライブ能力を、簡単な構成で容易に変えるこ
とができる。
の回路図である。
る。
Claims (4)
- 【請求項1】 ワード線とビット線対との交差箇所に配
置されたメモリセルと、 センス駆動信号に基づき、前記ビット線対に現れる電位
差を増幅するセンスアンプと、 データ転送制御信号に基づき、前記センスアンプとラッ
チ回路との間のデータの転送を行う転送ゲートとを備え
たシリアルアクセスメモリにおいて、 電源電位及び接地電位に接続され、センス制御信号によ
りオン、オフ動作して前記センス駆動信号を前記センス
アンプに供給するセンス駆動トランジスタと、前記データ転送制御信号により制御され、 前記データ転
送時のみ前記センスアンプに対する駆動能力を大きくす
る駆動能力可変手段とを設けたことを特徴とするシリア
ルアクセスメモリ。 - 【請求項2】 請求項1記載のシリアルアクセスメモリ
において、 前記駆動能力可変手段は、前記センス駆動トランジスタ
に並列接続されたトランジスタで構成されていることを
特徴とするシリアルアクセスメモリ。 - 【請求項3】 請求項2記載のシリアルアクセスメモリ
において、 前記センス駆動トランジスタは、前記電源電位と前記セ
ンスアンプとの間に接続された第1のPチャネル型MO
Sトランジスタと、前記接地電位と前記センスアンプと
の間に接続された第1のNチャネル型MOSトランジス
タとを含み、 前記駆動能力可変手段は、前記電源電位と前記センスア
ンプとの間に接続された第2のPチャネル型MOSトラ
ンジスタと、前記接地電位と前記センスアンプとの間に
接続された第2のNチャネル型MOSトランジスタとで
構成されていることを特徴とするシリアルアクセスメモ
リ。 - 【請求項4】 請求項3記載のシリアルアクセスメモリ
において、 前記第2のPチャネル型MOSトランジスタ及び前記第
2のNチャネル型MOSトランジスタのうち、一方は前
記データ転送制御信号により制御され、かつ他方は前記
データ転送制御信号の逆相信号により制御されることを
特徴とするシリ アルアクセスメモリ。
Priority Applications (2)
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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