JPH0325791A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0325791A JPH0325791A JP1161235A JP16123589A JPH0325791A JP H0325791 A JPH0325791 A JP H0325791A JP 1161235 A JP1161235 A JP 1161235A JP 16123589 A JP16123589 A JP 16123589A JP H0325791 A JPH0325791 A JP H0325791A
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- data
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 230000007423 decrease Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ装置に関し、特にその動作マージ
ンの改善に関するものである．〔従来の技術〕 第２図は従来の半導体メモリ装置の一例を示す．図にお
いて、１は記憶要素、２は行選択線、３ａ，３ｂは列線
対、４はセンスアンプ、５ａ．５ｂはセンス駆動信号で
ある．本例は本発明の主たる実施例としたダイナミック
形メモリの場合を示す． 記憶要素１，センスアンプ４等の構成要素は本発明に直
接関係ないので説明を省略する．６ａ，６ｂはデータ転
送ゲート、７はデータ転送制御信号、８，９、１０．１
１はそれぞれＣＭＯＳインバータであり、交叉結合され
ることによりラッチ回路を構成している，１２ａ．１２
ｂはそれぞれインバータ８，９、１０．１１の出力接点
、１３ａ．１３ｂは列選択ゲート、１４は列選択線、１
５ａ．１５ｂは入力または／および出力信号線対である
．１６は上記ラッチ回路列の電源配線、１７は同じ＜Ｇ
ＮＤ配線である． 次にデータ出力時の動作について説明する．行選択線２
で選択された行の記憶素子１内のデータはセンスアンブ
４及びセンス駆動信号５によって増幅されて列線３ａ，
３ｂに現われる。このデータはデータ転送制御信号７，
データ転送ゲ−｝６ａ．６ｂによって出力接点１２ａ，
１２ｂに伝えられ、転送ゲー｝６ａ，６ｂが閉じられた
後もラッチ回路８〜１ｌに保持される．このようにして
保持されたデータは列選択線１４で列選択ゲ−４１３ａ
，１３ｂが活性化されることにより入出力信号線１５ａ
，１５ｂへ出力される．〔発明が解決しようとする課題
〕 従来の半導体メモリ装置は以上のように構成されていた
ので、ラッチ回路８〜１１のトランジスタサイズが、セ
ンスアンブ４のサイズと比較して大きすぎるとラッチ回
路のドライブ能力がセンスアンプのドライブ能力より大
きくなってデータ転送時にセンスアンプの方が反転して
しまったり、一方小さすぎると出力信号線対へのデータ
出力速度が遅くなったりするという問題点があった．本
発明は上記のような問題点を解消するためになされたも
ので、データ転送が正確に行える，データ転送マージン
を広げることができ、かつ出力信号線対へのデータ出力
速度が遅くなることなく高速アクセスを可能とできる半
導体メモリ装置を提供することを目的とする． 〔課題を解決するための手段〕 本発明にかかる半導体メモリ装置は、複数の記憶要素と
行選択線，列線対．およびセンスアンプから構戒される
メモリアレイと、上記各列線対に付随し、２個のインバ
ータで構成されるラッチ回路列と、上記列線対と上記ラ
ッチ回路との間に設けられたスイッチング手段と、上記
ラッチ回路列に接続される電源またはＧＮＤ線の抵抗を
可変とする手段とを備えたものである． 〔作用〕 本発明における半導体メモリ装置では、データ転送時に
はラッチ回路列に接続される電源またはＧＮＤ線の抵抗
を上げてラッチ回路のドライブ能力を下げることによっ
てセンスアンプが反転する恐れはなくなり、一方出力信
号線対へのデータ出力時等にはラッチ回路のドライブ能
力を元に戻すことによって高速データ出力，ひいては高
速アクセスを得ることができる． 〔実施例〕 以下、この発明の一実施例を図について説明する． 第１図はこの発明の一実施例による半導体メモリ装置の
回路図であり、図において、第２図と同一符号は同一部
分を示す。１８．１９はラッチ回路列に接続される電源
またはＧＮＤ線の抵抗を可変とする手段としてのＭＯＳ
トランジスタであり、これは、そのゲートに印加される
電圧に応じてその導電度が変化するものである． 次に動作について説明する． 行選択線２で選択された行の記憶素子１内のデータはセ
ンスアンブ４で増幅されて列線３ａ．３ｂに現われる。
ンの改善に関するものである．〔従来の技術〕 第２図は従来の半導体メモリ装置の一例を示す．図にお
いて、１は記憶要素、２は行選択線、３ａ，３ｂは列線
対、４はセンスアンプ、５ａ．５ｂはセンス駆動信号で
ある．本例は本発明の主たる実施例としたダイナミック
形メモリの場合を示す． 記憶要素１，センスアンプ４等の構成要素は本発明に直
接関係ないので説明を省略する．６ａ，６ｂはデータ転
送ゲート、７はデータ転送制御信号、８，９、１０．１
１はそれぞれＣＭＯＳインバータであり、交叉結合され
ることによりラッチ回路を構成している，１２ａ．１２
ｂはそれぞれインバータ８，９、１０．１１の出力接点
、１３ａ．１３ｂは列選択ゲート、１４は列選択線、１
５ａ．１５ｂは入力または／および出力信号線対である
．１６は上記ラッチ回路列の電源配線、１７は同じ＜Ｇ
ＮＤ配線である． 次にデータ出力時の動作について説明する．行選択線２
で選択された行の記憶素子１内のデータはセンスアンブ
４及びセンス駆動信号５によって増幅されて列線３ａ，
３ｂに現われる。このデータはデータ転送制御信号７，
データ転送ゲ−｝６ａ．６ｂによって出力接点１２ａ，
１２ｂに伝えられ、転送ゲー｝６ａ，６ｂが閉じられた
後もラッチ回路８〜１ｌに保持される．このようにして
保持されたデータは列選択線１４で列選択ゲ−４１３ａ
，１３ｂが活性化されることにより入出力信号線１５ａ
，１５ｂへ出力される．〔発明が解決しようとする課題
〕 従来の半導体メモリ装置は以上のように構成されていた
ので、ラッチ回路８〜１１のトランジスタサイズが、セ
ンスアンブ４のサイズと比較して大きすぎるとラッチ回
路のドライブ能力がセンスアンプのドライブ能力より大
きくなってデータ転送時にセンスアンプの方が反転して
しまったり、一方小さすぎると出力信号線対へのデータ
出力速度が遅くなったりするという問題点があった．本
発明は上記のような問題点を解消するためになされたも
ので、データ転送が正確に行える，データ転送マージン
を広げることができ、かつ出力信号線対へのデータ出力
速度が遅くなることなく高速アクセスを可能とできる半
導体メモリ装置を提供することを目的とする． 〔課題を解決するための手段〕 本発明にかかる半導体メモリ装置は、複数の記憶要素と
行選択線，列線対．およびセンスアンプから構戒される
メモリアレイと、上記各列線対に付随し、２個のインバ
ータで構成されるラッチ回路列と、上記列線対と上記ラ
ッチ回路との間に設けられたスイッチング手段と、上記
ラッチ回路列に接続される電源またはＧＮＤ線の抵抗を
可変とする手段とを備えたものである． 〔作用〕 本発明における半導体メモリ装置では、データ転送時に
はラッチ回路列に接続される電源またはＧＮＤ線の抵抗
を上げてラッチ回路のドライブ能力を下げることによっ
てセンスアンプが反転する恐れはなくなり、一方出力信
号線対へのデータ出力時等にはラッチ回路のドライブ能
力を元に戻すことによって高速データ出力，ひいては高
速アクセスを得ることができる． 〔実施例〕 以下、この発明の一実施例を図について説明する． 第１図はこの発明の一実施例による半導体メモリ装置の
回路図であり、図において、第２図と同一符号は同一部
分を示す。１８．１９はラッチ回路列に接続される電源
またはＧＮＤ線の抵抗を可変とする手段としてのＭＯＳ
トランジスタであり、これは、そのゲートに印加される
電圧に応じてその導電度が変化するものである． 次に動作について説明する． 行選択線２で選択された行の記憶素子１内のデータはセ
ンスアンブ４で増幅されて列線３ａ．３ｂに現われる。
このデータはデータ転送信号７，データ転送ゲート６ａ
，６ｂによってラッチ回路８〜１１に伝えられる．この
とき、製造プロセスの欠陥等によりセンスアンブ４のド
ライブ能力が小さく、ラッチ回路８〜１１のドライブ能
力との間に差ができていたとしても、それに応じてＭＯ
Ｓトランジスタ１８．１９の導電度が低くなるように、
該ＭＯＳ｝ランジスタ１８．１９に適度のゲート電圧を
与えると、該ラッチ回路８〜１１に接続される電源また
はＧＮＤ′ａの抵抗が大きくなることによってラッチ回
路のドライブ能力が下がり、これによりラッチ回路８〜
１１がセンスアンプ４を反転するということはなくなり
、容易にデータを転送することができる． 上記データ転送時以外には上記ＭＯＳ｝ランジスタ１８
，１９のゲート電圧を調整してその導電度を高くなるよ
うにし、従来回路と同様の状態とすることにより、出力
信号線対へのデータ出力時等にも、ラッチ回路８〜１１
の安定性．アクセス速度に支障がでる恐れはなくなり、
容易に高速アクセスを得ることができる。
，６ｂによってラッチ回路８〜１１に伝えられる．この
とき、製造プロセスの欠陥等によりセンスアンブ４のド
ライブ能力が小さく、ラッチ回路８〜１１のドライブ能
力との間に差ができていたとしても、それに応じてＭＯ
Ｓトランジスタ１８．１９の導電度が低くなるように、
該ＭＯＳ｝ランジスタ１８．１９に適度のゲート電圧を
与えると、該ラッチ回路８〜１１に接続される電源また
はＧＮＤ′ａの抵抗が大きくなることによってラッチ回
路のドライブ能力が下がり、これによりラッチ回路８〜
１１がセンスアンプ４を反転するということはなくなり
、容易にデータを転送することができる． 上記データ転送時以外には上記ＭＯＳ｝ランジスタ１８
，１９のゲート電圧を調整してその導電度を高くなるよ
うにし、従来回路と同様の状態とすることにより、出力
信号線対へのデータ出力時等にも、ラッチ回路８〜１１
の安定性．アクセス速度に支障がでる恐れはなくなり、
容易に高速アクセスを得ることができる。
以上のように本発明によれば、ラッチ回路列に接続され
る電源またはＧＮＤ線の抵抗を可変とする手段を設け、
データ転送時には該′ｇｌ源またはＧＮＤ線の抵抗を大
きくしてラッチ回路のドライブ能力を下げるようにした
から、該データ転送時にもセンスアンプが反転する恐れ
はなくなってデー夕転送マージンを広げることができ、
またデータ転送時以外には出力信号線対へのデータ出力
速度等が遅くなることなく容易に高速アクセスを得るこ
とができる効果がある。
る電源またはＧＮＤ線の抵抗を可変とする手段を設け、
データ転送時には該′ｇｌ源またはＧＮＤ線の抵抗を大
きくしてラッチ回路のドライブ能力を下げるようにした
から、該データ転送時にもセンスアンプが反転する恐れ
はなくなってデー夕転送マージンを広げることができ、
またデータ転送時以外には出力信号線対へのデータ出力
速度等が遅くなることなく容易に高速アクセスを得るこ
とができる効果がある。
第１図は本発明の一実施例による半導体メモリ装置の構
成図、第２図は従来の半導体メモリ装置の構戒図である
． 図中、ｌは記憶要素、２は行選択線、３ａ．３ｂは列線
対、４はセンスアンプ、５ａ，５ｂはセンス駆動信号、
６ａ，６ｂはデータ転送ゲート、７はデータ転送制御信
号、８，９．１０．１１はラッチ回路を構成するＣＭＯ
Ｓインバータ、１２ａ、１２ｂはインバータの出力接点
、１３ａ，１３ｂは列選択ゲート、１４は列選択線、１
５ａ５１ ５ ｂ ハ出力信号線対、１６４１１Ｋｍ配
線、１７はＧＮＤ配線、１Ｂ，ｉ９はＭＯＳ｝ランジス
タ（抵抗可変手段）である。
成図、第２図は従来の半導体メモリ装置の構戒図である
． 図中、ｌは記憶要素、２は行選択線、３ａ．３ｂは列線
対、４はセンスアンプ、５ａ，５ｂはセンス駆動信号、
６ａ，６ｂはデータ転送ゲート、７はデータ転送制御信
号、８，９．１０．１１はラッチ回路を構成するＣＭＯ
Ｓインバータ、１２ａ、１２ｂはインバータの出力接点
、１３ａ，１３ｂは列選択ゲート、１４は列選択線、１
５ａ５１ ５ ｂ ハ出力信号線対、１６４１１Ｋｍ配
線、１７はＧＮＤ配線、１Ｂ，ｉ９はＭＯＳ｝ランジス
タ（抵抗可変手段）である。
Claims (1)
- （１）複数の記憶要素と行選択線、列線対、およびセン
スアンプから構成されるメモリアレイと、上記各列線対
に付随し、２個のインバータで構成されるラッチ回路列
と、 上記列線対と上記ラッチ回路列との間に設けられたスイ
ッチング手段と、 上記ラッチ回路列に接続される電源またはグランド線の
抵抗を可変とする手段とを備えたことを特徴とする半導
体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161235A JPH0325791A (ja) | 1989-06-23 | 1989-06-23 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161235A JPH0325791A (ja) | 1989-06-23 | 1989-06-23 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0325791A true JPH0325791A (ja) | 1991-02-04 |
Family
ID=15731207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161235A Pending JPH0325791A (ja) | 1989-06-23 | 1989-06-23 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0325791A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04146587A (ja) * | 1990-10-08 | 1992-05-20 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| US5361236A (en) * | 1991-12-19 | 1994-11-01 | Oki Electric Industry Co., Ltd. | Serial access memory |
| US5698757A (en) * | 1996-06-26 | 1997-12-16 | Phillips Petroleum Company | Hydrodealkylation catalyst composition and process therewith |
| US6208566B1 (en) | 1998-04-28 | 2001-03-27 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit |
| JP2012015336A (ja) * | 2010-06-30 | 2012-01-19 | Nuflare Technology Inc | 偏向アンプの評価方法および荷電粒子ビーム描画装置 |
-
1989
- 1989-06-23 JP JP1161235A patent/JPH0325791A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04146587A (ja) * | 1990-10-08 | 1992-05-20 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| US5361236A (en) * | 1991-12-19 | 1994-11-01 | Oki Electric Industry Co., Ltd. | Serial access memory |
| US5698757A (en) * | 1996-06-26 | 1997-12-16 | Phillips Petroleum Company | Hydrodealkylation catalyst composition and process therewith |
| US5807799A (en) * | 1996-06-26 | 1998-09-15 | Phillips Petroleum Company | Catalyst composition and process therewith |
| US6208566B1 (en) | 1998-04-28 | 2001-03-27 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit |
| JP2012015336A (ja) * | 2010-06-30 | 2012-01-19 | Nuflare Technology Inc | 偏向アンプの評価方法および荷電粒子ビーム描画装置 |
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