JP3105229B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP3105229B2 JP02244586A JP24458690A JP3105229B2 JP 3105229 B2 JP3105229 B2 JP 3105229B2 JP 02244586 A JP02244586 A JP 02244586A JP 24458690 A JP24458690 A JP 24458690A JP 3105229 B2 JP3105229 B2 JP 3105229B2
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    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material

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Description

【発明の詳細な説明】 ［概要］ 半導体装置に関し、 ホットキャリアが発生するような強電界が集中する領
域においても、ホットキャリアによる素子の特性及び信
頼性の低下を防止することができる半導体装置を提供す
ることを目的とし、 半導体基板と、前記半導体基板上に設けられ、前記半
導体基板の強電界が集中する領域上に空隙を形成する絶
縁層とを有し、前記空隙により、前記強電界が集中する
領域に発生したホットキャリアが前記絶縁層中に注入、
捕獲されることを防止するように構成する。
［産業上の利用分野］ 本発明は半導体装置及びその製造方法に関する。
近年の半導体集積回路の集積度の向上による素子の微
細化に伴い、素子内における局所的な電界の集中が顕著
になってきた。その結果、強電界の集中する領域でホッ
トキャリアが発生し、素子の信頼性を低下させるという
問題が起きている。そこで、ホットキャリアによる素子
の信頼性低下をいかに防止するかが大きな課題となって
いる。
［従来の技術］ 従来の半導体装置における例えばホットエレクトロン
の発生を説明する。
従来のMOS型トランジスタでは、電界集中の緩和及び
ホットエレクトロンによる素子特性の劣化を防止するた
め、第16図（ａ）に示されるように、LDD（Lightly Dop
ed Drain−souce）構造が用いられている。
即ち、フィールド酸化膜22によって素子分離されてい
る能動素子領域のｐ型シリコン基板21表面には、n-型低
濃度不純物領域23とn+型高濃度不純物領域24との二重構
造からなるｎ型ソース、ドレイン領域25が形成され、LD
D構造をなしている。これらｎ型ソース、ドレイン領域2
5のn-型低濃度不純物領域23に挟まれたチャネル領域26
上には、ゲート酸化膜27を介して、ゲート電極28が設け
られている。
また、このゲート電極28側壁にはサイドウォール層29
が形成されている。更に、全面には絶縁層31が堆積され
ており、この絶縁層31に開口したコンタクト窓を介し
て、ｎ型ソース、ドレイン領域25のn+型高濃度不純物領
域24上にソース、ドレイン電極32が形成されている。
このように、ｎ型ソース、ドレイン領域25がn-型低濃
度不純物領域23とn+型高濃度不純物領域24との二重構造
となっているため、特にドレイン領域近傍における強電
界の集中が緩和され、ホットエレクトロンの発生を抑制
している。
［発明が解決しようとする課題］ しかし、半導体素子の微細化に伴い、上記従来のLDD
構造のMOS型トランジスタにおいても電界集中の緩和が
充分ではなくなり、その改善が必要となっている。
即ち、従来のLDD構造のMOS型トランジスタにおいて
は、その動作時に、ゲート電極28に印加されたゲート電
界により、チャネル領域26表面に電流の通り道であるチ
ャネル64が形成され、ｎ型ソース、ドレイン領域25間に
電流が流れるようになる。
ところが、特にドレイン領域近傍には大きな電界が集
中するため、この部分ではキャリア、例えば電子が大き
く加速される。そしてその運動エネルギーが1/2KT（Ｋ
はボルツマン定数、Ｔは絶対温度を示す。）を越える運
動エネルギーをもつようになると、いわゆるホットエレ
クトロンとなる。素子の微細化に伴うチャネル長の短縮
化により、キャリアのチャネル領域における衝突の確率
は小さくなるため、それだけ電子が加速されてホットエ
レクトロンの発生確率が大きくなる。
こうして発生したホットエレクトロンは、ドレイン近
傍での半導体原子との衝突による進路の変更と、ゲート
電極28からのクーロン力の作用によって、第16図（ｂ）
に示されるように、LDD構造のゲート電極28側壁のサイ
ドウォール層29内部に注入されるようになる。
このようにしてサイドウォール層29底面に注入されて
トラップされた電荷量が次第に増加してくると、n-型低
濃度不純物領域23表面をｐ形反転させ、チャネル電流の
流れを阻害するようになる。このようなメカニズムによ
り、MOS型トランジスタの特性及び信頼性が低下するこ
とになる。
また、バイポーラ型トランジスターにおいても、ベー
スとエミッタの接する界面付近において、MOS型トラン
ジスターの場合と類似したメカニズムによって、素子の
劣化が発生する。
例えばベース抵抗を小さくし、コレクタ−ベース間容
量等の寄生容量を小さくするセルフアライン（Self−al
ign）構造のバイポーラ型トランジスタを用いて説明す
る。
第17図（ａ）はこのバイポーラ型トランジスタを示す
断面図、第17図（ｂ）はその一部拡大図である。
ｐ型シリコン基板41上にn+型コレクタ埋込み層42が埋
め込まれ、このn+型コレクタ埋込み層42上にn-型コレク
ター領域43及びn+型コレクタコンタクト領域45がフィー
ルド酸化膜44によって分離して形成され、n-型コレクタ
領域43表面にはp+型外部ベース領域46及びp-型内部ベー
ス領域47が形成され、p-型内部ベース領域47表面にはn+
型エミッタ領域48が形成されている。そしてp+型外部ベ
ース領域46上及びn+型エミッタ領域48上には、それぞれ
ｐ型及びｎ型の不純物がドープされたポリシリコン層か
らなるベース引出し電極49及びエミッタ引出し電極50が
形成されている。
また、全面を覆う絶縁層51に開口したコンタクト窓を
介して、n+型コレクタコンタクト領域45上、ベース引出
し電極49上及びエミッタ引出し電極50上には、それぞれ
Alからなるコレクタ電極52、ベース電極53及びエミッタ
電極54が形成されている。
いま、ベース電極53とエミッタ電極54との間に逆バイ
アスが印加されると、p-型内部ベース領域47とn+型エミ
ッタ領域48との接合部分に空乏層が形成される。このと
き、セルフアライン構造の特徴からp+型外部ベース領域
46とn+型エミッタ領域48とに挟まれたp-型内部ベース領
域47の長さが短いため、形成される空乏層の幅は比較的
狭い。従って、ベース−エミッタ間に高電界が印加され
ると、空乏層内で対発生したキャリアがこの高電界によ
って加速されてホットキャリアとなる。そしてその一部
はp-型内部ベース領域47上の絶縁層51中に注入され、ト
ラップされる。例えば正孔が絶縁層51中にトラップされ
るとp-型内部ベース領域47表面がｎ形反転し、ベース抵
抗が高くなり、ひいては表面の空間電荷領域における再
結合が増加し、電流増幅率hFEを低下させてしまう。
このようにしてバイポーラ型トランジスタにおいて
も、MOS型トランジスタと同様にホットキャリアの発生
による素子特性の劣化が生じる。
そこで本発明は、ホットキャリアが発生するような強
電界が集中する領域においても、ホットキャリアによる
素子の特性及び信頼性の低下を防止することができる半
導体装置及びその製造方法を提供することを目的とす
る。
［課題を解決するための手段］ 第１図及び第２図は、それぞれ本発明の原理説明図で
ある。
第１図において、半導体基板11表面に、局所的な強電
界が集中する領域12が形成されている。このような強電
界の集中は、例えば強い逆バイアスが印加されたpn接合
に形成される空乏層内等に発生する。そして半導体基板
11上には絶縁層13が設けられているが、この半導体基板
11の強電界が集中する領域12表面と絶縁層13底面との間
には空隙14が形成されている。
このように本発明は半導体基板11の強電界が集中する
領域12上に空隙14が形成されている点に特徴がある。
次に、動作を説明する。
いま、強電界が集中する領域12内に注入されてきたキ
ャリア又は強電界が集中する領域12内において対発生し
たキャリアは、この強電界によって加速されて大きな運
動エネルギーをもつホットキャリアとなる。そしてこの
ホットキャリアは強電界が集中する領域12内の半導体原
子と衝突して進路を変更する。このとき、例えば半導体
基板11上方からクーロン力の作用が加わったりすると、
一定方向への例えば上方への進路変更の確率は特に高く
なる。
しかし、この強電界が集中する領域12上には空隙14が
形成されているため、強電界が集中する領域12からホッ
トキャリアが飛び出し、空隙14を突き抜けて絶縁層13に
注入されることはない。即ち、強電界が集中する領域12
上に、ホットキャリアをトラップする絶縁層13が存在し
ないため、ホットキャリアが発生しても電荷の蓄積が生
ぜず、従って特性や信頼性を低下させることもない。
また、第２図においては、半導体基板11上に絶縁層13
が設けられ、半導体基板11の強電界が集中する領域12表
面と絶縁層13底面との間に空隙14が形成されているのは
上記第１図と同じであるが、この型劇14内の強電界が集
中する領域12上に絶縁薄膜15が形成されている。
このように本発明は強電界が集中する領域12上に絶縁
薄膜15を介して空隙14が形成されていてもよい。
次に、動作を説明する。
強電界が集中する領域12上に絶縁薄膜15が形成されて
いるため、強電界によって発生したホットキャリアの一
部は絶縁薄膜15中に蓄積される。しかし絶縁薄膜15はそ
の膜厚が極めて薄くかつその上方が空隙14となっている
ため、絶縁薄膜15に蓄積される電荷量を極めて小さく抑
制することができ、また一定量の電荷が蓄積されるとそ
れ以上の電荷の蓄積は生じない。
従って、この蓄積電荷量を所定の値以下に抑制するこ
とにより、特性及び信頼性を低下させることが可能とな
る。
また、半導体基板11の強電界が集中する領域12表面を
真空又は空気に晒すことが望ましくない場合は、絶縁薄
膜15の存在によってその表面が保護される。
［作用］ 本発明は、局所的に強電界が集中する領域12上に、空
隙14を設けるか又は絶縁薄膜15を介して空隙14を設ける
ことにより、強電界が集中する領域12に発生するホット
キャリアが注入されトラップされる絶縁層自体が存在し
ないため、ホットキャリアが絶縁層中に累積的に蓄積さ
れることはなくなる。
これにより、強電界が集中する領域において発生する
ホットキャリアに起因する半導体装置の特性及び信頼性
の劣化を防止することができる。
［実施例］ 以下、本発明を図示する実施例に基づいて具体的に説
明する。
（１）第１の実施例 第３図（ａ）は本発明の第１の実施例によるMOS型ト
ランジスタを示す断面図、第３図（ｂ）はその一部拡大
図である。
ｐ型シリコン基板21表面は、フィールド酸化膜22によ
って素子分離されている。そしてその能動素子領域のｐ
型シリコン基板21表面には、n-型低濃度不純物領域23と
n+型高濃度不純物領域24との二重構造からなるｎ型ソー
ス、ドレイン領域25が形成され、LDD構造をなしてい
る。これらｎ型ソース、ドレイン領域25のn-型低濃度不
純物領域23に挟まれたチャネル領域26上には、ゲート酸
化膜27を介して、ゲート電極28が設けられている。
また、このゲート電極28側壁にはサイドウォール層29
が形成されている。そしてこのサイドウォール層29下部
には、空隙30が形成されている点に、本実施例の特徴が
ある。従って、ｎ型ソース、ドレイン領域25のn-型低濃
度不純物領域23上は空隙30となっていて、サイドウォー
ル層29は存在していない。
更に、全面に絶縁層31が堆積されていて、この空隙30
の口を塞いでいる。そしてこの絶縁層31に開口したコン
タクト窓を介して、ｎ型ソース、ドレイン領域25のn+型
高濃度不純物領域24上にソース、ドレイン電極32が形成
されている。
このように第１の実施例によれば、ｎ型ソース、ドレ
イン領域25のn-型低濃度不純物領域23表面とサイドウォ
ール層29底面との間に空隙30が形成されているため、強
電界集中によって発生したホットエレクトロンが半導体
原子と衝突して進路を変更しても、ゲート電極28からの
クーロン力の作用を受けても、n-型低濃度不純物領域23
表面から飛び出し空隙14を突き抜けてサイドウォール層
29に注入されトラップされることはない。
また、仮に空隙30を抜けてサイドウォール層29に一部
のホットエレクトロンがトラップされたとしてもトラッ
プされた電荷は空隙30の距離離れたサイドウォール層29
の中にしか存在できないので、トラップ電荷は空隙14の
分だけ離れたところからしか基板にクーロン力の作用を
及ぼせない。従ってその影響は格段に小さくなる。
従って、素子の微細化に伴うチャネル長の短縮化によ
りホットエレクトロンの発生確率が大きくなっても、サ
イドウォール層29底面に注入されトラップされた電荷量
によってn-型低濃度不純物領域23表面がｐ形反転してLD
D構造のMOS型トランジスタの特性及び信頼性が低下する
ことを防止することができる。
次に、第３図に示すMOS型トランジスタの第１の実施
例による製造方法を、第４図を用いて説明する。
ｐ型シリコン基板21の能動素子領域に積層した厚さ20
0Åのパッド酸化膜と厚さ1000ÅのCVD窒化膜とをマスク
として、全面を温度900℃でウエット酸化して、厚さ約5
000Åのフィールド酸化膜22を形成する。続いて、燐酸
ボイル及びHF（フッ酸）によってCVD窒化膜及びパッド
酸化膜をそれぞれ除去した後、フィールド酸化膜22によ
って分離した能動素子領域のｐ型シリコン基板21上に、
HCl（塩酸）酸化によって厚さ50〜300Åのゲート酸化膜
27を形成する（第４図（ａ）参照）。
次いで、全面に厚さ4000Åのポリシリコン層28aを堆
積した後（第４図（ｂ）参照）、ｐ型或いはｎ型不純物
を拡散して導電性をもたせるこのポリシリコン層28aを
所定の形状にパターニングしてゲート電極28を形成する
（第４図（ｃ）参照）。続いて、フィールド酸化膜22及
びゲート電極28をマスクとして、加速電圧60keV、ドー
ズ量３×1013cm-2の条件でAs（ヒ素）＋イオンを注入す
る。これによりｐ型シリコン基板21表面にn-型低濃度不
純物領域23を形成する（第４図（ｄ）参照）。
次いで、厚さ500〜1000ÅのCVD窒化膜及び厚さ2000〜
3000ÅのCVD酸化膜を順に成長させた後、異方性エッチ
ングを行ない、ゲート電極28側壁及びこのゲート電極28
近傍のゲート酸化膜27上にCVD窒化膜33を残存させ、ま
たこのCVD窒化膜33上にCVD酸化膜からなるサイドウォー
ル層34を形成する。
続いて、フィールド酸化膜22、ゲート電極28、CVD窒
化膜33及びサイドウォール層34をマスクとして、加速電
圧60keV、ドーズ量１〜５×1015cm-2の条件でAs+イオン
を注入し、ｐ型シリコン基板21表面にn+型高濃度不純物
領域24を形成する。
こうしてｐ型シリコン基板21表面にはn-型低濃度不純
物領域23とn+型高濃度不純物領域24との２重構造からな
るｎ型ソース、ドレイン領域25が形成される。また、こ
れらｎ型ソース、ドレイン領域25に挟まれたチャネル領
域26が形成される（第４図（ｅ）参照）。
次いで、燐酸を用いたコントロールエッチングによ
り、シリコン酸化膜からなるサイドウォール層34及びゲ
ート酸化膜27とのエッチング速度の差を利用して、CVD
窒化膜33のみを選択的に除去し、サイドウォール層34と
ゲート酸化膜27との間に隙間を形成する。このとき、CV
D窒化膜33のエッチングがゲート電極28にまで達してゲ
ート電極28側壁が露出しないように制御する。なお、こ
のときサイドウォール層34上部におけるゲート電極28と
の間のCVD窒化膜33も同様にエッチングされ、ここにも
隙間が形成される。
続いて、HFを用いたコントロールエッチングにより、
残存するCVD窒化膜33とのエッチング速度の差を利用し
て、サイドウォール層34下のゲート酸化膜27を除去す
る。このときも、ゲート酸化膜27のエッチングがゲート
電極28にまで達してゲート電極28側壁が露出しないよう
に制御する。こうしてサイドウォール層34底面とn-型低
濃度不純物領域23表面との間に隙間30aを形成する。
（第４図（ｆ）参照）。
次いで、全面にCVD酸化膜からなる厚さ約3000Åの絶
縁層31を堆積する。このとき、真空度を適度に下げて原
子の平均自由行程を短くすることにより、隙間30a内部
まで絶縁層31が回り込まないように制御する。こうし
て、絶縁層31により隙間30aの口を塞ぎ、n-型低濃度不
純物領域23上に空隙30を形成する。
なお、同様にして、サイドウォール層34上部における
ゲート電極28との間にも空隙が形成されるが、絶縁層31
によって覆われているため、素子特性に悪影響を及ぼす
ことはない。
続いて、n+型高濃度不純物領域24上の絶縁層31に開口
部を形成した後、この開口部を介してn+型高濃度不純物
領域24上にAl（アルミニウム）からなるソース、ドレイ
ン電極32を形成する（第４図（ｇ）参照）。
このようにして、n-型低濃度不純物領域23上に空隙30
が形成されたLDD構造のMOS型トランジスタを製造するこ
とができる。
次ぎに、第３図に示されるMOS型トランジスタの第２
の実施例による製造方法を、第５図を用いて説明する。
上記第４図（ａ）〜（ｄ）の工程と同様にして、ｐ型
シリコン基板21上にゲート酸化膜27を介してゲート電極
28を形成した後、ゲート電極28をマスクとするイオン注
入によりｐ型シリコン基板21表面にn-型低濃度不純物領
域23を形成する（第５図（ａ）参照）。
次いで、ゲート電極28をマスクとしてゲート酸化膜27
をエッチング除去した後、全面に厚さ100〜300ÅのCVD
窒化膜を堆積する。そして異方性エッチングを行ない、
ゲート電極28及びゲート電極28下のゲート酸化膜27側壁
にCVD窒化膜からなる薄いサイドウォール層35を形成す
る（第５図（ｂ）参照）。
続いて、露出したn-型低濃度不純物領域23表面及びゲ
ート電極28上面を選択的に熱酸化して、厚さ100〜300Å
のシリコン酸化膜36を形成する（第５図（ｃ）参照）。
次いで、全面に厚さ2000〜3000ÅのCVD窒化膜を堆積
した後、異方性エッチングにより、ゲート電極28側壁に
サイドウォール層35を介してCVD窒化膜からなるサイド
ウォール層37を形成する。続いて、ゲート電極28、サイ
ドウォール層35、37及びフィールド酸化膜22をマスクと
するイオン注入により、ｐ型シリコン基板21表面にn+型
高濃度不純物領域24を形成する。こうして、n-型低濃度
不純物領域23とn+型高濃度不純物領域24とからなるｎ型
ソース、ドレイン領域25を形成し、これらｎ型ソース、
ドレイン領域25に挟まれたチャネル領域26を形成する
（第５図（ｄ）参照）。
次いで、HFを用いCVD窒化膜からなるサイドウォール
層37とのエッチング速度の差を利用して、シリコン酸化
膜36を選択的にエッチング除去する。これによりサイド
ウォール層37とn-型低濃度不純物領域23との間に隙間30
aを形成する（第５図（ｅ）参照）。
なお、このシリコン酸化膜36のエッチングにおいて、
ゲート電極28側壁にはCVD窒化膜からなるサイドウォー
ル層35が形成されているため、ゲート電極28側壁が露出
しないよう制御するコントロールエッチングは必要でな
くなり、上記第１の例よりもプロセスが容易になる。
次いで、上記第４図（ｇ）の工程と同様にして、全面
に絶縁層31を堆積して隙間30aの口を塞ぎ、n-型低濃度
不純物領域23上に空隙30を形成した後、n+型高濃度不純
物領域24上にソース、ドレイン電極32を形成する（第５
図（ｆ）参照）。
このようにして、n-型低濃度不純物領域23上に空隙30
が形成されたLDD構造のMOS型トランジスタを製造するこ
とができる。
次に、第３図に示されるMOS型トランジスタの第３の
実施例による製造方法を、第６図を用いて説明する。
上記第４図（ａ）〜（ｄ）の工程と同様にして、ｐ型
シリコン基板21上にゲート酸化膜27を介してゲート電極
28を形成した後、ゲート電極28をマスクとするイオン注
入によりｐ型シリコン基板21表面にn-型低濃度不純物領
域23を形成する（第６図（ａ）参照）。
次いで、全面に厚さ2000〜3000ÅのCVD窒化膜を堆積
した後、異方性エッチングにより、ゲート電極28側壁に
CVD窒化膜からなるサイドウォール層37を形成する。続
いて、ゲート電極28及びサイドウォール層38をマスクと
するイオン注入を行ない、ｐ型シリコン基板21表面にn+
型高濃度不純物領域24を形成することにより、n-型低濃
度不純物領域23とn+型高濃度不純物領域24とからなるｎ
型ソース、ドレイン領域25及びこれらｎ型ソース、ドレ
イン領域25に挟まれたチャネル領域26を形成する（第６
図（ｄ）参照）。
次いで、HFを用いたコントロールエッチングにより、
CVD窒化膜からなるサイドウォール層37とのエッチング
速度の差を利用して、サイドウォール層38下のゲート酸
化膜27を除去する。このとき、ゲート酸化膜27のエッチ
ングがゲート電極28にまで達してゲート電極28下面が露
出しないように制御する。こうしてサイドウォール層38
底面とn-型低濃度不純物領域23表面との間に隙間30aを
形成する（第６図（ｃ）参照）。
次いで、上記第４図（ｇ）の工程と同様にして、全面
に絶縁層31を堆積して隙間30aの口を塞ぎ、n-型低濃度
不純物領域23上に空隙30を形成した後、n+型高濃度不純
物領域24上にソース、ドレイン電極32を形成する（第６
図（ｄ）参照）。
このようにして、n-型低濃度不純物領域23上に空隙30
が形成されたLDD構造のMOS型トランジスタを製造するこ
とができる。
（２）第２の実施例 次に、本発明の第２の実施例によるMOS型トランジス
タを説明する。
第７図（ａ）は第２の実施例によるMOS型トランジス
タを示す断面図、第７図（ｂ）はその一部拡大図であ
る。
第２の実施例は、上記第３図に示すMOS型トランジス
タとほぼ同様の構造をなしている。即ち、ｐ型シリコン
基板21表面にはn-型低濃度不純物領域23とn+型高濃度不
純物領域24との二重構造からなるｎ型ソース、ドレイン
領域25が形成されてLDD構造をなし、これらn-型低濃度
不純物領域23に挟まれたチャネル領域26上には、ゲート
酸化膜27を介して、ゲート電極28が設けられている。そ
してゲート電極28側壁にはサイドウォール層29が形成さ
れ、このサイドウォール層29下部には空隙30が形成され
ている。
但し、第２の実施例は、この空隙30内のn-型低濃度不
純物領域23上に絶縁薄膜39が形成されている点に特徴が
ある。従って、ｎ型ソース、ドレイン領域25のn-型低濃
度不純物領域23上は、絶縁薄膜39を介して空隙30が形成
されている。
このように第２の実施例によれば、ｎ型ソース、ドレ
イン領域25のn-型低濃度不純物領域23上は、絶縁薄膜39
を介して空隙30が形成されているため、強電界によって
発生したホットエレクトロンの一部は絶縁薄膜39中に蓄
積されるが、この絶縁薄膜39はその膜厚が極めて薄くか
つその上方が空隙30となっていることにより、絶縁薄膜
39に蓄積される電荷量を極めて小さく抑制することがで
きる。
従って、この蓄積電荷量を所定の値以下に抑制するこ
とにより、上記第１の実施例とほぼ同様にして、素子の
特性及び信頼性の劣化を防止することができる。
また、この絶縁薄膜39はn-型低濃度不純物領域23表面
が真空又は空気に晒されることを防止するため、このよ
うな表面保護の点においては、上記第１の実施例よりも
望ましい。
次に、第７図に示されるMOSトランジスタの第１の実
施例による製造方法を、第８図を用いて説明する。
上記第４図の（ａ）〜（ｅ）の工程と同様にして、ｐ
型シリコン基板21上にゲート酸化膜27を介して形成した
ゲート電極28をマスクとするイオン注入によりｐ型シリ
コン基板21表面にn-型低濃度不純物領域23を形成し、ゲ
ート電極28側壁及びこのゲート電極28近傍のゲート酸化
膜27上にCVD窒化膜33を、またこのCVD窒化膜33上にCVD
酸化膜からなるサイドウォール層34を形成した後、フィ
ールド酸化膜22、ゲート電極28、CVD窒化膜33及びサイ
ドウォール層34をマスクとするイオン注入により、ｐ型
シリコン基板21表面にn+型高濃度不純物領域24を形成し
てn-型低濃度不純物領域23とn+型高濃度不純物領域24と
の２重構造からなるｎ型ソース、ドレイン領域25を形成
する（第８図（ａ）参照）。
次いで、燐酸を用いたコントロールエッチングによ
り、CVD窒化膜33のみを選択的に除去し、サイドウォー
ル層34底面とゲート酸化膜27表面との間に隙間30aを形
成する。このとき、CVD窒化膜33のエッチングがゲート
電極28にまで達してゲート電極28側壁が露出しないよう
に制御する（第８図（ｂ）参照）。
次いで、上記第４図（ｇ）の工程と同様にして、全面
に絶縁層31を堆積して隙間30aの口を塞ぎ、サイドウォ
ール層34とゲート酸化膜27との間に空隙30を形成した
後、n+型高濃度不純物領域24上にソース、ドレイン電極
32を形成する（第８図（ｃ）参照）。
このようにして、n-型低濃度不純物領域23上にゲート
酸化膜27を介して空隙30が形成されたLDD構造のMOS型ト
ランジスタを製造することができる。即ち、この場合は
ゲート酸化膜27を絶縁薄膜として用いている。
次に、第７図に示されるMOSトランジスタの第２の実
施例による製造方法を、第９図を用いて説明する。
上記第４図の（ａ）〜（ｆ）の工程と同様にして、燐
酸を用いたコントロールエッチングにより、CVD窒化膜3
3のみを選択的に除去して、サイドウォール層34底面と
ゲート酸化膜27表面との間に隙間を形成するのに続き、
HFを用いたコントロールエッチングにより、サイドウォ
ール層34下のゲート酸化膜27をも除去して、サイドウォ
ール層34底面とn-型低濃度不純物領域23表面との間に隙
間30aを形成する（第９図（ａ）参照）。
次いで、露出したn-型低濃度不純物領域23及びn+型高
濃度不純物領域24表面並びにゲート電極28上面を選択的
に熱酸化して、n-型低濃度不純物領域23上には厚さ50〜
300Åの熱酸化膜からなる絶縁薄膜40を形成する。従っ
て、隙間30aはサイドウォール層34とn-型低濃度不純物
領域23上の絶縁薄膜40との間になる（第９図（ｂ）参
照）。
なお、第９図（ａ）に示す工程において、CVD窒化膜3
3又はゲート酸化膜27のコントロールエッチングの際に
エッチング量のバラツキによってゲート電極28側壁又は
下面を露出させても、この熱酸化により、ゲート電極28
側壁又は下面を絶縁薄膜40によって覆うことができる。
従って、CVD窒化膜33及びゲート酸化膜27のエッチング
工程は容易になる。
また、このときの熱酸化による酸化レートは、単結晶
のn-型低濃度不純物領域23上よりも多結晶のゲート電極
28上のほうが大きいため、サイドウォール層34上部にお
けるゲート電極28との間に形成される隙間は絶縁薄膜40
によってほぼ埋め込まれてしまう。
次いで、上記第８図（ｃ）の工程と同様にして、全面
に絶縁層31を堆積して隙間30aの口を塞ぎ、サイドウォ
ール層34と絶縁薄膜40との間に空隙30を形成した後、n+
型高濃度不純物領域24上にソース、ドレイン電極32を形
成する（第９図（ｃ）参照）。
このようにして、n-型低濃度不純物領域23上に絶縁薄
膜40を介して空隙30が形成されたLDD構造のMOS型トラン
ジスタを製造することができる。
次に、第７図に示されるMOSトランジスタの第３の実
施例による製造方法を、第10図を用いて説明する。
上記第５図の（ａ）〜（ｅ）の工程と同様にして、ｐ
型シリコン基板21表面には、n-型低濃度不純物領域23と
n+型高濃度不純物領域24とからなるｎ型ソース、ドレイ
ン領域25を形成し、これらｎ型ソース、ドレイン領域25
に挟まれたチャネル領域26上には、ゲート酸化膜27を介
してゲート電極28を形成し、これらゲート電極28側壁及
びゲート電極28下のゲート酸化膜27側壁には薄いサイド
ウォール層35を介してCVD窒化膜からなるサイドウォー
ル層37を形成し、更にこのサイドウォール層34底面とn-
型低濃度不純物領域23表面との間に隙間30aを形成する
（第10図（ａ）参照）。
次いで、上記第９図の（ｂ）〜（ｃ）の工程と同様に
して、露出したｎ型ソース、ドレイン領域25表面及びゲ
ート電極28上面を選択的に熱酸化して、n-型低濃度不純
物領域23上には厚さ50〜300Åの熱酸化膜からなる絶縁
薄膜40を形成した後（第10図（ｂ）参照）、全面に絶縁
層31を堆積して隙間30aの口を塞ぎ、サイドウォール層3
7と絶縁薄膜40との間に空隙30を形成し、更にn+型高濃
度不純物領域24上にソース、ドレイン電極32を形成する
（第10図（ｃ）参照）。
このようにして、n-型低濃度不純物領域23上に絶縁薄
膜40を介して空隙30が形成されたLDD構造のMOS型トラン
ジスタを製造することができる。
次に、第７図に示されるMOSトランジスタの第４の例
による製造方法を、第11図を用いて説明する。
上記第６図の（ａ）〜（ｃ）の工程と同様にして、ｐ
型シリコン基板21表面にn-型低濃度不純物領域23及びn+
型高濃度不純物領域24からなるｎ型ソース、ドレイン領
域25を形成し、これらｎ型ソース、ドレイン領域25に挟
まれたチャネル領域26上にゲート酸化膜27を介してゲー
ト電極28を形成し、これらゲート電極28側壁にCVD窒化
膜からなるサイドウォール層38を形成し、そしてHFを用
いたコントロールエッチングにより、サイドウォール層
37下のゲート酸化膜27を選択的に除去して、サイドウォ
ール層38底面とn-型低濃度不純物領域23表面との間に隙
間30aを形成する（第11図（ａ）参照）。
次いで、上記第10図の（ｂ）〜（ｃ）の工程と同様に
して、n-型低濃度不純物領域23上に絶縁薄膜40を形成す
る（第11図（ｂ）参照）。そして全面に絶縁層31を堆積
させて隙間30aの口を塞ぎ、サイドウォール層38と絶縁
薄膜40との間に空隙30を形成する（第11図（ｃ）参
照）。
このようにして、n-型低濃度不純物領域23上に、絶縁
薄膜40を介して空隙30が形成されたLDD構造のMOS型トラ
ンジスタを製造することができる。
（３）第３の実施例 次に、本発明の第３の実施例によるバイポーラ型トラ
ンジスタを説明する。
第12図（ａ）は第３の実施例によるバイポーラ型トラ
ンジスタを示す断面図、第12図（ｂ）はその一部拡大図
である。
ｐ型シリコン基板41上にn+型コレクタ埋込み層42が埋
め込まれ、このn+型コレクタ埋込み層42上にn-型コレク
ター領域43が形成されている。そしてn-型コレクター領
域43はフィールド酸化膜44によって分離されている。ま
たn+型コレクタ埋込み層42上にはn+型コレクタコンタク
ト領域45が設けられている。
そしてn-型コレクタ領域43表面には、周囲をp+型外部
ベース領域46によって囲まれたp-型内部ベース領域47が
形成され、p-型内部ベース領域47表面には、n+型エミッ
タ領域48が形成されている。p+型外部ベース領域46上に
は、ｐ型不純物がドープされたポリシリコン層からなる
ベース引出し電極49が形成され、またn+型エミッタ領域
48上には、ｎ型不純物がドープされたポリシリコン層か
らなるエミッタ引出し電極50が形成されている。そして
これらのベース引出し電極49及びエミッタ引出し電極50
はそれぞれ絶縁層51によって分離絶縁されている。
更にn+型コレクタコンタクト領域45上、ベース引出し
電極49上及びエミッタ引出し電極50上には、それぞれAl
からなるコレクタ電極52、ベース電極53及びエミッタ電
極54が形成されている。
そしてp-型内部ベース領域47表面と絶縁層51底面との
間に空隙55が形成されている点に、本実施例の特徴があ
る。
このように第３の実施例によれば、p+型外部ベース領
域46とn+型エミッタ領域48とに挟まれたp-型内部ベース
領域47上に空隙55が形成されているため、ベース−エミ
ッタ間に逆バイアスが印加され、p-型内部ベース領域47
とn+型エミッタ領域48との接合部分に空乏層が形成さ
れ、この空乏層内で対発生したキャリアがこの高電界に
よって加速されてホットキャリアとなっても、p-型内部
ベース領域47表面から飛び出して空隙55を介し絶縁層51
中に注入され、トラップされることはない。
従って、セルフアライン構造によってp-型内部ベース
領域47の長さが短くなることにより、空乏層の幅が狭く
なって高電界が集中されることになっても、例えば正孔
が絶縁層51底部に蓄積されてp-型内部ベース領域47表面
をｎ形反転させてベース抵抗の高抵抗化や電流増幅率h
FEの低下を招くことを防止することができる。
次に、その製造方法を、第13図を用いて説明する。
ｐ型シリコン基板41上にAs或いはＰ（燐）を拡散し
て、n+型コレクタ埋込み層42を形成した後、n-型エピタ
キシャル層を約１μｍ成長させる。そして能動素子領域
及びコレクタコンタクト形成予定領域上に形成した厚さ
200Åのパッド酸化膜と厚さ1000ÅのCVD窒化膜をマスク
として、温度1000℃の条件でウェット酸化を行ない、膜
厚は6000Åのフィールド酸化膜44を形成する。このフィ
ールド酸化膜44によって、n-型エピタキシャル層が分離
され、n-型コレクタ領域43が形成される。
続いて、加速電圧70keV、ドーズ量５×1015cm-2の条
件でP+イオンを選択的に注入し、温度1100℃、30分のア
ニール処理を行ない、n+型コレクタコンタクト領域45を
形成した後、燐酸ボイル及びHFエッチングにより、CVD
窒化膜及びパッド酸化膜をそれぞれ除去する（第13図
（ａ）参照）。
次いで、ｐ型不純物をドープした厚さ3000Åのポリシ
リコン層を全面に堆積した後、このポリシリコン層を所
定の形状にパターニングしてベース引出し電極49を形成
する。続いて、全面に厚さ3000ÅのCVD窒化膜56を堆積
する（第13図（ｂ）参照）。
なお、ここではCVD窒化膜56を用いたが、表層が窒化
膜であればよく、例えば厚さ2000ÅのCVD窒化膜と厚さ1
000ÅのCVD窒化膜との積層構造であってもよい。
次いで、レジストマスクを用いてn-型コレクタ領域43
上の所定の位置のCVD窒化膜56及びベース引出し電極49
を異方性エッチングし、開口部57を形成する。そして熱
酸化によりn-型コレクタ領域43表面及びベース引出し電
極49側壁の露出部分に厚さ100〜1000Åのシリコン酸化
膜58を形成する。
続いて、開口部57内のn-型コレクタ領域43表面のｐ−
型内部ベース形成予定領域に、例えば加速電圧35keV、
ドーズ量３×1013cm-2の条件でＢ（硼素）＋イオン59を
注入する（第13図（ｃ）参照）。
次いで、開口部57を拡大した第13図（ｄ）に示される
ように、全面に厚さ2000〜3000ÅのCVD窒化膜を堆積し
た後、異方性エッチングを行ない、開口部57内のCVD窒
化膜56及びシリコン酸化膜58側壁にCVD窒化膜からなる
サイドウォール層60を形成する。
次いで、HFを用いたコントロールエッチングにより、
CVD窒化膜56及びサイドウォール層60とのエッチング速
度の差を利用して、サイドウォール層60下のシリコン酸
化膜58を除去する。これにより、サイドウォール層60と
n-型コレクタ領域43との間に隙間55aを形成する（第13
図（ｅ）参照）。
なお、このときシリコン酸化膜58のエッチングがベー
ス引出し電極49側壁まで達しないように制御するが、エ
ッチング量のバラツキによってベース引出し電極49側壁
が露出したとしても素子特性に大きく影響することはな
い。
次いで、全面に厚さ300〜1000ÅのCVD酸化膜を成長し
た後、異方性エッチングにより、サイドウォール層60側
壁にCVD酸化膜からなるサイドウォール層61を形成す
る。このとき、CVD酸化膜の形成条件を制御することに
より、CVD酸化膜が隙間55a内部に回り込まないようにす
る。これによってサイドウォール層61が隙間55aの口を
塞ぐことになり、サイドウォール層60とn-型コレクタ領
域43との間に空隙55を形成する（第13図（ｆ）参照）。
次いで、全面に堆積させた厚さ1000Åのポリシリコン
層に、加速電圧60keV、ドーズ量１×1016cm-2の条件でA
s+イオンを注入した後、このポリシリコン層を所定の形
状にパターニングして、開口部57を埋めるエミッタ引出
し電極50を形成する。
続いて、例えば温度1150℃、20秒のアニール処理を行
なう。これにより、ベース引出し電極49からｐ型不純物
をn-型コレクタ領域43表面に拡散してp+型外部ベース領
域46を形成し、イオン注入したB+イオンを活性化してp-
型内部ベース領域47を形成し、更にエミッタ引出し電極
50からAsを拡散してn+型エミッタ領域48をp-型内部ベー
ス領域47表面に形成する。従って、空隙55の下は、p+型
外部ベース領域46とn+型エミッタ領域48とに挟まれたp-
型内部ベース領域47表面となる（第13図（ｇ）参照）。
次いで、n+型コレクタコンタクト領域45上及びベース
引出し電極49上の所定の場所のCVD窒化膜56にコンタク
ト窓を開口した後、n+型コレクタコンタクト領域45上、
ベース引出し電極49上及びエミッタ引出し電極50上に、
それぞれAlからなるコレクタ電極52、ベース電極53、エ
ミッタ電極54を形成する（第13図（ｈ）参照）。
このようにして、p-型内部ベース領域47表面と、CVD
窒化膜56及びサイドウォール層60、61からなる絶縁層51
底面との間に、空隙55が形成されたセルフアライン構造
のバイポーラ型トランジスタを製造することができる。
（４）第４の実施例 次に、本発明の第４の実施例によるバイポーラ型トラ
ンジスタを説明する。
第14図（ａ）は第４の実施例によるバイポーラ型トラ
ンジスタを示す断面図、第14図（ｂ）はその一部拡大図
である。
第４の実施例は、上記第12図に示すバイポーラ型トラ
ンジスタとほぼ同様の構造をなしている。
即ち、ｐ型シリコン基板41上にn+型コレクタ埋込み層
42が埋め込まれ、このn+型コレクタ埋込み層42上にn-型
コレクター領域43及びn+型コレクタコンタクト領域45が
フィールド酸化膜44によって分離して形成され、n-型コ
レクタ領域43表面にはp+型外部ベース領域46及びp-型内
部ベース領域47が形成され、p-型内部ベース領域47表面
にはn+型エミッタ領域48が形成されている。
また、全面を覆う絶縁層51aに開口したコンタクト窓
を介して、n+型コレクタコンタクト領域45上及びp+型外
部ベース領域46と接続しているベース引出し電極49上に
は、それぞれAlからなるコレクタ電極52及びベース電極
53が形成されている。そしてp-型内部ベース領域47表面
と絶縁層51a底面との間には空隙55が形成されている。
但し、第４の実施例は、n+型エミッタ領域48上には直
接にAlからなるエミッタ電極62が形成され、このエミッ
タ電極62によって空隙55の一方の口が塞がれている点に
特徴がある。
このように第４の実施例によれば、空隙55の周囲が絶
縁層51aのみならず、その一部はAlからなるエミッタ電
極62という導電体であるが、本発明の本質に変わるとこ
ろはない。従って、上記第３の実施例と全く同様な効果
を奏することができる。
次に、その製造方法を、第15図を用いて説明する。
上記第13図（ａ）〜（ｄ）に示す工程と同様にして、
n-型コレクタ領域43上に、ｐ型不純物をドープしたベー
ス引出し電極49及びCVD窒化膜56を積層した後、異方性
エッチングにより開口部57を形成し、この開口部57内の
n-型コレクタ領域43表面及びベース引出し電極49側壁の
露出部分にシリコン酸化膜58を形成し、更に開口部57内
のp-型内部ベース形成予定領域にB+イオン59を注入し、
続いて開口部57内のCVD窒化膜56及びシリコン酸化膜58
側壁にCVD窒化膜からなるサイドウォール層60を形成す
る（第15図（ａ）参照）。
次いで、CVD窒化膜56及びサイドウォール層60をマス
クとしてAs+イオンのイオン注入を行なった後、アニー
ル処理より、ベース引出し電極49からｐ型不純物をn-型
コレクタ領域43表面に拡散してp+型外部ベース領域46を
形成すると共に、注入したB+及びAs+イオンを活性化し
てそれぞれp-型内部ベース領域47及びn+型エミッタ領域
48を形成する。
続いて、HFを用いたコントロールエッチングにより、
サイドウォール層60下のシリコン酸化膜58を除去して、
サイドウォール層60底面とp-型内部ベース領域47表面と
の間に隙間55aを形成する。また、図示はしないが、n+
型コレクタコンタクト領域45及びベース引出し電極49上
の所定の位置のCVD窒化膜56に開口部を設ける。そして
全面にAl蒸着を行なってAl層63を形成する。このAl蒸着
において、Al層63が隙間55a内部に回り込まないように
制御することにより、隙間55aの口を塞ぎ、サイドウォ
ール層60底面とp-型内部ベース領域47表面との間に空隙
55を形成する（第15図（ｂ）参照）。
このように空隙55は絶縁層によってその口を塞がれる
場合だけでなく、Al層63のような導電性物質によって塞
ぐこともできる。
次いで、Al層63を所定の形状にパターニングして、n+
型コレクタコンタクト領域45上、ベース引出し電極49上
及び開口部57内のエミッタ領域48上に、それぞれAlから
なるコレクタ電極52、ベース電極53、エミッタ電極62を
形成する（第15図（ｃ）参照）。
このようにして、n+型エミッタ領域48と接するp-型内
部ベース領域47表面と、CVD窒化膜56及びサイドウォー
ル層60からなる絶縁層51a底面との間に、空隙55が形成
されたセルフアライン構造のバイポーラ型トランジスタ
を製造することができる。
なお、上記第１乃至第４の実施例においては、シリコ
ンを用いたMOS型及びバイポーラ型トランジスタの場合
について説明してきたが、これらに限定されることな
く、半導体基板表面で強電界の集中が生じるものであれ
ば、例えば高電圧トランジスタ等やシリコン以外の化合
物半導体等を用いたものにも、本発明を広く適用するこ
とができる。
［発明の効果］ 以上のように本発明によれば、半導体基板の局所的に
強電界が集中する領域上に、空隙を設けるか又は絶縁薄
膜を介して空隙を設けることにより、強電界が集中する
領域に発生するホットキャリアが注入されトラップされ
る絶縁層自体が存在しないため、強電界が集中する領域
上の絶縁層中にホットキャリアが累積的に蓄積されるこ
とはなくなる。
これにより、ホットキャリアが発生するような強電界
が集中する領域においても、ホットキャリアの発生によ
る素子の特性及び信頼性の低下を防止することができ
る。
【図面の簡単な説明】
第１図及び第２図は本発明の原理説明図、 第３図は本発明の第１の実施例によるMOS型トランジス
タを示す断面図、 第４図は第３図に示すMOS型トランジスタの第１の例に
よる製造方法を説明するための工程図、 第５図は第３図に示すMOS型トランジスタの第２の例に
よる製造方法を説明するための工程図、 第６図は第３図に示すMOS型トランジスタの第３の例に
よる製造方法を説明するための工程図、 第７図は本発明の第２の実施例によるMOS型トランジス
タを示す断面図、 第８図は第７図に示すMOS型トランジスタの第１の例に
よる製造方法を説明するための工程図、 第９図は第７図に示すMOS型トランジスタの第２の例に
よる製造方法を説明するための工程図、 第10図は第７図に示すMOS型トランジスタの第３の例に
よる製造方法を説明するための工程図、 第11図は第７図に示すMOS型トランジスタの第４の例に
よる製造方法を説明するための工程図、 第12図は本発明の第３の実施例によるバイポーラ型トラ
ンジスタを示す断面図、 第13図は第12図に示すバイポーラ型トランジスタの製造
方法を説明するための工程図、 第14図は本発明の第４の実施例によるバイポーラ型トラ
ンジスタを示す断面図、 第15図は第14図に示すバイポーラ型トランジスタの製造
方法を説明するための工程図、 第16図は従来のMOS型トランジスタを示す断面図、 第17図は従来のバイポーラ型トランジスタを示す断面図
である。 図において、 11……半導体基板、 12……強電界が集中する領域、 13、31、51、51a……絶縁層、 14、30、55……空隙、 15、39、40……絶縁薄膜、 21、41……ｐ型シリコン基板、 22、44……フィールド酸化膜、 23……n-型低濃度不純物領域、 24……n+型高濃度不純物領域、 25……ｎ型ソース、ドレイン領域、 26……チャネル領域、 27……ゲート酸化膜、 28……ゲート電極、 28a……ポリシリコン層、 29、34、35、37、38、60、61……サイドウォール層、 30a、55a……隙間、 32……ソース、ドレイン電極、 33、56……CVD窒化膜、 36、58……シリコン酸化膜、 42……n+型コレクタ埋込み層、 43……n-型コレクタ領域、 45……n+型コレクタコンタクト領域、 46……p+型外部ベース領域、 47……p-型内部ベース領域、 48……n+型エミッタ領域、 49……ベース引出し電極、 50……エミッタ引出し電極、 52……コレクタ電極、 53……ベース電極、 54、62……エミッタ電極、 57……開口部、 59……B+イオン、 63……Al層、 64……チャネル。

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板と、 前記半導体基板上に設けられ、前記半導体基板の電界が
    集中する領域上に空隙を形成する絶縁層とを有し、 前記空隙により、前記電界が集中する領域に発生したホ
    ットキャリアが前記絶縁層中に注入、捕獲されることを
    防止する ことを特徴とする半導体装置。
  2. 【請求項２】請求項１記載の装置において、 前記空隙内の前記電界が集中する領域上に、絶縁薄膜が
    形成されている ことを特徴とする半導体装置。
  3. 【請求項３】半導体基板と、 前記半導体基板表面に設けられたソース領域及びドレイ
    ン領域と、 前記ソース領域及びドレイン領域に挟まれたチャネル領
    域上に、ゲート絶縁膜を介して設けられたゲート電極
    と、 前記半導体基板上に設けられ、前記ソース領域及びドレ
    イン領域の前記チャネル領域と接する領域上に空隙を形
    成する絶縁層と を有することを特徴とする半導体装置。
  4. 【請求項４】請求項３記載の装置において、 前記空隙内の前記ソース領域及びドレイン領域の前記チ
    ャネル領域と接する領域上に、絶縁薄膜が形成されてい
    る ことを特徴とする半導体装置。
  5. 【請求項５】半導体基板と、 前記半導体基板表面に設けられたコレクタ領域と、 前記コレクタ領域表面に設けられ、外部ベース領域及び
    内部ベース領域からなるベース領域と、 前記内部ベース領域表面に設けられたエミッタ領域と、 前記半導体基板上に設けられ、前記内部ベース領域上に
    空隙を形成する絶縁層と を有することを特徴とする半導体装置。
  6. 【請求項６】半導体基板の電界が集中する領域上に、第
    １の層を選択的に形成する工程と、 前記半導体基板上及び前記第１の層上に、絶縁層を形成
    する工程と、 前記絶縁層を選択的にエッチングして前記第１の層の一
    部を露出させた後、前記絶縁層とのエッチング速度の差
    を利用して前記第１の層を選択的にエッチング除去し、
    前記電界が集中する領域と前記絶縁層との間に隙間を形
    成する工程と、 全面に第２の層を堆積して前記隙間の口を塞ぎ、前記電
    界が集中する領域上に空隙を形成する工程とを有し、 前記間隙により、前記電界が集中する領域に発生したホ
    ットキャリアが前記絶縁層中に注入、捕獲されることを
    防止する ことを特徴とする半導体装置の製造方法。
  7. 【請求項７】請求項６記載の方法において、 前記第１の層を形成する工程の前又は前記第１の層をエ
    ッチング除去する工程の後に、前記半導体基板上に絶縁
    薄膜を形成する工程を有し、 前記空隙内の前記電界が集中する領域上に、前記絶縁薄
    膜が形成される ことを特徴とする半導体装置の製造方法。
  8. 【請求項８】半導体基板表面のチャネル領域上に、ゲー
    ト絶縁膜を介してゲート電極を形成した後、前記ゲート
    電極をマスクとして前記半導体基板表面に不純物を注入
    し拡散してソース領域及びドレイン領域を形成する工程
    と、 前記ソース領域及びドレイン領域の前記チャネル領域と
    接する領域上及び前記ゲート電極側壁に、第１及び第２
    の絶縁層が積層されたサイドウォール層を形成する工程
    と、 前記サイドウォール層の前記第１の絶縁層と前記第２の
    絶縁層とのエッチング速度の差を利用して、前記第１の
    絶縁層を選択的にエッチング除去し、前記ソース領域及
    びドレイン領域表面と前記サイドウォール層の前記第２
    の絶縁層底面との間に隙間を形成する工程と、 全面に第３の絶縁層を堆積して前記隙間の口を塞ぎ、前
    記ソース領域及びドレイン領域の前記チャネル領域と接
    する領域上に空隙を形成する工程と を有することを特徴とする半導体装置の製造方法。
  9. 【請求項９】請求項８記載の方法において、 前記第１の絶縁層を形成する工程の前又は前記第１の絶
    縁層をエッチング除去した工程の後に、前記ソース領域
    及びドレイン領域上に絶縁薄膜を形成する工程を有し、 前記空隙内の前記ソース領域及びドレイン領域の前記チ
    ャネル領域と接する領域上に前記絶縁薄膜が形成される ことを特徴とする半導体装置の製造方法。
  10. 【請求項１０】第１導電型の半導体よりなるコレクタ領
    域を形成する工程と、 前記コレクタ領域上に、第２導電型の不純物がドープさ
    れたポリシリコン層からなるベース電極を形成する工程
    と、 全面に第１の絶縁層を形成した後、前記コレクタ領域上
    の所定の場所の前記第１の絶縁層及び前記ベース電極を
    選択的にエッチングして開口部を形成する工程と、 前記開口部内の前記コレクタ領域上及び前記ベース電極
    側壁に、第２の絶縁層を形成する工程と、 前記第１の絶縁層をマスクとして、第２導電型の不純物
    イオンを前記開口部内の前記コレクタ領域表面に選択的
    に注入する工程と、 前記開口部内の前記第１及び第２の絶縁層側壁に第１の
    サイドウォール層を形成する工程と、 前記第１の絶縁層及び前記第１のサイドウォール層との
    エッチング速度の差を利用して、前記第２の絶縁層を選
    択的にエッチング除去し、前記コレクタ領域表面と前記
    第１のサイドウォール層底面との間に間隙を形成する工
    程と、 前記第１のサイドウォール層側壁に第２のサイドウォー
    ル層を形成して前記隙間の口を塞ぎ、前記内部ベース形
    成予定領域上に空隙を形成する工程と、 前記第１及び第２のサイドウォール層からなる前記開口
    部内の前記コレクタ領域表面に第２導電型の不純物を導
    入して前記コレクタ層表面に外部ベース領域を形成し、
    前記コレクタ領域表面に注入した第２導電型の不純物イ
    オンを活性化させて前記外部ベース領域と接続する内部
    ベース領域を形成し、前記内部ベース領域表面に第１導
    電型の不純物を拡散させてエミッタ領域を形成する工程
    とを有し、 前記内部ベース領域上に前記空隙が形成される ことを特徴とする半導体装置の製造方法。
  11. 【請求項１１】第１導電型の半導体よりなるコレクタ領
    域を形成する工程と、 前記コレクタ領域上に、第２導電型の不純物がドープさ
    れたポリシリコン層からなるベース電極を形成する工程
    と、 全面に第１の絶縁層を形成した後、前記コレクタ領域上
    の所定の場所の前記第１の絶縁層及び前記ベース電極を
    選択的にエッチングして開口部を形成する工程と、 前記開口部内の前記コレクタ領域上及び前記ベース電極
    側壁に第２の絶縁層を形成する工程と、 前記第１の絶縁層をマスクとして、第２導電型の不純物
    イオンを前記開口部内の前記コレクタ領域表面に選択的
    に注入する工程と、 前記開口部内の前記第１及び第２の絶縁層の側壁にサイ
    ドウォール層を形成する工程と、 前記第１の絶縁層及び前記サイドウォール層をマスクと
    して、第１導電型の不純物イオンを前記開口部内の前記
    コレクタ領域表面に選択的に注入する工程と、 熱処理により、前記ベース電極から第２導電型の不純物
    を拡散させて前記コレクター層表面に外部ベース領域を
    形成し、前記コレクタ領域表面に注入した第２導電型及
    び第１導電型の不純物イオンを活性化させて前記外部ベ
    ース領域と接続する内部ベース領域及び前記内部ベース
    領域表面のエミッター領域をそれぞれ形成する工程と、 前記第１の絶縁層及び前記サイドウォール層とのエッチ
    ング速度の差を利用して、前記第２の絶縁層を選択的に
    エッチング除去し、前記内部ベース領域表面と前記サイ
    ドウォール層底面との間に間隙を形成する工程と、 全面に導電層を形成し、前記隙間の口を塞いで前記内部
    ベース領域上に空隙を形成した後、所定の形状にパター
    ニングして、前記開口部内の前記エミッタ領域上に、エ
    ミッタ電極を形成する工程とを有し、 前記内部ベース領域上に前記空隙が形成される ことを特徴とする半導体装置の製造方法。
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