KR100496795B1 - 스태틱 랜덤 액세스 메모리 장치 - Google Patents

스태틱 랜덤 액세스 메모리 장치 Download PDF

Info

Publication number
KR100496795B1
KR100496795B1 KR1019970072777A KR19970072777A KR100496795B1 KR 100496795 B1 KR100496795 B1 KR 100496795B1 KR 1019970072777 A KR1019970072777 A KR 1019970072777A KR 19970072777 A KR19970072777 A KR 19970072777A KR 100496795 B1 KR100496795 B1 KR 100496795B1
Authority
KR
South Korea
Prior art keywords
circuit
power supply
supply voltage
external power
voltage
Prior art date
Application number
KR1019970072777A
Other languages
English (en)
Other versions
KR19990053186A (ko
Inventor
신인철
박철성
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019970072777A priority Critical patent/KR100496795B1/ko
Publication of KR19990053186A publication Critical patent/KR19990053186A/ko
Application granted granted Critical
Publication of KR100496795B1 publication Critical patent/KR100496795B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명의 반도체 메모리 장치는 정보를 저장하기 위한 메모리 셀들의 어레이를 가지며, 상기 어레이에 연결되며, 감지 증폭 기준 신호 및 감지 증폭 활성화 신호에 응답하여서 상기 메모리 셀들 중 어드레싱된 메모리 셀의 데이터를 감지 증폭하기 위한 감지 증폭 회로와; 외부 전원 전압을 받아들여서 상기 외부 전원 전압이 기준 레벨 이상 높아질 때 이를 검출하여서 상기 외부 전원 전압이 점차적으로 증가함에 따라 일정 간격을 두고 순차적으로 검출 신호들을 발생하는 전압 검출 회로와; 칩이 활성화될 때, 상기 외부 전원 전압을 받아들이고 상기 검출 신호들에 응답하여서 기준 전압을 발생하는 밴드 갭 레퍼런스 회로 및; 상기 기준 전압을 받아들여서 상기 감지 증폭 기준 신호를 발생하는 감지 증폭 기준 신호 발생 회로를 포함한다.

Description

스태틱 랜덤 액세스 메모리 장치{STATIC RANDOM ACCESS MEMORY DEVICE}
본 발명은 스태틱 랜덤 액세스 메모리 장치에 관한 것으로서, 구체적으로 동작 전류를 감소시키기 위한 스태틱 랜덤 액세스 메모리 장치에 관한 것이다.
최근의 고속 스태틱 랜덤 액세스 메모리 (static random access memory : SRAM) 장치는 고속 및 바이트-와이드 (byte-wide) 경향에 따른 소비 전력의 증가가 가장 큰 문제점으로 나타나고 있다.
도 1은 고속 SRAM 장치에서 사용되고 있는 메인 감지 증폭 회로를 보여주는 회로도이다. 도 2는 종래 기술에 따른 밴드 갭 레퍼런스 회로를 보여주는 회로도이고, 도 3은 도 2의 출력 특성을 보여주는 도면이다.
도 1의 메인 감지 증폭 회로에 인가되는 신호 (REFSA)는 기준 전압 레벨 입력 신호로서 전원 전압 증가에 대하여 일정한 전압 레벨을 갖는다. 이에 따라서, 신호 (REFSA)에 제어되는 각 NMOS 트랜지스터들 (10)에서 항상 일정한 게이트-소오스 전위차를 유지하게 하여 일정한 전류가 흐르도록 하는 것이다.
따라서, 모든 메인 감지 증폭 회로가 동작되는 독출 상태에서 많은 전류가 흐르게 된다. 이때, 칩 전체에 소모되는 동작 전류 (ICC) 중 메인 감지 증폭 회로에 의해서 소모되는 동작 전류가 큰 비중을 차지하고 있다. 이에 따라서, 외부 전원 전압 (EVC)이 증가하였을 때 메인 감지 증폭 회로에서 소모되는 전류를 감소시킴으로써 전체적인 동작 전류의 소모량을 줄일 수 있다.
따라서 본 발명의 목적은 전원 전압이 높아짐에 따라서 밴드 갭 레퍼런스 회로의 출력 레벨을 낮춤으로써 이후 밴드 갭 레퍼런스 회로의 출력 레벨을 따르는 회로들의 출력 레벨은 낮출 수 있는 스태틱 랜덤 액세스 메모리 장치를 제공하는 것이다.
(구성)
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 정보를 저장하기 위한 메모리 셀들의 어레이를 가지는 반도체 메모리 장치에 있어서: 상기 어레이에 연결되며, 감지 증폭 기준 신호 및 감지 증폭 활성화 신호에 응답하여서 상기 메모리 셀들 중 어드레싱된 메모리 셀의 데이터를 감지 증폭하기 위한 감지 증폭 회로와; 외부 전원 전압을 받아들여서 상기 외부 전원 전압이 기준 레벨 이상 높아질 때 이를 검출하여서 상기 외부 전원 전압이 점차적으로 증가함에 따라 일정 간격을 두고 순차적으로 검출 신호들을 발생하는 전압 검출 회로와; 칩이 활성화될 때, 상기 외부 전원 전압을 받아들이고 상기 검출 신호들에 응답하여서 기준 전압을 발생하는 밴드 갭 레퍼런스 회로 및; 상기 기준 전압을 받아들여서 상기 감지 증폭 기준 신호를 발생하는 감지 증폭 기준 신호 발생 회로를 포함하며; 상기 밴드 갭 레퍼런스 회로는 상기 외부 전원 전압이 증가할 때 순차적으로 발생되는 상기 검출 신호들에 따라서 순차적으로 낮아지는 상기 기준 전압을 발생함으로써 상기 감지 증폭 기준 신호 발생 회로로부터 발생되는 상기 감지 증폭 기준 신호의 레벨이 낮아지도록 하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 밴드 갭 레퍼런스 회로는 그것의 출력 단자에 연결되며, 상기 검출 신호들에 응답하여서 상기 출력 단자의 전위를 낮추기 위한 방전 수단을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 방전 수단은 상기 출력 단자와 접지 사이에 연결되는 복수 개의 제 1 군의 NMOS 트랜지스터들을 포함하며, 상기 트랜지스터들의 게이트들은 대응하는 상기 검출 신호들에 의해서 제어되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 방전 수단은 상기 제 1 군의 NMOS 트랜지스터들과 상기 접지 사이에 각각 연결되는, 다이오드로서 동작하는, 제 2 군의 NMOS 트랜지스터들 및, 상기 제 2 군의 NMOS 트랜지스터들과 상기 접지 사이에 연결되고 스탠바이 상태에서 소모되는 전류를 줄이기 위해 칩 활성화 신호에 제어되는 칩 활성화 신호에 제어되는 제 3 군의 NMOS 트랜지스터들을 부가적으로 포함하는 것을 특징으로 한다.
(작용)
이와같은 장치에 의해서, 기준 전압 이상의 레벨을 갖는 전원 전압이 공급될 때 이를 검출하고 그리고 그 검출된 결과에 따라 밴드 갭 레퍼런스 회로의 출력 레벨을 가변시킴으로써 메인 감지 증폭 회로에서 소모되는 전류를 줄일 수 있다.
(실시예)
이하 본 발명의 실시예에 따른 참조도면 도 4 내지 도 7에 의거하여 상세히 설명한다.
다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다.
도 4는 본 발명에 따른 스태틱 랜덤 액세스 메모리 장치의 구성을 보여주는 블록도이다. 그리고, 도 5는 외부 전원 전압의 레벨 변화에 따른 레벨 검출 회로의 출력 특성을 보여주는 도면이다.
도 4를 참조하면, 본 발명에 따른 스태틱 랜덤 액세스 메모리 장치는 레벨 검출 회로 (level detecting circuit) (100), 밴드 갭 레퍼런스 회로 (bad-gab reference circuit) (120), CS 버퍼 (140), 감지증폭 기준신호 발생회로 (sense amplifier reference signal generating circuit) (160) 및 메인 감지 증폭 회로 (main sense amplifier circuit) (180)을 포함한다.
상기 레벨 검출 회로 (100)는 외부 전원 전압을 받아들여서 상기 외부 전원 전압이 임의의 전압 (예컨대, 도 5에서 3.3V) 이상 증가할 때 이를 검출하고 그리고 상기 외부 전원 전압이 점차적으로 증가함에 따라서 순차적으로 활성화되는 검출 신호들 (HVi) (여기서, i=1, 2, 3, 4)을 발생한다. 도 5에 도시된 바와 같이, 상기 검출 신호 (HV1)는 3.2V에서, 상기 검출 신호 (HV2)는 3.4V에서, 상기 검출 신호 (HV3)는 3.6V에서, 그리고 상기 검출 신호 (HV4)는 3.8V에서 각각 로우 레벨에서 하이 레벨로 천이된다.
상기 밴드 갭 레퍼런스 회로 (120)는 상기 CS 버퍼 (140)를 통해서 신호 (CSP)가 활성화될 때 즉, 칩이 선택되는 동안에, 외부 전원 전압을 상기 검출 신호들 (HVi)에 따라서 가변되는 기준 전압 (REF0)을 발생한다. 이에 대한 상세한 동작은 이후 설명된다.
상기 감지 증폭 기준 신호 발생 회로 (160)는 상기 밴드 갭 레퍼런스 회로 (120)로부터 제공되는 기준 전압 (REF0)과 동일한 레벨을 가지는 감지 증폭 기준 신호 (REFSA)를 발생한다. 그리고, 상기 메인 감지 증폭 회로 (180)는 상기 회로 (160)로부터 제공되는 신호 (REFSA)에 응답하여서, 도면에는 도시되지 않았지만, 어드레싱된 메모리 셀에 저장된 데이터를 감지 증폭한다.
도 6은 본 발명의 바람직한 실시예에 따른 밴드 갭 레퍼런스 회로를 보여주는 회로도이다. 그리고, 도 7은 전원 전압의 레벨 변화에 따른 도 6의 밴드 갭 레퍼런스 회로의 출력 특성을 보여주는 도면이다.
도 6을 참조하면, 본 발명에 따른 밴드 갭 레퍼런스 회로 (120)는 도 2의 그것과 동일한 구성을 가지는 반면에, 그것의 출력단 (REF0)에 방전 회로를 더 구비하고 있다. 따라서, 도 2의 그것과 동일한 구성에 대한 동작 및 구성 설명은 여기서 생략된다.
본 발명에 따른 방전 회로 (122)는 상기 출력단 (REF0)과 접지 사이에 직렬 연결된 3 개의 NMOS 트랜지스터들의 스트링들 (S1), (S2), (S3) 및 (S4)으로 이루어져 있다. 상기 각 스트링은 동일한 구성을 갖기 때문에 일예로 하나의 스트링 (S1)에 대한 구성을 설명하지만 나머지 스트링들 (S2), (S3) 및 (S4) 역시 동일한 구성을 갖는다. 제 1 스트링 (S1)은 3 개의 NMOS 트랜지스터들 (MN1), (MN5), (MN9)로 구성되어 있다.
상기 트랜지스터들 (MN1), (MN5), 그리고 (MN9)의 전류 통로들은 상기 출력 단자 (REF0)와 접지 사이에 직렬로 순차적으로 형성되어 있다. 트랜지스터 (MN1)의 게이트는 대응하는 검출 신호 (HV1)에 제어되고, 트랜지스터 (MN5)의 게이트는 그것의 드레인에 연결되며, 트랜지스터 (MN9)의 게이트는 CS 버퍼 (140)로부터 출력된 신호 (CSP)에 제어된다.
이러한 회로 구성에 의하면, 전원 전압이 증가함에 따라서 순차적으로 활성화되는 신호들 (HVi)에 따라서 각 스트링 (S1), (S2), (S3) 및 (S4)의 NMOS 트랜지스터들 (MN1)-(MN4)은 턴-온된다. 이때, 칩이 활성화되어 있는 동안에 신호 (CSP)는 하이 레벨이기 때문에 활성화되는 검출 신호에 따라서 즉, 전원 전압이 3.4V보다 높을 때 검출 신호들 (HV1) 및 (HV2)이 활성화되기 때문에 스트링들 (S1) 및 (S2)을 구성하는 트랜지스터들을 통해서 출력단 (REF0)의 레벨은 낮아진다.
전원 전압의 레벨 변화에 따른 전압 (REF0)의 변화는 도 7에 도시된 바와 같다. 여기서, 트랜지스터들 (MN9), (MN10), (MN11) 및 (MN12)은 칩 스탠바이 상태에서 흐르는 전류 특히, CMOS ISB1이 증가되는 것을 방지하기 위한 것이다. 이에 따라서, 감지 증폭 기준 신호 발생 회로 (160)로부터 발생되는 신호 (REFSA)의 레벨은 기준 전압 (REF0)의 레벨이 낮아짐에 따라서 함께 낮아진다. 이로써, 독출 동작 동안에 소모되는 동작 전류의 많은 비중을 차지하는 메인 감지 증폭 회로 (180)의 소모 전류를 줄일 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와같이, 전원 전압이 높아짐에 따라서 밴드 갭 레퍼런스 회로의 출력 레벨을 낮춤으로써 이후 밴드 갭 레퍼런스 회로의 출력 레벨을 따르는 회로들의 출력 레벨은 낮아진다. 따라서, 메인 감지 증폭 회로에 의해서 소모되는 전류를 줄일 수 있고 그 결과 전체적인 동작 전류의 소모량을 줄일 수 있다.
도 1은 스태틱 랜덤 액세스 메모리 장치의 메인 감지 증폭 회로를 보여주는 회로도;
도 2는 종래 기술에 따른 밴드 갭 레퍼런스 회로를 보여주는 회로도;
도 3은 외부 전원 전압의 레벨에 따라서 변화되는 밴드 갭 레퍼런스 회로의 출력 특성을 보여주는 도면;
도 4는 본 발명에 따른 스태틱 랜덤 액세스 메모리 장치의 구성을 보여주는 블록도;
도 5는 외부 전원 전압의 레벨 변화에 따른 레벨 검출 회로의 출력 특성을 보여주는 도면;
도 6은 본 발명의 바람직한 실시 예에 따른 밴드 갭 레퍼런스 회로를 보여주는 회로도;
도 7은 본 발명에 따른 밴드 갭 레퍼런스 회로의 출력 특성을 보여주는 도면,
*도면의 주요 부분에 대한 부호 설명
100 : 레벨 검출 회로 120 : 밴드 갭 레퍼런스 회로
140 : CS 버퍼 160 : 감지증폭 기준 신호 발생회로
180 : 메인 감지 증폭 회로

Claims (4)

  1. 정보를 저장하기 위한 메모리 셀들의 어레이를 가지는 반도체 메모리 장치에 있어서:
    상기 어레이에 연결되며, 감지 증폭 기준 신호 및 감지 증폭 활성화 신호에 응답하여서 상기 메모리 셀들 중 어드레싱된 메모리 셀의 데이터를 감지 증폭하기 위한 감지 증폭 회로와;
    외부 전원 전압을 받아들여서 상기 외부 전원 전압이 기준 레벨 이상 높아질 때 이를 검출하여서 상기 외부 전원 전압이 점차적으로 증가함에 따라 일정 간격을 두고 순차적으로 검출 신호들을 발생하는 전압 검출 회로와;
    칩이 활성화될 때, 상기 외부 전원 전압을 받아들이고 상기 검출 신호들에 응답하여서 기준 전압을 발생하는 밴드 갭 레퍼런스 회로 및;
    상기 기준 전압을 받아들여서 상기 감지 증폭 기준 신호를 발생하는 감지 증폭 기준 신호 발생 회로를 포함하며;
    상기 밴드 갭 레퍼런스 회로는 상기 외부 전원 전압이 증가할 때 순차적으로 발생되는 상기 검출 신호들에 따라서 순차적으로 낮아지는 상기 기준 전압을 발생함으로써 상기 감지 증폭 기준 신호 발생 회로로부터 발생되는 상기 감지 증폭 기준 신호의 레벨이 낮아지도록 하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 밴드 갭 레퍼런스 회로는 그것의 출력 단자에 연결되며, 상기 검출 신호들에 응답하여서 상기 출력 단자의 전위를 낮추기 위한 방전 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 방전 수단은 상기 출력 단자와 접지 사이에 연결되는 복수 개의 제 1 군의 NMOS 트랜지스터들을 포함하며, 상기 트랜지스터들의 게이트들은 대응하는 상기 검출 신호들에 의해서 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 방전 수단은 상기 제 1 군의 NMOS 트랜지스터들과 상기 접지 사이에 각각 연결되는, 다이오드로서 동작하는, 제 2 군의 NMOS 트랜지스터들 및, 상기 제 2 군의 NMOS 트랜지스터들과 상기 접지 사이에 연결되고 스탠바이 상태에서 소모되는 전류를 줄이기 위해 칩 활성화 신호에 제어되는 칩 활성화 신호에 제어되는 제 3 군의 NMOS 트랜지스터들을 부가적으로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
KR1019970072777A 1997-12-23 1997-12-23 스태틱 랜덤 액세스 메모리 장치 KR100496795B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970072777A KR100496795B1 (ko) 1997-12-23 1997-12-23 스태틱 랜덤 액세스 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970072777A KR100496795B1 (ko) 1997-12-23 1997-12-23 스태틱 랜덤 액세스 메모리 장치

Publications (2)

Publication Number Publication Date
KR19990053186A KR19990053186A (ko) 1999-07-15
KR100496795B1 true KR100496795B1 (ko) 2005-09-02

Family

ID=37304502

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970072777A KR100496795B1 (ko) 1997-12-23 1997-12-23 스태틱 랜덤 액세스 메모리 장치

Country Status (1)

Country Link
KR (1) KR100496795B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930005027A (ko) * 1991-08-19 1993-03-23 김광호 내부 전원 발생 회로
JPH06110573A (ja) * 1992-09-29 1994-04-22 Nec Ic Microcomput Syst Ltd 定電圧回路
KR970023354A (ko) * 1995-10-06 1997-05-30 김주용 내부 전압 레벨 보상회로

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930005027A (ko) * 1991-08-19 1993-03-23 김광호 내부 전원 발생 회로
JPH06110573A (ja) * 1992-09-29 1994-04-22 Nec Ic Microcomput Syst Ltd 定電圧回路
KR970023354A (ko) * 1995-10-06 1997-05-30 김주용 내부 전압 레벨 보상회로

Also Published As

Publication number Publication date
KR19990053186A (ko) 1999-07-15

Similar Documents

Publication Publication Date Title
US8014224B2 (en) Semiconductor device
US7170787B2 (en) Nonvolatile memory apparatus
US5504452A (en) Semiconductor integrated circuit operating at dropped external power voltage
US7460390B2 (en) Ferroelectric memory device
US7948809B2 (en) Regulator and semiconductor device
KR100643620B1 (ko) 메모리 장치
JP2687852B2 (ja) 半導体メモリ装置
KR970003810B1 (ko) 어드레스 천이 검출회로를 내장하는 불휘발성 반도체 집적회로
KR0129790B1 (ko) 개량된 증폭기 회로와 그것을 이용한 반도체 기억장치
US5168466A (en) Bias current generator circuit for a sense amplifier
KR100848418B1 (ko) 강유전체 메모리 장치, 전자 기기 및 강유전체 메모리장치의 구동 방법
JPH08147974A (ja) クロッキング回路
JP3093632B2 (ja) 半導体記憶装置
US5677889A (en) Static type semiconductor device operable at a low voltage with small power consumption
KR100347067B1 (ko) 안정된 읽기 동작을 수행하는 반도체 메모리 장치
KR950005171B1 (ko) 전류 미러 증폭회로 및 그의 구동 방법
US20100191987A1 (en) Semiconductor device using plural external voltage and data processing system including the same
JP2766056B2 (ja) 電流センス増幅器
US6614270B2 (en) Potential detecting circuit having wide operating margin and semiconductor device including the same
US20060092719A1 (en) Semiconductor memory device
US7826291B2 (en) Precharge and evaluation phase circuits for sense amplifiers
US6243314B1 (en) Apparatus for sensing a current direction of an input signal and amplifying the sensed input signal in semiconductor memory device
KR100496795B1 (ko) 스태틱 랜덤 액세스 메모리 장치
KR100247922B1 (ko) 저전압용전류센스앰프회로
KR100196950B1 (ko) 정의 피드백 감지 증폭기를 갖는 반도체 메모리 디바이스

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee