JP3093254B2 - Clock driver - Google Patents
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は、半導体集積回路に係り、特にダイナミック
ラッチ回路を駆動するのに好適なクロックドライバに関
する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly, to a clock driver suitable for driving a dynamic latch circuit.
[従来の技術] 従来の半導体集積回路において、クロック信号に基づ
いて、互いに位相の異なる第1及び第2のクロック信号
を出力するクロックドライバは、例えば第4図に示すよ
うに構成されていた。第4図のクロックドライバ61は、
インバータ回路62と、第1のバッファ回路63と、第1の
ディレイ回路64と、第2のディレイ回路65と、第2のバ
ッファ回路66とを有している。第1のバッファ回路63は
クロック信号と第2のディレイ回路65の出力信号とを入
力信号とし、第1のインバータ回路62はクロック信号を
入力信号とし、第2のバッファ回路66は第1のインバー
タ回路62の出力信号と第1のディレイ回路64の出力信号
とを入力信号とし、第1のディレイ回路64は第1のバッ
ファ回路63の出力信号を入力信号とし、第2のディレイ
回路65は第2のバッファ回路66の出力信号を入力信号と
する。[Prior Art] In a conventional semiconductor integrated circuit, a clock driver that outputs first and second clock signals having different phases from each other based on a clock signal has been configured, for example, as shown in FIG. The clock driver 61 in FIG.
It has an inverter circuit 62, a first buffer circuit 63, a first delay circuit 64, a second delay circuit 65, and a second buffer circuit 66. The first buffer circuit 63 has a clock signal and an output signal of the second delay circuit 65 as input signals, the first inverter circuit 62 has a clock signal as an input signal, and the second buffer circuit 66 has a first inverter circuit. The output signal of the circuit 62 and the output signal of the first delay circuit 64 are input signals, the first delay circuit 64 is the input signal of the output signal of the first buffer circuit 63, and the second delay circuit 65 is the input signal. The output signal of the second buffer circuit 66 is used as an input signal.
次に、第4図のクロックドライバ61の動作について説
明する。Next, the operation of the clock driver 61 in FIG. 4 will be described.
クロックドライバの出力信号であるクロック信号φ1
及びφ2は、例えば、第6図に示すようなダイナミック
ラッチ回路75のラッチ信号として用いられる。A clock signal φ1 which is an output signal of a clock driver
And φ2 are used, for example, as latch signals of a dynamic latch circuit 75 as shown in FIG.
先ず、ダイナミックラッチ回路75について説明する。
ダイナミックラッチ回路75は、2個のNチャンネル型MO
SFET71及び72と、これらNチャンネル型MOSFET71及び72
の出力側に夫々接続されたインバータ回路73及び74とを
具備する。First, the dynamic latch circuit 75 will be described.
The dynamic latch circuit 75 is composed of two N-channel type MOs.
SFETs 71 and 72 and these N-channel MOSFETs 71 and 72
And inverter circuits 73 and 74 respectively connected to the output side.
第7図に示すタイミングチャートを参照しながらダイ
ナミックラッチ回路75の動作を説明する。ダイナミック
ラッチ回路75にデータ信号が入力されると、クロック信
号φ1=“LOW(ローレベル)”で且つクロック信号φ
2=“HIGH(ハイレベル)”の期間にクロック信号φ1
を入力信号とする第1のNチャンネル型MOSFET72がオフ
となり、クロック信号φ2を入力信号とする第2のNチ
ャンネル型MOSFET71がオンとなるため、データ信号はダ
イナミックラッチ回路75の節点76に取り込まれる。次
に、クロック信号φ1=“HIGH"で且つクロック信号φ
2=“LOW"となると、第1のNチャンネル型MOSFET72が
オンとなり、第2のNチャンネル型MOSFET71がオフとな
るため、ダイナミックラッチ回路75はデータ信号の入力
を一切受け付けず、節点76に取り込まれていたデータを
出力信号として出力する。即ち、データを取り込む期間
とデータを出力する期間を夫々別に設けているためクロ
ック信号φ1とφ2が同時に“HIGH"となることは許さ
れない。The operation of the dynamic latch circuit 75 will be described with reference to the timing chart shown in FIG. When a data signal is input to the dynamic latch circuit 75, the clock signal φ1 = "LOW (low level)" and the clock signal φ
2 = clock signal φ1 during “HIGH (high level)”
Is turned off, and the second N-channel MOSFET 71 that receives the clock signal φ2 as an input signal is turned on. Therefore, the data signal is taken into the node 76 of the dynamic latch circuit 75. . Next, when the clock signal φ1 = “HIGH” and the clock signal φ
When 2 = “LOW”, the first N-channel MOSFET 72 is turned on, and the second N-channel MOSFET 71 is turned off. Therefore, the dynamic latch circuit 75 does not accept any data signal input and takes in the node 76. The output data is output as an output signal. That is, since a period for capturing data and a period for outputting data are separately provided, it is not allowed that the clock signals φ1 and φ2 become “HIGH” at the same time.
そこで、第4図のクロックドライバ61では、第5図に
タイミングチャートを示すように、クロック信号φ1お
よびφ2が、夫々同一のディレイ時間値tDを持つ第1及
び第2のディレイ回路64及び65に与えられ、これらディ
レイ回路64及び65によりディレイがかけられた信号が夫
々第1及び第2のバッファ回路63及び66に与えられる。
そして、これらバッファ回路63及び64の出力を夫々クロ
ック信号φ1及びφ2とすることにより、第5図に示す
ようにクロック信号φ1とφ2との間にディレイ回路64
及び65のディレイ時間値tDの分だけ“HIGH"期間のギャ
ップが形成される。Therefore, in the clock driver 61 shown in FIG. 4, as shown in the timing chart of FIG. 5, the clock signals φ1 and φ2 have the first and second delay circuits 64 and 65 having the same delay time value t D , respectively. The signals delayed by the delay circuits 64 and 65 are supplied to first and second buffer circuits 63 and 66, respectively.
By making the outputs of these buffer circuits 63 and 64 clock signals φ1 and φ2, respectively, a delay circuit 64 is provided between the clock signals φ1 and φ2 as shown in FIG.
And the gap amount corresponding "HIGH" period of the delay time values t D 65 is formed.
[発明が解決しようとする課題] 上述した従来のクロックドライバでは、クロックドラ
イバ61から遠いところでのクロック信号φ1及びφ2の
波形は、例えば配線の引き回しなどに起因する配線容量
等のような容量67及び68の影響を受けて、第5図に示す
クロック信号φ1′及びφ2′のようになまってしま
う。前記容量67及び68の値が大きいと第5図の斜線部の
ようにクロック信号φ1′とφ2′とに重なりができて
しまう。このようなクロック信号φ1′及びφ2′を第
8図に示すように、第6図と同様のダイナミックラッチ
回路75のラッチ信号に用いた場合のタイミングチャート
を第9図に示す。第5図に示すクロック信号φ1′とφ
2′との重なりの幅VOVERが、クロック信号φ1′を入
力信号とする第1のNチャンネル型MOSFET72及びクロッ
ク信号φ2′を入力信号とする第2のNチャンネル型MO
SFET71の閾値電圧(VTN)を超えると、第1のNチャン
ネル型MOSFET72と第2のNチャンネル型MOSFET71が同時
にオンとなる瞬間又は期間ができてしまう。この瞬間又
は期間にデータ入力側からデータ出力側にデータが突き
抜けてしまい第9図に破線で示すようにラッチ回路75の
出力信号が中間レベルもしくは反転した電圧値となって
しまい、この信号を受ける回路が誤動作を起こしてしま
うという問題点があった。[Problems to be Solved by the Invention] In the above-described conventional clock driver, the waveforms of the clock signals φ1 and φ2 far from the clock driver 61 have a capacitance 67 and a capacitance 67 such as a wiring capacitance caused by wiring routing. Under the influence of 68, the clock signals become 信号 1 'and 22' shown in FIG. If the values of the capacitors 67 and 68 are large, the clock signals φ1 ′ and φ2 ′ overlap as shown by the hatched portions in FIG. FIG. 9 shows a timing chart when such clock signals .phi.1 'and .phi.2' are used for a latch signal of a dynamic latch circuit 75 similar to that shown in FIG. Clock signals φ1 ′ and φ shown in FIG.
The overlap width V OVER with 2 ′ is a first N-channel MOSFET 72 that receives clock signal φ1 ′ as an input signal and a second N-channel MOSFET that receives clock signal φ2 ′ as an input signal.
If the threshold voltage (V TN ) of the SFET 71 is exceeded, there is a moment or period when the first N-channel MOSFET 72 and the second N-channel MOSFET 71 are simultaneously turned on. At this moment or period, data penetrates from the data input side to the data output side, and the output signal of the latch circuit 75 becomes an intermediate level or an inverted voltage value as shown by a broken line in FIG. There is a problem that the circuit malfunctions.
また、クロック信号φ1及びφ2が“HIGH"となって
いる期間(以下、この期間を「HIGH幅」と称する)は、
クロックドライバ61に入力されるクロック信号の波形と
ディレイ回路64及び65のディレイ時間値tDで決まるの
で、製造の際の拡散時のような製造条件のばらつきによ
り、(例えば、MOSFETの閾値電圧が高目になる等)デバ
イスのスピードが遅くなるようにできあがってしまう
と、ディレイ時間値tDは必要以上に大きくなり、クロッ
ク信号φ1及びφ2のHIGH幅が充分にとれなくなってし
まう。第6図及び第8図に示すようなダイナミックラッ
チ回路75の場合を考えると、上述のようにクロック信号
φ1及びφ2のHIGH幅が短い場合、入力データ信号が遅
れてやってきたときに、データをラッチしきれないとい
う問題点があった。The period during which the clock signals φ1 and φ2 are “HIGH” (hereinafter, this period is referred to as “HIGH width”)
Since it determined by the delay time value t D of the waveform and the delay circuit 64 and 65 of the clock signal input to the clock driver 61, a variation in the manufacturing conditions, such as during the diffusion in the preparation, (e.g., the threshold voltage of the MOSFET When a high eye becomes like) become completed as the speed of the device becomes slow, delay time value t D becomes larger than necessary, hIGH width of the clock signal φ1 and φ2 can no longer sufficiently taken. Considering the case of the dynamic latch circuit 75 as shown in FIGS. 6 and 8, when the HIGH width of the clock signals φ1 and φ2 is short as described above, when the input data signal comes later, There was a problem that the latch could not be completed.
本発明はかかる問題点に鑑みてなされたものであっ
て、2つのクロック出力信号の重なり幅及びHIGH幅を適
切な値に制御し、これらの2つのクロック信号が供給さ
れる回路の誤動作を有効に防止し得るクロックドライバ
を提供することを目的とする。The present invention has been made in view of such a problem, and controls an overlap width and a HIGH width of two clock output signals to appropriate values to effectively prevent a malfunction of a circuit to which these two clock signals are supplied. It is an object of the present invention to provide a clock driver capable of preventing the above.
[課題を解決するための手段] 本発明に係るクロックドライバは、クロック信号が入
力され、互いに位相の異なる第1及び第2のクロック信
号を出力するもので、第1及び第2のバッファ回路と、
前記第1のバッファ回路から出力される第1のクロック
信号が入力され、この第1のクロック信号を遅延した出
力を前記第2のバッファ回路に与えるディレイ時間可変
の第1のディレイ可変回路と、前記第2のバッファ回路
から出力される第2のクロック信号が入力され、この第
2のクロック信号を遅延した出力を前記第1のバッファ
回路に与えるディレイ時間可変の第2のディレイ可変回
路と、前記第1及び第2のクロック信号が夫々直接入力
される第1及び第2のトランジスタを直列接続した回路
の出力信号を積分してディレイ時間制御信号として前記
第1及び第2のディレイ可変回路に入力するクロック重
なり検出回路とを具備することを特徴とする。Means for Solving the Problems A clock driver according to the present invention receives a clock signal and outputs first and second clock signals having different phases from each other. ,
A first delay variable circuit having a variable delay time to which a first clock signal output from the first buffer circuit is input and which provides an output obtained by delaying the first clock signal to the second buffer circuit; A second delay variable circuit having a variable delay time to which a second clock signal output from the second buffer circuit is input and which provides an output obtained by delaying the second clock signal to the first buffer circuit; The first and second clock signals are directly input to the first and second transistors, respectively, and the output signals of the circuit in which the first and second transistors are connected in series are integrated as delay time control signals to the first and second delay variable circuits. A clock overlap detection circuit to be inputted.
[作用] 本発明のクロックドライバにおいては、クロックドラ
イバ内に2つのクロック信号のクロックの重なりを検出
するクロック重なり検出回路及びディレイ時間値を変化
し得るディレイ可変回路を設けて、互いに位相の異なる
2つのクロック出力信号の重なり幅をある値以下に抑
え、且つ必要以上に2つのクロック出力信号の間のギャ
ップが広がってHIGH幅が狭くなることを防止する。従っ
て、2つのクロック出力信号が供給される回路が誤動作
することがない。[Operation] In the clock driver of the present invention, a clock overlap detection circuit for detecting the overlap of clocks of two clock signals and a delay variable circuit capable of changing the delay time value are provided in the clock driver, and the clocks having different phases are provided. The overlap width of the two clock output signals is suppressed to a certain value or less, and the gap between the two clock output signals is prevented from being unnecessarily widened and the HIGH width is reduced. Therefore, a circuit to which two clock output signals are supplied does not malfunction.
[実施例] 以下、本発明の実施例について添付の図面を参照して
説明する。Embodiment An embodiment of the present invention will be described below with reference to the accompanying drawings.
第1図は本発明の第1の実施例に係るクロックドライ
バの構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a clock driver according to a first embodiment of the present invention.
第1のバッファ回路はNAND回路1及びインバータ回路
3で構成され、第2のバッファ回路はNAND回路2及びイ
ンバータ回路5で構成される。入力クロック信号φは、
NAND回路1の一方の入力端に入力されると共にインバー
タ回路4で反転されてNAND回路2の一方の入力端に入力
される。前記第1及び第2のバッファ回路の出力、即ち
インバータ回路3及び5の出力信号が、夫々互いに位相
の異なるクロック信号φ1及びφ2となる。クロック信
号φ1は、この場合例えば直列接続された2つのインバ
ータ回路6及び7からなるディレイ素子を通して、Pチ
ャンネル型MOSFET10〜12及びNチャンネル型MOSFET16〜
18から構成されるディレイ可変回路に入力される。この
ディレイ可変回路の出力がNAND回路2及びインバータ回
路5から構成されるバッファ回路のNAND回路2の他方の
入力端に入力されている。クロック信号φ2は、この場
合直列接続されたインバータ回路8及び9からなるディ
レイ素子を通して、Pチャンネル型MOSFET13〜15及びN
チャンネル型MOSFET19〜21から構成されるディレイ可変
回路に入力される。このディレイ可変回路の出力がNAND
回路1とインバータ回路3から構成されるバッファ回路
のNAND回路の他方の入力端に入力されている。また、N
チャンネル型MOSFET22、23、抵抗素子35、36及び容量素
子37から構成されるクロック重なり検出回路は、クロッ
ク信号φ1及びφ2を入力信号とし、その出力信号は前
記2つのディレイ可変回路へ入力されている。電源24〜
28からは電源電圧が供給され、接地29〜34は接地電位点
に接続される。The first buffer circuit includes a NAND circuit 1 and an inverter circuit 3, and the second buffer circuit includes a NAND circuit 2 and an inverter circuit 5. The input clock signal φ is
The signal is input to one input terminal of the NAND circuit 1 and inverted by the inverter circuit 4 and input to one input terminal of the NAND circuit 2. Outputs of the first and second buffer circuits, that is, output signals of the inverter circuits 3 and 5, become clock signals φ1 and φ2 having different phases from each other. In this case, the clock signal φ1 is passed through a delay element composed of, for example, two inverter circuits 6 and 7 connected in series, through P-channel MOSFETs 10 to 12 and N-channel MOSFETs 16 to
It is input to a delay variable circuit composed of 18. The output of the variable delay circuit is input to the other input terminal of the NAND circuit 2 of the buffer circuit composed of the NAND circuit 2 and the inverter circuit 5. In this case, the clock signal φ2 is supplied to the P-channel type MOSFETs 13 to 15 and N through a delay element comprising inverter circuits 8 and 9 connected in series.
It is input to a variable delay circuit composed of channel type MOSFETs 19-21. The output of this delay variable circuit is NAND
The signal is input to the other input terminal of the NAND circuit of the buffer circuit including the circuit 1 and the inverter circuit 3. Also, N
The clock overlap detection circuit composed of the channel type MOSFETs 22 and 23, the resistance elements 35 and 36, and the capacitance element 37 receives clock signals φ1 and φ2 as input signals, and outputs the signals to the two delay variable circuits. . Power supply 24 ~
A power supply voltage is supplied from 28, and grounds 29 to 34 are connected to a ground potential point.
第1図に示した第1の実施例の回路のタイミングチャ
ートを第2図に示す。クロック信号φ1及びφ2は、配
線の引き回しなどにより、容量の影響を受けてその波形
がなまり、クロック信号φ1とφ2との間にクロックの
重なりが生じる。その重なりの幅VOVERがクロック重な
り検出回路を構成するNチャンネル型MOSFET22及び23の
閾値電圧(VTN)に達すると、Nチャンネル型MOSFET22
及び23は共にオン状態となり、第2図に示すように節点
Aにおける電位が変動する。この現象が何度も続くと、
クロック重なり検出回路の出力点である節点Bの電位は
第2図に示されるように徐々に低下してくる。FIG. 2 shows a timing chart of the circuit of the first embodiment shown in FIG. The waveforms of the clock signals φ1 and φ2 are affected by the capacitance due to wiring routing and the like, and their waveforms are rounded, and clocks overlap between the clock signals φ1 and φ2. When the overlap width V OVER reaches the threshold voltage (V TN ) of the N-channel MOSFETs 22 and 23 constituting the clock overlap detection circuit, the N-channel MOSFET 22
And 23 are both turned on, and the potential at the node A fluctuates as shown in FIG. If this phenomenon continues,
The potential at the node B, which is the output point of the clock overlap detection circuit, gradually decreases as shown in FIG.
次に、ディレイ可変回路の動作について説明する。ク
ロック信号φ1及びφ2に重なりがないとき、クロック
信号φ1及びφ2が夫々前記各ディレイ素子及び各ディ
レイ可変回路を経て各バッファに入力されるまでの遅延
時間は一定である。クロック信号φ1とφ2との間に重
なりが生じて節点Bの電位が低下してくると、各ディレ
イ可変回路を構成するNチャンネル型MOSFET17と18及び
20と21の入力電圧が下がってくるので、これらのNチャ
ンネル型MOSFET17と18及び20と21の電流駆動能力が下が
り、更にPチャンネル型MOSFET10とNチャンネル型MOSF
ET18並びにPチャンネル型MOSFET13とNチャンネル型MO
SFET21からなる各レシオ型インバータ回路の出力電圧が
上昇するので、Pチャンネル型MOSFET11及び14の駆動能
力も下がる。従って、ディレイ可変回路の入出力間のデ
ィレイ時間値が増加し、クロック信号φ1とφ2との間
のギャップが広がり、クロック信号φ1及びφ2の重な
りの幅VOVERを、Nチャンネル型MOSFET22及び23のVTN以
下に抑えることができる。この結果、クロック信号φ1
及びφ2が供給される回路が誤動作することがなくな
る。Next, the operation of the variable delay circuit will be described. When there is no overlap between the clock signals φ1 and φ2, the delay time until the clock signals φ1 and φ2 are input to the respective buffers via the respective delay elements and the respective variable delay circuits is constant. When the potential of the node B decreases due to the overlap between the clock signals φ1 and φ2, the N-channel MOSFETs 17 and 18 constituting each delay variable circuit and
Since the input voltages of 20 and 21 decrease, the current driving capabilities of these N-channel MOSFETs 17 and 18 and 20 and 21 decrease, and further, the P-channel MOSFET 10 and the N-channel MOSFET
ET18, P-channel MOSFET13 and N-channel MO
Since the output voltage of each ratio-type inverter circuit including the SFET 21 increases, the driving capability of the P-channel MOSFETs 11 and 14 also decreases. Accordingly, the delay time between the input and output of the variable delay circuit increases, the gap between the clock signals φ1 and φ2 widens, and the width V OVER of the overlap between the clock signals φ1 and φ2 is reduced by the N-channel MOSFETs 22 and 23. V TN or less. As a result, the clock signal φ1
And the circuit to which φ2 is supplied does not malfunction.
また、ディレイ回路のディレイ時間値が大きすぎる場
合、クロック信号φ1及びφ2の重なりは、小さくな
り、又は、消失するが、このとき第1図の節点Bの電位
は電源電圧レベルとなるため、ディレイ可変回路のディ
レイ時間値は小さくなりクロック信号φ1及びφ2のHI
GH幅が必要以上に狭くなることを防ぐことができる。If the delay time value of the delay circuit is too large, the overlap between the clock signals φ1 and φ2 becomes small or disappears. At this time, however, the potential at the node B in FIG. The delay time value of the variable circuit becomes small, and the HI level of the clock signals φ1 and φ2 becomes high.
The GH width can be prevented from becoming smaller than necessary.
第3図は本発明の第2の実施例に係るクロックドライ
バの構成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of a clock driver according to a second embodiment of the present invention.
この第3図に示した第2の実施例の回路が、第1図に
示した第1の実施例の回路と相違する点は、この第2の
実施例の回路においては、一方のディレイ可変回路がP
チャンネル型MOSFET43、容量素子47及びインバータ回路
41から構成され、他方のディレイ可変回路が、Pチャン
ネル型MOSFET44、容量素子48及びインバータ回路42から
構成される点である。電源45及び46からは電源電圧が供
給される。The difference between the circuit of the second embodiment shown in FIG. 3 and the circuit of the first embodiment shown in FIG. 1 is that the circuit of the second embodiment has one delay variable. Circuit is P
Channel type MOSFET 43, capacitive element 47 and inverter circuit
41, and the other variable delay circuit comprises a P-channel MOSFET 44, a capacitor 48, and an inverter circuit 42. A power supply voltage is supplied from the power supplies 45 and 46.
上述の第1の実施例と同様に、クロック信号φ1及び
φ2に重なりが生じると、節点Bの電位が下がり始め、
この点Bの電位が電源電圧からPチャンネル型MOSFET43
及び44の閾値電圧(VTP)分だけ下がると、Pチャンネ
ル型MOSFET43及び44がオン状態となり、インバータ回路
41及び42の出力側に容量素子47及び48の容量値が付加さ
れ、ディレイ可変回路のディレイ時間値が増加して、ク
ロック信号φ1とφ2の重なりの幅VOVERをNチャンネ
ル型MOSFET22及び23の閾値電圧以下に抑えることができ
る。As in the first embodiment, when the clock signals φ1 and φ2 overlap, the potential of the node B starts to decrease,
The potential at this point B changes from the power supply voltage to the P-channel MOSFET 43.
And when lowered by the threshold voltage of 44 (V TP) fraction, P-channel type MOSFET43 and 44 are turned on, the inverter circuit
The capacitance values of the capacitance elements 47 and 48 are added to the output sides of 41 and 42, the delay time value of the delay variable circuit increases, and the overlap width V OVER of the clock signals φ1 and φ2 is increased by the N-channel MOSFETs 22 and 23. It can be kept below the threshold voltage.
また、第1の実施例と同様に、クロック信号φ1及び
φ2のHIGH幅が必要以上に狭くなることを防ぐこともで
きる。Further, similarly to the first embodiment, it is possible to prevent the HIGH width of the clock signals φ1 and φ2 from becoming unnecessarily narrow.
[発明の効果] 以上述べたように、本発明によれば、クロックドライ
バ内に2つのクロック信号のクロックの重なりを検出す
るクロック重なり検出回路及びディレイ時間値を変化し
得るディレイ可変回路を設けることにより、互いに位相
の異なる2つのクロック出力信号の重なり幅をある値以
下に抑え、且つ必要以上に2つのクロック出力信号の間
のギャップが広がってHIGH幅が狭くなることを防止する
ことができ、従ってこれらの2つのクロック信号が供給
される回路の誤動作を有効に防止し得るクロックドライ
バを提供することができる。[Effects of the Invention] As described above, according to the present invention, the clock driver is provided with the clock overlap detection circuit that detects the overlap of the clocks of the two clock signals and the delay variable circuit that can change the delay time value. Thereby, the overlap width of the two clock output signals having different phases can be suppressed to a certain value or less, and the gap between the two clock output signals can be prevented from being unnecessarily widened and the HIGH width can be reduced, Therefore, it is possible to provide a clock driver capable of effectively preventing a malfunction of a circuit to which these two clock signals are supplied.
第1図は本発明の第1の実施例の構成を示す回路図、第
2図は第1図の回路の動作を説明するためのタイミング
チャート図、第3図は本発明の第2の実施例の構成を示
す回路図、第4図は従来のクロックドライバの一例の構
成を示すブロック図、第5図は第4図の回路の動作を説
明するためのタイミングチャート図、第6図はクロック
ドライバの2つの出力信号が供給される回路の一例であ
るダイナミックシフトレジスタを示す回路図、第7図は
第6図の回路の動作を説明するためのタイミングチャー
ト図、第8図は第6図と同様のダイナミックシフトレジ
スタに供給されるクロックドライバの2つの出力信号が
重なった場合の例を示す回路図、第9図は第8図の場合
の動作を説明するためのタイミングチャート図である。 1,2;NAND回路、3〜9,41,42;インバータ回路、10〜15,4
3,44;Pチャンネル型MOSFET、16〜23;Nチャンネル型MOSF
ET、35,36;抵抗、37,43,44;容量FIG. 1 is a circuit diagram showing the configuration of a first embodiment of the present invention, FIG. 2 is a timing chart for explaining the operation of the circuit of FIG. 1, and FIG. 3 is a second embodiment of the present invention. FIG. 4 is a block diagram showing an example of a conventional clock driver, FIG. 5 is a timing chart for explaining the operation of the circuit of FIG. 4, and FIG. FIG. 7 is a circuit diagram showing a dynamic shift register which is an example of a circuit to which two output signals of the driver are supplied, FIG. 7 is a timing chart for explaining the operation of the circuit of FIG. 6, and FIG. FIG. 9 is a circuit diagram showing an example of a case where two output signals of a clock driver supplied to the same dynamic shift register overlap with each other, and FIG. 9 is a timing chart for explaining the operation in the case of FIG. 1,2; NAND circuit, 3 ~ 9,41,42; Inverter circuit, 10 ~ 15,4
3,44; P-channel MOSFET, 16-23; N-channel MOSFET
ET, 35, 36; resistance, 37, 43, 44; capacity
Claims (1)
なる第1及び第2のクロック信号を出力するクロックド
ライバにおいて、第1及び第2のバッファ回路と、前記
第1のバッファ回路から出力される第1のクロック信号
が入力され、この第1のクロック信号を遅延した出力を
前記第2のバッファ回路に与えるディレイ時間可変の第
1のディレイ可変回路と、前記第2のバッファ回路から
出力される第2のクロック信号が入力され、この第2の
クロック信号を遅延した出力を前記第1のバッファ回路
に与えるディレイ時間可変の第2のディレイ可変回路
と、前記第1及び第2のクロック信号が夫々直接入力さ
れる第1及び第2のトランジスタを直列接続した回路の
出力信号を積分してディレイ時間制御信号として前記第
1及び第2のディレイ可変回路に入力するクロック重な
り検出回路とを具備することを特徴とするクロックドラ
イバ。1. A clock driver to which a clock signal is input and outputs first and second clock signals having different phases from each other, wherein the first and second buffer circuits are output from the first buffer circuit. A first clock signal is input, and a first delay variable circuit that has a variable delay time and provides an output obtained by delaying the first clock signal to the second buffer circuit, and is output from the second buffer circuit. A second delay variable circuit that receives a second clock signal, provides a delayed output of the second clock signal to the first buffer circuit, and has a variable delay time, and the first and second clock signals are The first and second delays are integrated as output signals of a circuit in which first and second transistors, which are directly input, are connected in series, respectively, and are integrated as delay time control signals. Clock driver, characterized by comprising a clock overlap detection circuit is input to the variable circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP02294278A JP3093254B2 (en) | 1990-10-30 | 1990-10-30 | Clock driver |
Applications Claiming Priority (1)
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JP02294278A JP3093254B2 (en) | 1990-10-30 | 1990-10-30 | Clock driver |
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JPH04167712A JPH04167712A (en) | 1992-06-15 |
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Family Applications (1)
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-
1990
- 1990-10-30 JP JP02294278A patent/JP3093254B2/en not_active Expired - Fee Related
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