JPH05102431A - ダイナミツクram - Google Patents
ダイナミツクramInfo
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- JPH05102431A JPH05102431A JP3287099A JP28709991A JPH05102431A JP H05102431 A JPH05102431 A JP H05102431A JP 3287099 A JP3287099 A JP 3287099A JP 28709991 A JP28709991 A JP 28709991A JP H05102431 A JPH05102431 A JP H05102431A
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- contact hole
- bit line
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Abstract
(57)【要約】
【目的】 ダイナミックRAMの周辺回路部等における
配線層とその下層の配線層の確実なコンタクトを図る。 【構成】 周辺回路部P等における配線層21,18間
の接続層20を、メモリセル部Mのビット線16の拡散
層4への接続のためのプラグ層15と同一の導電層で形
成する。何ら工程数の増大なしに、コンタクトホール1
9の垂直段差の緩和が可能となる。
配線層とその下層の配線層の確実なコンタクトを図る。 【構成】 周辺回路部P等における配線層21,18間
の接続層20を、メモリセル部Mのビット線16の拡散
層4への接続のためのプラグ層15と同一の導電層で形
成する。何ら工程数の増大なしに、コンタクトホール1
9の垂直段差の緩和が可能となる。
Description
【0001】
【産業上の利用分野】本発明はビット線のMOSトラン
ジスタの拡散層の接続に中間層としての接続層が形成さ
れるタイプのダイナミックRAMに関する。
ジスタの拡散層の接続に中間層としての接続層が形成さ
れるタイプのダイナミックRAMに関する。
【0002】
【従来の技術】一般に、ダイナミックRAMでは、複数
のメモリセルを行列状に配列させたメモリセル部と、そ
のメモリセル部に対する入出力や信号のタイミング等を
処理するための周辺回路部が同一基板上に形成される。
また、1セル−1トランジスタ型の折り返しビット線構
造のメモリセルでは、ビット線のコンタクトが一般に一
対のセルで共通化され、略平行に延在された一対のゲー
ト電極(ワード線)の間の領域がビット線のコンタクト
に用いられる。
のメモリセルを行列状に配列させたメモリセル部と、そ
のメモリセル部に対する入出力や信号のタイミング等を
処理するための周辺回路部が同一基板上に形成される。
また、1セル−1トランジスタ型の折り返しビット線構
造のメモリセルでは、ビット線のコンタクトが一般に一
対のセルで共通化され、略平行に延在された一対のゲー
ト電極(ワード線)の間の領域がビット線のコンタクト
に用いられる。
【0003】また、メモリセルの高集積化を図る場合に
は、ゲート電極のサイズも小さくされ、ゲート電極間の
領域も小さくされる。従って、ビット線のコンタクトに
用いられる領域も小さくなる。
は、ゲート電極のサイズも小さくされ、ゲート電極間の
領域も小さくされる。従って、ビット線のコンタクトに
用いられる領域も小さくなる。
【0004】その一方で、ゲート電極とビット線やスタ
ック型容量との間の層間耐圧を確保するためは、サイド
ウォールを厚くする必要があり、このためゲート電極上
にはオフセット用のシリコン酸化膜が形成される。ま
た、メモリセル部の平坦化を図るためには、低融点ガラ
ス層も層間絶縁膜として形成される。従って、これらの
絶縁膜によって、ゲート電極の周囲は、ビット線のコン
タクトが必要であるにも拘わらず、その垂直段差が大き
い。
ック型容量との間の層間耐圧を確保するためは、サイド
ウォールを厚くする必要があり、このためゲート電極上
にはオフセット用のシリコン酸化膜が形成される。ま
た、メモリセル部の平坦化を図るためには、低融点ガラ
ス層も層間絶縁膜として形成される。従って、これらの
絶縁膜によって、ゲート電極の周囲は、ビット線のコン
タクトが必要であるにも拘わらず、その垂直段差が大き
い。
【0005】ビット線のセルフアラインコンタクト法
は、逆に、その垂直段差を利用して、レジスト層等のア
ライメントなしに、一対のゲート電極間の領域にビット
線のコンタクトホールを形成する方法である。また、フ
ルセルフアラインコンタクト法のように、ビット線と接
続する拡散層上に接続のためのポリシリコン層が形成さ
れ、そのポリシリコン層を介してビット線と拡散層が接
続する。
は、逆に、その垂直段差を利用して、レジスト層等のア
ライメントなしに、一対のゲート電極間の領域にビット
線のコンタクトホールを形成する方法である。また、フ
ルセルフアラインコンタクト法のように、ビット線と接
続する拡散層上に接続のためのポリシリコン層が形成さ
れ、そのポリシリコン層を介してビット線と拡散層が接
続する。
【0006】
【発明が解決しようとする課題】ところが、垂直段差の
問題は、メモリセル部のみならずメモリセル部以外の例
えば周辺回路部側にも同様に生ずる。
問題は、メモリセル部のみならずメモリセル部以外の例
えば周辺回路部側にも同様に生ずる。
【0007】すなわち、セルフアラインコンタクトを行
う場合でも十分なようにメモリセル部の層間耐圧の確保
することや、メモリセル部の平坦化することを目的に垂
直段差をますます大きくした場合では、必然的に同一基
板上の周辺回路部にも同じ厚い厚みで絶縁膜が形成され
る。
う場合でも十分なようにメモリセル部の層間耐圧の確保
することや、メモリセル部の平坦化することを目的に垂
直段差をますます大きくした場合では、必然的に同一基
板上の周辺回路部にも同じ厚い厚みで絶縁膜が形成され
る。
【0008】しかし、その厚い厚みの絶縁膜上にアルミ
ニューム系配線層の如き金属配線層を形成し、絶縁膜の
下層の配線層に接続させる場合には、極めてアスペクト
比の高いコンタクトホールを該絶縁膜に形成して、電気
的な接続を図ることになり、段切れ等が発生し易くな
り、金属配線層のカバレージも悪化する。
ニューム系配線層の如き金属配線層を形成し、絶縁膜の
下層の配線層に接続させる場合には、極めてアスペクト
比の高いコンタクトホールを該絶縁膜に形成して、電気
的な接続を図ることになり、段切れ等が発生し易くな
り、金属配線層のカバレージも悪化する。
【0009】そこで、本発明は上述の技術的な課題に鑑
み、例えば周辺回路部の如き領域における配線層とその
下層の配線層の確実なコンタクトを図る構造のダイナミ
ックRAMの提供を目的とする。
み、例えば周辺回路部の如き領域における配線層とその
下層の配線層の確実なコンタクトを図る構造のダイナミ
ックRAMの提供を目的とする。
【0010】
【課題を解決するための手段】上述の目的を達成するた
め、本発明のダイナミックRAMは、配線層とその下層
に層間絶縁膜を介して配された他の配線層の電気的な接
続のための接続層をビット線と拡散層の電気的な接続に
用いるプラグ層と同じ導電層で形成したことを特徴とす
る。
め、本発明のダイナミックRAMは、配線層とその下層
に層間絶縁膜を介して配された他の配線層の電気的な接
続のための接続層をビット線と拡散層の電気的な接続に
用いるプラグ層と同じ導電層で形成したことを特徴とす
る。
【0011】ここで、前記配線層とその下層の他の配線
層の間の層間絶縁膜には、コンタクトホールが形成され
る。接続層はそのコンタクトホールを埋め込むように形
成され、一例として、セルフアラインでコンタクトホー
ル内に残存したものとすることもできる。配線層はアル
ミニューム系配線層等の材料層であるが、ポリシリコン
層等や高融点金属層等、或いはこれらの組合せでも良
い。
層の間の層間絶縁膜には、コンタクトホールが形成され
る。接続層はそのコンタクトホールを埋め込むように形
成され、一例として、セルフアラインでコンタクトホー
ル内に残存したものとすることもできる。配線層はアル
ミニューム系配線層等の材料層であるが、ポリシリコン
層等や高融点金属層等、或いはこれらの組合せでも良
い。
【0012】
【作用】ビット線のコンタクト部におけるプラグ層は、
メモリセル部の段差緩和に寄与するが、そのプラグ層と
同じ導電層を用いて周辺回路部側にも接続層を形成する
ことで、何ら工程数の増加を招かずに、該接続層による
段差の緩和がなされ、周辺回路部の配線層とその下層の
他の配線層の間の電気的な接続が確保される。
メモリセル部の段差緩和に寄与するが、そのプラグ層と
同じ導電層を用いて周辺回路部側にも接続層を形成する
ことで、何ら工程数の増加を招かずに、該接続層による
段差の緩和がなされ、周辺回路部の配線層とその下層の
他の配線層の間の電気的な接続が確保される。
【0013】
【実施例】本発明の好適な実施例を図面を参照しながら
説明する。
説明する。
【0014】〔ダイナミックRAMの構造〕図1に本実
施例のダイナミックRAMの断面構造を示す。p型のシ
リコン基板1の主面上に、素子分離領域として厚いシリ
コン酸化膜からなるフィールド酸化膜2が形成されてい
る。このシリコン基板1上には、メモリセル部Mと周辺
回路部Pが形成される。
施例のダイナミックRAMの断面構造を示す。p型のシ
リコン基板1の主面上に、素子分離領域として厚いシリ
コン酸化膜からなるフィールド酸化膜2が形成されてい
る。このシリコン基板1上には、メモリセル部Mと周辺
回路部Pが形成される。
【0015】まず、メモリセル部Mの構造については、
nMOSトランジスタ3を有する構造とされ、各nMO
Sトランジスタ3は基板表面に一対のn型の拡散層4,
5を有する。拡散層4は、ビット線に接続する側の拡散
層であり、一対のメモリセルで共通に用いられる。拡散
層5は、記憶ノード側の拡散層である。これら一対の拡
散層4,5はゲート電極6の下部で離間し、その離間し
た部分がチャネル領域となる。
nMOSトランジスタ3を有する構造とされ、各nMO
Sトランジスタ3は基板表面に一対のn型の拡散層4,
5を有する。拡散層4は、ビット線に接続する側の拡散
層であり、一対のメモリセルで共通に用いられる。拡散
層5は、記憶ノード側の拡散層である。これら一対の拡
散層4,5はゲート電極6の下部で離間し、その離間し
た部分がチャネル領域となる。
【0016】各nMOSトランジスタ3において、ゲー
ト電極6は、ゲート絶縁膜を介して基板主面に形成され
る。ゲート電極6はワード線であり、ワード線の延長方
向で隣接する他のメモリセルの近くでは、フィールド酸
化膜2上を通過するように延在される。このゲート電極
6は、ポリシリコン層とタングステンシリサイド層のポ
リサイド構造とされる。ゲート電極6はサイドウォール
及びオフセット酸化膜からなるシリコン酸化膜7に被覆
される。
ト電極6は、ゲート絶縁膜を介して基板主面に形成され
る。ゲート電極6はワード線であり、ワード線の延長方
向で隣接する他のメモリセルの近くでは、フィールド酸
化膜2上を通過するように延在される。このゲート電極
6は、ポリシリコン層とタングステンシリサイド層のポ
リサイド構造とされる。ゲート電極6はサイドウォール
及びオフセット酸化膜からなるシリコン酸化膜7に被覆
される。
【0017】シリコン酸化膜7及び拡散層4,5は層間
絶縁膜8に覆われる。層間絶縁膜8はPSG膜及びシリ
コン窒化膜からなる。層間絶縁膜8には拡散層5上で、
開口部9が形成される。この開口部9を介して記憶ノー
ドとなるポリシリコン層10が接続される。ポリシリコ
ン層10は、図の断面内では、開口部9からシリコン酸
化膜7の斜面に沿って延在され、ゲート電極6上で終端
する。このポリシリコン層10上には、誘電体膜11を
介してプレート電極層12が形成されており、ポリシリ
コン層10,誘電体膜11及びプレート電極層12によ
ってスタック型キャパシタが得られる。
絶縁膜8に覆われる。層間絶縁膜8はPSG膜及びシリ
コン窒化膜からなる。層間絶縁膜8には拡散層5上で、
開口部9が形成される。この開口部9を介して記憶ノー
ドとなるポリシリコン層10が接続される。ポリシリコ
ン層10は、図の断面内では、開口部9からシリコン酸
化膜7の斜面に沿って延在され、ゲート電極6上で終端
する。このポリシリコン層10上には、誘電体膜11を
介してプレート電極層12が形成されており、ポリシリ
コン層10,誘電体膜11及びプレート電極層12によ
ってスタック型キャパシタが得られる。
【0018】これらキャパシタを構成するポリシリコン
層10,誘電体膜11及びプレート電極層12は、平坦
化のためのBPSG膜13に被覆され、このBPSG膜
13には、拡散層4上でビット線のコンタクトホール1
4が形成される。コンタクトホール14はリフローされ
たBPSG膜13のみならず層間絶縁膜8も貫通して、
その底部に拡散層4が臨む。
層10,誘電体膜11及びプレート電極層12は、平坦
化のためのBPSG膜13に被覆され、このBPSG膜
13には、拡散層4上でビット線のコンタクトホール1
4が形成される。コンタクトホール14はリフローされ
たBPSG膜13のみならず層間絶縁膜8も貫通して、
その底部に拡散層4が臨む。
【0019】このビット線のコンタクトホール14に
は、比較的に膜厚の厚い第4層目のポリシリコン層によ
るプラグ層15が形成される。このプラグ層15は、ビ
ット線のコンタクトホール14の内部の垂直段差を緩和
するために埋め込まれる層であり、ビット線の段切れを
防止する。特に、このプラグ層15を構成する第4層目
のポリシリコン層は、周辺回路部Pにおいて、一対の配
線層間を接続する接続層20としても用いられ、同じ工
程で形成されるため、何ら工程の増加なしに周辺回路部
Pでの確実な配線が可能となる。
は、比較的に膜厚の厚い第4層目のポリシリコン層によ
るプラグ層15が形成される。このプラグ層15は、ビ
ット線のコンタクトホール14の内部の垂直段差を緩和
するために埋め込まれる層であり、ビット線の段切れを
防止する。特に、このプラグ層15を構成する第4層目
のポリシリコン層は、周辺回路部Pにおいて、一対の配
線層間を接続する接続層20としても用いられ、同じ工
程で形成されるため、何ら工程の増加なしに周辺回路部
Pでの確実な配線が可能となる。
【0020】ビット線16はそのプラグ層15に接続す
るように形成され、ゲート電極6のパターンとは略垂直
な方向に延在されるパターンとされている。ビット線1
6は、プラグ層15を介して拡散層4に電気的に接続す
る。このビット線16は、ポリシリコン層とタングステ
ンシリサイド層のポリサイド構造とされるが、アルミニ
ューム配線層等によりシャントされる構造であっても良
い。ビット線16はBPSG膜17に被覆されている。
るように形成され、ゲート電極6のパターンとは略垂直
な方向に延在されるパターンとされている。ビット線1
6は、プラグ層15を介して拡散層4に電気的に接続す
る。このビット線16は、ポリシリコン層とタングステ
ンシリサイド層のポリサイド構造とされるが、アルミニ
ューム配線層等によりシャントされる構造であっても良
い。ビット線16はBPSG膜17に被覆されている。
【0021】次に、周辺回路部Pの構造については、周
辺回路のMOSトランジスタのゲート電極の一部をフィ
ールド酸化膜2上に延在した配線層18が、メモリセル
部Mと同じ層間絶縁膜8やシリコン酸化膜7に被覆され
ており、さらにBPSG膜13にも被覆されている。そ
して、配線層18と接続を取るためのコンタクトホール
19が形成され、このコンタクトホール19には、前述
のように、第4層目のポリシリコン層を加工した形成さ
れた接続層20が埋め込まれている。
辺回路のMOSトランジスタのゲート電極の一部をフィ
ールド酸化膜2上に延在した配線層18が、メモリセル
部Mと同じ層間絶縁膜8やシリコン酸化膜7に被覆され
ており、さらにBPSG膜13にも被覆されている。そ
して、配線層18と接続を取るためのコンタクトホール
19が形成され、このコンタクトホール19には、前述
のように、第4層目のポリシリコン層を加工した形成さ
れた接続層20が埋め込まれている。
【0022】接続層20上には、ビット線16と同じ層
からなる配線層21がBPSG膜13上に配される形で
形成され、さらにコンタクトホール19上の配線層21
には、アルミニューム系配線層22が、BPSG膜17
に形成されたコンタクトホール23を介して形成されて
いる。
からなる配線層21がBPSG膜13上に配される形で
形成され、さらにコンタクトホール19上の配線層21
には、アルミニューム系配線層22が、BPSG膜17
に形成されたコンタクトホール23を介して形成されて
いる。
【0023】接続層20が仮に無い場合には、配線層2
1やアルミニューム系配線層22はアスペクト比の高い
コンタクトホール19に形成されることになり、段切れ
等が発生するが、本実施例の接続層20をコンタクトホ
ール19に埋め込むことにより、段切れの発生が未然に
防止されることになる。
1やアルミニューム系配線層22はアスペクト比の高い
コンタクトホール19に形成されることになり、段切れ
等が発生するが、本実施例の接続層20をコンタクトホ
ール19に埋め込むことにより、段切れの発生が未然に
防止されることになる。
【0024】また、接続層20の形成によって、配線層
の段切れが防止されるが、特に、次に説明するように、
工程数の増加なく接続層20は形成されるものであり、
特に高集積化を図り、コンタクトホール19の径が小さ
くなった時に有効である。
の段切れが防止されるが、特に、次に説明するように、
工程数の増加なく接続層20は形成されるものであり、
特に高集積化を図り、コンタクトホール19の径が小さ
くなった時に有効である。
【0025】 〔本実施例のダイナミックRAMの製造方法〕図2〜図
4を参照しながら、本実施例のダイナミックRAMの製
造方法についてその工程順に説明する。
4を参照しながら、本実施例のダイナミックRAMの製
造方法についてその工程順に説明する。
【0026】先ず、p型のシリコン基板1の表面に選択
酸化法によって素子分離用の厚いフィールド酸化膜2を
形成する。このフィールド酸化膜2の形成されない領域
を素子形成領域とする。次に、素子形成領域となる基板
表面にゲート酸化膜を形成し、ゲート酸化膜の形成後、
全面に第1層目のポリシリコン層及びタングステンシリ
サイド層を形成し、さらにその上部にオフセット用のシ
リコン酸化膜も形成する。これら第1層目のポリシリコ
ン層及びタングステンシリサイド層はパターニングさ
れ、MOSトランジスタのゲート電極6及び配線層18
とされる。また、このパターニング時にオフセット用の
シリコン酸化膜も同じパターンで切断される。
酸化法によって素子分離用の厚いフィールド酸化膜2を
形成する。このフィールド酸化膜2の形成されない領域
を素子形成領域とする。次に、素子形成領域となる基板
表面にゲート酸化膜を形成し、ゲート酸化膜の形成後、
全面に第1層目のポリシリコン層及びタングステンシリ
サイド層を形成し、さらにその上部にオフセット用のシ
リコン酸化膜も形成する。これら第1層目のポリシリコ
ン層及びタングステンシリサイド層はパターニングさ
れ、MOSトランジスタのゲート電極6及び配線層18
とされる。また、このパターニング時にオフセット用の
シリコン酸化膜も同じパターンで切断される。
【0027】次に、ゲート電極6等のパターニングの
後、低濃度の拡散層4,5を得るためのイオン注入がゲ
ート電極6及びフィールド酸化膜2をマスクとして行わ
れる。そのイオン注入の後、全面に層間絶縁膜が形成さ
れ、その層間絶縁膜をエッチバックしてサイドウォール
が形成され、ゲート電極6や配線層18を被覆する酸化
膜7が得られる。
後、低濃度の拡散層4,5を得るためのイオン注入がゲ
ート電極6及びフィールド酸化膜2をマスクとして行わ
れる。そのイオン注入の後、全面に層間絶縁膜が形成さ
れ、その層間絶縁膜をエッチバックしてサイドウォール
が形成され、ゲート電極6や配線層18を被覆する酸化
膜7が得られる。
【0028】シリコン酸化膜7の形成後、全面にシリコ
ン窒化膜及びPSG膜からなる層間絶縁膜8が形成され
る。この層間絶縁膜8はノードコンタクト部に開口部9
を有し、その開口部9の底部では拡散層5の表面が露出
する。
ン窒化膜及びPSG膜からなる層間絶縁膜8が形成され
る。この層間絶縁膜8はノードコンタクト部に開口部9
を有し、その開口部9の底部では拡散層5の表面が露出
する。
【0029】この露出した開口部9に対して、キャパシ
タ下部電極となる第2層目のポリシリコン層10が全面
に形成され、RIE等により各メモリセル毎のパターン
に分離される。続いて、ポリシリコン層10の表面にシ
リコン窒化膜とシリコン酸化膜の積層構造やシリコン窒
化膜をシリコン酸化膜で挟む構造等の誘電体膜11が形
成される。そして、その誘電体膜11上にプレート電極
層12が第3層目のポリシリコン層を用いて形成され
る。
タ下部電極となる第2層目のポリシリコン層10が全面
に形成され、RIE等により各メモリセル毎のパターン
に分離される。続いて、ポリシリコン層10の表面にシ
リコン窒化膜とシリコン酸化膜の積層構造やシリコン窒
化膜をシリコン酸化膜で挟む構造等の誘電体膜11が形
成される。そして、その誘電体膜11上にプレート電極
層12が第3層目のポリシリコン層を用いて形成され
る。
【0030】スタック型キャパシタの形成後、全面に平
坦化のためのBPSG膜13が形成され、このBPSG
膜13はリフローされる。そして、そのリフロー後、図
2に示すように、ビット線のコンタクトホール14がレ
ジスト層31をマスクとした異方性エッチングにより形
成されるが、この時同時に、周辺回路部Pの配線層18
上に形成されるコンタクトホール19も形成される。す
なわち、このレジスト層31を用いたエッチングによっ
て、メモリセル部MではBPSG膜13及び層間絶縁膜
8がマスクパターンを反映して除去されて、周辺回路部
Pでは同時にBPSG膜13、層間絶縁膜8及びシリコ
ン酸化膜7がマスクパターンを反映して除去される。図
2に示すように、レジスト層31を用いたエッチングに
よって、メモリセル部Mでは、底部に拡散層4の表面が
露出するコンタクトホール14が形成され、周辺回路部
Pでは、底部に配線層18の上面が露出するコンタクト
ホール19が形成される。
坦化のためのBPSG膜13が形成され、このBPSG
膜13はリフローされる。そして、そのリフロー後、図
2に示すように、ビット線のコンタクトホール14がレ
ジスト層31をマスクとした異方性エッチングにより形
成されるが、この時同時に、周辺回路部Pの配線層18
上に形成されるコンタクトホール19も形成される。す
なわち、このレジスト層31を用いたエッチングによっ
て、メモリセル部MではBPSG膜13及び層間絶縁膜
8がマスクパターンを反映して除去されて、周辺回路部
Pでは同時にBPSG膜13、層間絶縁膜8及びシリコ
ン酸化膜7がマスクパターンを反映して除去される。図
2に示すように、レジスト層31を用いたエッチングに
よって、メモリセル部Mでは、底部に拡散層4の表面が
露出するコンタクトホール14が形成され、周辺回路部
Pでは、底部に配線層18の上面が露出するコンタクト
ホール19が形成される。
【0031】次に、レジスト層31の除去後に、図3に
示すように、全面に第4層目のポリシリコン層32が比
較的に厚い膜厚で例えばCVD法によって形成される。
このポリシリコン層32は、ビット線用のコンタクトホ
ール14を埋め込むと共に、周辺回路部Pにおけるコン
タクトホール19も埋め込む。従って、次のプラグの形
成によって、素子の微細化に従って垂直段差が厳しい場
合であっても、確実な電気的接続がなされ、しかもコン
タクトホール19はコンタクトホール14と同時に埋め
込まれるため、マスクの変更だけで何ら工程数の増加は
ない。
示すように、全面に第4層目のポリシリコン層32が比
較的に厚い膜厚で例えばCVD法によって形成される。
このポリシリコン層32は、ビット線用のコンタクトホ
ール14を埋め込むと共に、周辺回路部Pにおけるコン
タクトホール19も埋め込む。従って、次のプラグの形
成によって、素子の微細化に従って垂直段差が厳しい場
合であっても、確実な電気的接続がなされ、しかもコン
タクトホール19はコンタクトホール14と同時に埋め
込まれるため、マスクの変更だけで何ら工程数の増加は
ない。
【0032】図3に示すように、形成されたポリシリコ
ン層32上には、レジスト層33が形成される。このレ
ジスト層33の形成位置は、ビット線のコンタクトホー
ル14上である。一方、周辺回路部Pのコンタクトホー
ル19上には、レジスト層33が形成されない。
ン層32上には、レジスト層33が形成される。このレ
ジスト層33の形成位置は、ビット線のコンタクトホー
ル14上である。一方、周辺回路部Pのコンタクトホー
ル19上には、レジスト層33が形成されない。
【0033】次に、レジスト層33をマスクとしてエッ
チングを行う。ビット線のコンタクトホール14では、
レジスト層33の存在によってレジスト層33の下部の
ポリシリコン層32は除去されず、コンタクトホール1
4の上端からレジスト層33のパターンに沿って少しB
PSG膜13上に延在されるようなパターンのプラグ層
15が得られる。一方、周辺回路部Pのコンタクトホー
ル19ではレジスト層がないために、表面からポリシリ
コン層32が削られることになるが、ポリシリコン層3
2が厚い膜厚で形成されているために、その一部がコン
タクトホール19内に残存して接続層20となる。この
接続層20の自己整合的な形成のためには、何らマスク
が必要でないため、マスク合わせの困難な箇所に対して
もセルフアラインで接続層20を形成できる。
チングを行う。ビット線のコンタクトホール14では、
レジスト層33の存在によってレジスト層33の下部の
ポリシリコン層32は除去されず、コンタクトホール1
4の上端からレジスト層33のパターンに沿って少しB
PSG膜13上に延在されるようなパターンのプラグ層
15が得られる。一方、周辺回路部Pのコンタクトホー
ル19ではレジスト層がないために、表面からポリシリ
コン層32が削られることになるが、ポリシリコン層3
2が厚い膜厚で形成されているために、その一部がコン
タクトホール19内に残存して接続層20となる。この
接続層20の自己整合的な形成のためには、何らマスク
が必要でないため、マスク合わせの困難な箇所に対して
もセルフアラインで接続層20を形成できる。
【0034】続いて、ポリシリコン層とタングステンシ
リサイド層のポリサイド構造からなるビット線16や配
線層21を所要のパターンに形成する。ビット線16は
プラグ層15によって段切れなく、各メモリセルの拡散
層4にコンタクトする。また、周辺回路部Pの配線層2
1も同様に接続層20に段切れなく確実に接続する。ビ
ット線16等の形成後、全面にBPSG膜17が形成さ
れ、さらにそのBPSG膜17にアルミニューム系配線
層の開口部23を形成後、アルミニューム系配線層22
を所要のパターンに形成し、以下、通常の工程に従って
ダイナミックRAMを完成する。
リサイド層のポリサイド構造からなるビット線16や配
線層21を所要のパターンに形成する。ビット線16は
プラグ層15によって段切れなく、各メモリセルの拡散
層4にコンタクトする。また、周辺回路部Pの配線層2
1も同様に接続層20に段切れなく確実に接続する。ビ
ット線16等の形成後、全面にBPSG膜17が形成さ
れ、さらにそのBPSG膜17にアルミニューム系配線
層の開口部23を形成後、アルミニューム系配線層22
を所要のパターンに形成し、以下、通常の工程に従って
ダイナミックRAMを完成する。
【0035】以上の如き本実施例のダイナミックRAM
の製造方法では、ビット線のコンタクトホール14の形
成と同時に、周辺回路部Pのコンタクトホール19も形
成され、周辺回路部Pにおいても確実な配線層18,2
1,アルミニューム系配線層22の間の電気的な接続が
なされる。しかも、周辺回路部Pにおける確実なコンタ
クトには、何ら工程数の増加を伴わない。このためプロ
セス上便宜であり、コスト低減も果たせる。さらに、コ
ンタクトホール19内の接続層20を自己整合的なエッ
チバックで形成できるため、レジスト層の形成が困難な
部分に対しても接続層20を得ることができ、特に、ダ
イナミックRAMの高集積化を図る場合に極めて有効で
ある。
の製造方法では、ビット線のコンタクトホール14の形
成と同時に、周辺回路部Pのコンタクトホール19も形
成され、周辺回路部Pにおいても確実な配線層18,2
1,アルミニューム系配線層22の間の電気的な接続が
なされる。しかも、周辺回路部Pにおける確実なコンタ
クトには、何ら工程数の増加を伴わない。このためプロ
セス上便宜であり、コスト低減も果たせる。さらに、コ
ンタクトホール19内の接続層20を自己整合的なエッ
チバックで形成できるため、レジスト層の形成が困難な
部分に対しても接続層20を得ることができ、特に、ダ
イナミックRAMの高集積化を図る場合に極めて有効で
ある。
【0036】
【発明の効果】本発明のダイナミックRAMは、ビット
線のコンタクト部におけるプラグ層と同じ導電層を用い
て周辺回路部等にも接続層を形成する。従って、何ら工
程数の増加を招かずに、該接続層による段差の緩和がな
され、周辺回路部等における配線層とその下層の他の配
線層の間の電気的な接続が確保される。
線のコンタクト部におけるプラグ層と同じ導電層を用い
て周辺回路部等にも接続層を形成する。従って、何ら工
程数の増加を招かずに、該接続層による段差の緩和がな
され、周辺回路部等における配線層とその下層の他の配
線層の間の電気的な接続が確保される。
【0037】さらに、自己整合的に接続層を形成した場
合では、微細なコンタクトホールに対しても接続層を形
成できることになり、特に高集積なダイナミックRAM
を製造する場合に有利である。
合では、微細なコンタクトホールに対しても接続層を形
成できることになり、特に高集積なダイナミックRAM
を製造する場合に有利である。
【図1】本発明のダイナミックRAMの一例の構造を示
す要部断面図である。
す要部断面図である。
【図2】前記一例の製造方法におけるコンタクトホール
の形成工程までの工程断面図である。
の形成工程までの工程断面図である。
【図3】前記一例の製造方法におけるレジスト層の形成
工程までの工程断面図である。
工程までの工程断面図である。
【図4】前記一例の製造方法におけるアルミニューム系
配線層の形成工程までの工程断面図である。
配線層の形成工程までの工程断面図である。
1…シリコン基板 2…フィールド酸化膜 3…nMOSトランジスタ 4,5…拡散層 6…ゲート電極 7…シリコン酸化膜 8…層間絶縁膜 9…開口部 10…ポリシリコン層 11…誘電体膜 12…プレート電極層 13…BPSG膜 14…コンタクトホール 15…プラグ層 16…ビット線 17…BPSG膜 18…配線層 19…コンタクトホール 20…接続層 21…配線層 22…アルミニューム系配線層 23…開口部
Claims (1)
- 【請求項1】 配線層とその下層に層間絶縁膜を介して
配された他の配線層の電気的な接続のための接続層をビ
ット線と拡散層の電気的な接続に用いるプラグ層と同じ
導電層で形成したことを特徴とするダイナミックRA
M。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03287099A JP3092254B2 (ja) | 1991-10-07 | 1991-10-07 | ダイナミックram |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03287099A JP3092254B2 (ja) | 1991-10-07 | 1991-10-07 | ダイナミックram |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05102431A true JPH05102431A (ja) | 1993-04-23 |
JP3092254B2 JP3092254B2 (ja) | 2000-09-25 |
Family
ID=17713051
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03287099A Expired - Fee Related JP3092254B2 (ja) | 1991-10-07 | 1991-10-07 | ダイナミックram |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3092254B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07183381A (ja) * | 1993-12-21 | 1995-07-21 | Sony Corp | 半導体装置の製造方法 |
KR100468713B1 (ko) * | 1998-06-30 | 2005-06-08 | 삼성전자주식회사 | 반도체 메모리장치의 제조방법 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6112826B2 (ja) * | 2012-11-07 | 2017-04-12 | 日本総合住生活株式会社 | 既設共同住宅の改修方法および共同住宅 |
-
1991
- 1991-10-07 JP JP03287099A patent/JP3092254B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07183381A (ja) * | 1993-12-21 | 1995-07-21 | Sony Corp | 半導体装置の製造方法 |
KR100468713B1 (ko) * | 1998-06-30 | 2005-06-08 | 삼성전자주식회사 | 반도체 메모리장치의 제조방법 |
Also Published As
Publication number | Publication date |
---|---|
JP3092254B2 (ja) | 2000-09-25 |
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Legal Events
Date | Code | Title | Description |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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