JP3089104B2 - 移動平均フィルタ、及びこれを用いたａ／ｄ変換器 - Google Patents
移動平均フィルタ、及びこれを用いたａ／ｄ変換器Info
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Description
【０００１】
【産業上の利用分野】本発明はオ−バ−サンプリング型
Ａ／Ｄ変換回路の後段に接続される移動平均フィルタ
（以下デシメ−ションフィルタとも記す）に関するもの
で、例えばエコーキャンセラ伝送装置のような通信伝送
装置に適用して有効な技術に関する。
Ａ／Ｄ変換回路の後段に接続される移動平均フィルタ
（以下デシメ−ションフィルタとも記す）に関するもの
で、例えばエコーキャンセラ伝送装置のような通信伝送
装置に適用して有効な技術に関する。
【０００２】
【従来の技術】オーバサンプリング型Ａ／Ｄ変換回路は
その出力が１ビット若しくは数ビットの比較的精度の低
い変換結果データを出力するが、出力データ数は、５．
１２ＭＨｚのようなサンプリングクロック周波数にした
がって非常に多く取得される。このようなオーバサンプ
リング型Ａ／Ｄ変換回路の出力データに対して、インパ
ルス応答に従うような所定の重み付けを行って平均値或
は２乗平均値を取得するような移動平均を行うことによ
り、そのＡ／Ｄ変換結果から高精度な変換結果データを
得ることができる。斯る移動平均を行うためにデシメー
ションフィルタを用いることができる。例えば、前記オ
ーバーサンプリング型Ａ／Ｄ変換回路及びデシメーショ
ンフィルタが、通信伝送装置のようにディジタルデータ
の出力位相が可変とされる系に適用される場合に、その
様な出力位相が可変とされる信号（例えばデシメーショ
ンフィルタから出力されて波形等化されたような信号）
は、ディジタル・フェーズ・ロックド・ループ（以下単
にＤＰＬＬとも記す）回路に供給され、このＤＰＬＬ回
路によって前記サンプリングクロックが、当該出力位相
が可変とされる信号に位相同期される。このとき、デシ
メーションフィルタも、その位相変化に対して正しい値
を即座に出力できるようにすることが、ディジタルデー
タの出力位相が可変とされる系全体の安定動作若しくは
良好なデータ伝達特性を得る上で望ましい。
その出力が１ビット若しくは数ビットの比較的精度の低
い変換結果データを出力するが、出力データ数は、５．
１２ＭＨｚのようなサンプリングクロック周波数にした
がって非常に多く取得される。このようなオーバサンプ
リング型Ａ／Ｄ変換回路の出力データに対して、インパ
ルス応答に従うような所定の重み付けを行って平均値或
は２乗平均値を取得するような移動平均を行うことによ
り、そのＡ／Ｄ変換結果から高精度な変換結果データを
得ることができる。斯る移動平均を行うためにデシメー
ションフィルタを用いることができる。例えば、前記オ
ーバーサンプリング型Ａ／Ｄ変換回路及びデシメーショ
ンフィルタが、通信伝送装置のようにディジタルデータ
の出力位相が可変とされる系に適用される場合に、その
様な出力位相が可変とされる信号（例えばデシメーショ
ンフィルタから出力されて波形等化されたような信号）
は、ディジタル・フェーズ・ロックド・ループ（以下単
にＤＰＬＬとも記す）回路に供給され、このＤＰＬＬ回
路によって前記サンプリングクロックが、当該出力位相
が可変とされる信号に位相同期される。このとき、デシ
メーションフィルタも、その位相変化に対して正しい値
を即座に出力できるようにすることが、ディジタルデー
タの出力位相が可変とされる系全体の安定動作若しくは
良好なデータ伝達特性を得る上で望ましい。
【０００３】この点を考慮したデシメ−ションフィルタ
としては、例えば特開平１−２５４０２４号公報に記載
されたものがある。このデシメーションフィルタは、例
えば図９に示されるように、アナログ信号Ａｉｎをディ
ジタル信号に変換するオーバーサンプリング型Ａ／Ｄ変
換回路１の後段に、ＦＩＲＡ，ＦＩＲＢ，ＦＩＲＣの３
種類のフィルタが接続される。ＦＩＲＡ，ＦＩＲＢ，Ｆ
ＩＲＣの回路は、相互に同一の回路であり、供給される
クロックのみ異なる。そして例えば、ＦＩＲＡは位相進
み時の出力を計算し、ＦＩＲＢは位相固定時、ＦＩＲＣ
は位相遅れ時の出力をそれぞれ計算するように制御回路
（ＣＴＬ）７−３からクロックが供給される。そのクロ
ックはＡ／Ｄ変換回路１のサンプリングクロックφｏｓ
に基づいて制御回路７−３で生成される。更に制御回路
７−３は、ＤＰＬＬ回路からの位相進み信号Ｌｅａｄ，
位相遅れ信号Ｌａｇにより、ＦＩＲＡ，ＦＩＲＢ，ＦＩ
ＲＣのどの出力を選択するかを指示する信号を選択回路
（ＳＥＬ）１３に供給する。選択回路１３は制御回路７
−３からの出力選択信号に応じて、ＦＩＲＡ，ＦＩＲ
Ｂ，ＦＩＲＣの出力を選択する。レジスタ（ＲＥＧ）６
は前記選択回路１３の出力をラッチして、後段のディジ
タル回路のデータ処理タイミングに合わせてディジタル
デ−タを出力する。このデシメーションフィルタによ
り、デシメーションフィルタの積分位相をサンプリング
クロックφｏｓの１周期単位で制御でき、ディジタルデ
−タの出力位相が可変の系でも正しく動作するようにな
る。
としては、例えば特開平１−２５４０２４号公報に記載
されたものがある。このデシメーションフィルタは、例
えば図９に示されるように、アナログ信号Ａｉｎをディ
ジタル信号に変換するオーバーサンプリング型Ａ／Ｄ変
換回路１の後段に、ＦＩＲＡ，ＦＩＲＢ，ＦＩＲＣの３
種類のフィルタが接続される。ＦＩＲＡ，ＦＩＲＢ，Ｆ
ＩＲＣの回路は、相互に同一の回路であり、供給される
クロックのみ異なる。そして例えば、ＦＩＲＡは位相進
み時の出力を計算し、ＦＩＲＢは位相固定時、ＦＩＲＣ
は位相遅れ時の出力をそれぞれ計算するように制御回路
（ＣＴＬ）７−３からクロックが供給される。そのクロ
ックはＡ／Ｄ変換回路１のサンプリングクロックφｏｓ
に基づいて制御回路７−３で生成される。更に制御回路
７−３は、ＤＰＬＬ回路からの位相進み信号Ｌｅａｄ，
位相遅れ信号Ｌａｇにより、ＦＩＲＡ，ＦＩＲＢ，ＦＩ
ＲＣのどの出力を選択するかを指示する信号を選択回路
（ＳＥＬ）１３に供給する。選択回路１３は制御回路７
−３からの出力選択信号に応じて、ＦＩＲＡ，ＦＩＲ
Ｂ，ＦＩＲＣの出力を選択する。レジスタ（ＲＥＧ）６
は前記選択回路１３の出力をラッチして、後段のディジ
タル回路のデータ処理タイミングに合わせてディジタル
デ−タを出力する。このデシメーションフィルタによ
り、デシメーションフィルタの積分位相をサンプリング
クロックφｏｓの１周期単位で制御でき、ディジタルデ
−タの出力位相が可変の系でも正しく動作するようにな
る。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来技術では、デシメ−ションフィルタの回路規模を決定
するフィルタ部にそれぞれ同一回路構成を持つ３つのフ
ィルタを要することから、ディジタルデ−タの出力位相
が固定の系に適用されるデシメ−ションフィルタに比較
して約３倍の回路規模が必要になってしまう。
来技術では、デシメ−ションフィルタの回路規模を決定
するフィルタ部にそれぞれ同一回路構成を持つ３つのフ
ィルタを要することから、ディジタルデ−タの出力位相
が固定の系に適用されるデシメ−ションフィルタに比較
して約３倍の回路規模が必要になってしまう。
【０００５】本発明の目的は、ディジタルデ−タの出力
位相が可変の系においても、固定位相系におけるデシメ
−ションフィルタに比べて極端な回路規模の増大をもた
らすことなく、位相制御可能なデシメーションフィルタ
を提供することにある。本発明の別の目的は、ディジタ
ルデータの出力位相が可変の系においても特性の優れた
Ａ／Ｄ変換器を提供することにある。
位相が可変の系においても、固定位相系におけるデシメ
−ションフィルタに比べて極端な回路規模の増大をもた
らすことなく、位相制御可能なデシメーションフィルタ
を提供することにある。本発明の別の目的は、ディジタ
ルデータの出力位相が可変の系においても特性の優れた
Ａ／Ｄ変換器を提供することにある。
【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。すなわち、本発明に係るデシメ−ション
フィルタは主にオ−バ−サンプリング型Ａ／Ｄ変換回路
（１）の出力に接続される。このＡ／Ｄ変換器から出力
される入力ディジタル信号に対して所定の積分位相状態
を以ってフィルタ出力を演算するフィルタ演算部（２）
と、前記所定の積分位相状態に対して積分位相を進め或
は遅らせたときと積分位相を変化させないときのフィル
タ出力の差分値に応ずる補正情報を、前記フィルタ演算
部の所定ノードから所定のタイミングにしたがって取得
し、取得した補正情報をフィルタ演算部の所定ノードに
供給する補正回路（３−１）と、外部から与えられる位
相変化情報を受け、これによって指示される位相遅れ状
態と位相進み状態のそれぞれに対応して、前記補正回路
が補正情報を取得するタイミング信号を生成する制御回
路（７−１）と、を含んでデシメーションフィルタを構
成するものであれる。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。すなわち、本発明に係るデシメ−ション
フィルタは主にオ−バ−サンプリング型Ａ／Ｄ変換回路
（１）の出力に接続される。このＡ／Ｄ変換器から出力
される入力ディジタル信号に対して所定の積分位相状態
を以ってフィルタ出力を演算するフィルタ演算部（２）
と、前記所定の積分位相状態に対して積分位相を進め或
は遅らせたときと積分位相を変化させないときのフィル
タ出力の差分値に応ずる補正情報を、前記フィルタ演算
部の所定ノードから所定のタイミングにしたがって取得
し、取得した補正情報をフィルタ演算部の所定ノードに
供給する補正回路（３−１）と、外部から与えられる位
相変化情報を受け、これによって指示される位相遅れ状
態と位相進み状態のそれぞれに対応して、前記補正回路
が補正情報を取得するタイミング信号を生成する制御回
路（７−１）と、を含んでデシメーションフィルタを構
成するものであれる。
【０００８】
【作用】上記した手段によれば、所定の積分位相状態に
対するフィルタ出力が得られるまでの演算途上において
前記フィルタ演算部で得られる演算途上の所定の情報
を、補正回路が所定のタイミングで取得し、これを、前
記所定の位相状態に対して積分位相を進め或は遅らせた
ときと積分位相を変化させないときのフィルタ出力の差
分値に応ずる補正情報として、再度フィルタ演算部に戻
して、位相制御されたフィルタ出力を得る。積分位相を
変化させる必要のないときは、補正回路の出力は実質的
にクリアされ、フィルタ演算部からは、前記所定の位相
状態に対するフィルタ出力すなわち位相制御されないフ
ィルタ出力が得られる。このことは、フィルタ出力の位
相制御のために、前記フィルタ演算部のような回路を複
数個設けなくても済むように作用する。また、補正情報
は、フィルタ演算部で得られるから、同演算部における
フィルタ演算の基準クロック例えばオーバーサンプリン
グ型Ａ／Ｄ変換回路のサンプリングクロックの１サイク
ルを最小単位として、決め細かい位相制御を保証する。
対するフィルタ出力が得られるまでの演算途上において
前記フィルタ演算部で得られる演算途上の所定の情報
を、補正回路が所定のタイミングで取得し、これを、前
記所定の位相状態に対して積分位相を進め或は遅らせた
ときと積分位相を変化させないときのフィルタ出力の差
分値に応ずる補正情報として、再度フィルタ演算部に戻
して、位相制御されたフィルタ出力を得る。積分位相を
変化させる必要のないときは、補正回路の出力は実質的
にクリアされ、フィルタ演算部からは、前記所定の位相
状態に対するフィルタ出力すなわち位相制御されないフ
ィルタ出力が得られる。このことは、フィルタ出力の位
相制御のために、前記フィルタ演算部のような回路を複
数個設けなくても済むように作用する。また、補正情報
は、フィルタ演算部で得られるから、同演算部における
フィルタ演算の基準クロック例えばオーバーサンプリン
グ型Ａ／Ｄ変換回路のサンプリングクロックの１サイク
ルを最小単位として、決め細かい位相制御を保証する。
【０００９】
【実施例】図１には本発明の一実施例に係るデシメーシ
ョンフィルタが示される。同図に示されるデシメーショ
ンフィルタ１０−１は、出力位相が変動する系で専ら用
いられるものである。このデシメ−ションフィルタ１０
−１は、オーバーサンプリング型Ａ／Ｄ変換回路（以下
単にＡ／Ｄ変換回路とも記す）１の出力に接続される。
φｏｓはＡ／Ｄ変換回路１のサンプリング周期を決定す
るサンプリングクロックφｏｓであり、本実施例に従え
ば、例えば５．１２ＭＨｚとされる。サンプリングクロ
ックφｏｓは、例えば図８に示されるようなＤＰＬＬ回
路３０から出力される。ＤＰＬＬ回路３０は、デシメー
ションフィルタから出力されて波形等化されたような信
号が供給され、これに位相同期するサンプリングクロッ
クφｏｓを出力する。更に、ＤＰＬＬ回路３０は、デシ
メーションフィルタから出力されて波形等化されたよう
な信号から位相情報を抽出して、位相進み信号Ｌｅａｄ
と位相遅れ信号Ｌａｇを出力する。
ョンフィルタが示される。同図に示されるデシメーショ
ンフィルタ１０−１は、出力位相が変動する系で専ら用
いられるものである。このデシメ−ションフィルタ１０
−１は、オーバーサンプリング型Ａ／Ｄ変換回路（以下
単にＡ／Ｄ変換回路とも記す）１の出力に接続される。
φｏｓはＡ／Ｄ変換回路１のサンプリング周期を決定す
るサンプリングクロックφｏｓであり、本実施例に従え
ば、例えば５．１２ＭＨｚとされる。サンプリングクロ
ックφｏｓは、例えば図８に示されるようなＤＰＬＬ回
路３０から出力される。ＤＰＬＬ回路３０は、デシメー
ションフィルタから出力されて波形等化されたような信
号が供給され、これに位相同期するサンプリングクロッ
クφｏｓを出力する。更に、ＤＰＬＬ回路３０は、デシ
メーションフィルタから出力されて波形等化されたよう
な信号から位相情報を抽出して、位相進み信号Ｌｅａｄ
と位相遅れ信号Ｌａｇを出力する。
【００１０】前記オーバーサンプリング型Ａ／Ｄ変換回
路１は、例えば、アナログ入力信号の周波数帯域に対し
数十倍から数百倍のサンプリング周波数を用いるオーバ
サンプリング方式が採用されるものであり、その回路構
成によって幾つかのタイプに分類され、例えば、アイ・
エス・エス・シー・シー８５、ダイジェスト オブテク
ニカルペーパース゛、第８０頁から第８１頁（ＩＳＳＣ
Ｃ’８５、Ｄｉｇｅｓｔ ｏｆ ｔｅｃｈｎｉｃａｌ
ｐａｐｅｒｓ、ｐｐ．８０〜８１（ＦＥＢ．１９８５）
記載のデルタ−シグマ（ΔΣ）型や、アイ・エス・エス
・シー・シー８６、ダイジェスト オブ テクニカルペ
ーパース゛、第１８０頁から第１８１頁（ＩＳＳＣＣ’
８６、Ｄｉｇｅｓｔ ｏｆ ｔｅｃｈｎｉｃａｌ ｐａ
ｐｅｒｓ、ｐｐ．１８０〜１８１（ＦＥＢ．１９８６）
記載の補間型等がある。さらに、アナログ積分回路部に
演算増幅器を必要としない回路方式として、アイ・イー
・イー・イー・ジャーナル・オブ・ソリッドステート・
サーキッツ、エスシー２１（１９８６年１２月）、第１
００３頁から１０１０頁（ＩＥＥＥ ＪＯＵＲＮＡＬ
ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，Ｓ
Ｃ−２１（ＤＥＣ．１９８６）ｐｐ．１００３〜１０１
０）で提案されているように、入力アナログ電圧信号を
電圧／電流変換回路を用いて電流信号に変換し、同時に
局部Ｄ／Ａ変換回路を電流スイッチ回路で構成すること
によって、入力信号と帰還信号の差分電流を、一端が直
流電位に接地されたキャパシタにて成るアナログ積分回
路で充電積分する構成を採用することも可能である。
路１は、例えば、アナログ入力信号の周波数帯域に対し
数十倍から数百倍のサンプリング周波数を用いるオーバ
サンプリング方式が採用されるものであり、その回路構
成によって幾つかのタイプに分類され、例えば、アイ・
エス・エス・シー・シー８５、ダイジェスト オブテク
ニカルペーパース゛、第８０頁から第８１頁（ＩＳＳＣ
Ｃ’８５、Ｄｉｇｅｓｔ ｏｆ ｔｅｃｈｎｉｃａｌ
ｐａｐｅｒｓ、ｐｐ．８０〜８１（ＦＥＢ．１９８５）
記載のデルタ−シグマ（ΔΣ）型や、アイ・エス・エス
・シー・シー８６、ダイジェスト オブ テクニカルペ
ーパース゛、第１８０頁から第１８１頁（ＩＳＳＣＣ’
８６、Ｄｉｇｅｓｔ ｏｆ ｔｅｃｈｎｉｃａｌ ｐａ
ｐｅｒｓ、ｐｐ．１８０〜１８１（ＦＥＢ．１９８６）
記載の補間型等がある。さらに、アナログ積分回路部に
演算増幅器を必要としない回路方式として、アイ・イー
・イー・イー・ジャーナル・オブ・ソリッドステート・
サーキッツ、エスシー２１（１９８６年１２月）、第１
００３頁から１０１０頁（ＩＥＥＥ ＪＯＵＲＮＡＬ
ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，Ｓ
Ｃ−２１（ＤＥＣ．１９８６）ｐｐ．１００３〜１０１
０）で提案されているように、入力アナログ電圧信号を
電圧／電流変換回路を用いて電流信号に変換し、同時に
局部Ｄ／Ａ変換回路を電流スイッチ回路で構成すること
によって、入力信号と帰還信号の差分電流を、一端が直
流電位に接地されたキャパシタにて成るアナログ積分回
路で充電積分する構成を採用することも可能である。
【００１１】図１において２は、有限長インパルス応答
（finite impuluse response）回路のようなフィルタ演
算部であり、前記Ａ／Ｄ変換回路１の出力に対して、そ
の位相固定時のフィルタ出力を計算できる回路である。
このフィルタ演算部２は、第１のフィルタ演算部（ＦＩ
ＲＸ）８と第２のフィルタ演算部（ＦＩＲＺ）９に２分
割されて構成される。フィルタ演算部２は、積分回路、
加算回路、及びシフト回路などを備え、そのインパルス
応答値とＡ／Ｄ変換回路１の出力との乗算結果に対応さ
れる値などをデシメ−ションフィルタ出力ＤＭｏｕｔと
して得るものである。デシメーションフィルタ出力ＤＭ
ｏｕｔは、特に制限されないが、例えば８０ＫＨｚで規
定されるサイクル毎に得る。すなわち、サンプリングク
ロックφｏｓの６４サイクル毎にデシメーションフィル
タ出力ＤＭｏｕｔが得られる。
（finite impuluse response）回路のようなフィルタ演
算部であり、前記Ａ／Ｄ変換回路１の出力に対して、そ
の位相固定時のフィルタ出力を計算できる回路である。
このフィルタ演算部２は、第１のフィルタ演算部（ＦＩ
ＲＸ）８と第２のフィルタ演算部（ＦＩＲＺ）９に２分
割されて構成される。フィルタ演算部２は、積分回路、
加算回路、及びシフト回路などを備え、そのインパルス
応答値とＡ／Ｄ変換回路１の出力との乗算結果に対応さ
れる値などをデシメ−ションフィルタ出力ＤＭｏｕｔと
して得るものである。デシメーションフィルタ出力ＤＭ
ｏｕｔは、特に制限されないが、例えば８０ＫＨｚで規
定されるサイクル毎に得る。すなわち、サンプリングク
ロックφｏｓの６４サイクル毎にデシメーションフィル
タ出力ＤＭｏｕｔが得られる。
【００１２】図１において３−１は、出力位相が変化し
たとき、換言すれば、ＤＰＬＬ回路によって抽出された
位相情報にしたがって位相の進み或は位相の遅れが検出
されたとき、それに応じて積分位相すなわちインパルス
応答の位相を１ステップ（サンプリングクロックφｏｓ
の１サイクル分）進め或は１ステップ遅らして位相制御
されたデシメーションフィルタ出力ＤＭｏｕｔを得るた
めの補正情報を出力する補正回路である。補正情報が実
際にどの様な情報であるかは後述する。本実施例に従え
ば、出力すべき補正情報は、デシメーションフィルタ出
力サイクル（例えばサンプリングクロックφｏｓの６４
サイクル分であって、８０ＫＨｚのサイクル）毎に所定
のステップで第１フィルタ演算部８から取得する。本実
施例に従えば、位相進み時と位相遅れ時とでは補正情報
を取得すべきステップが相違され、その制御は制御回路
７−１から出力される制御クロックＬ２ＣＬＫに従って
制御される。ＤＰＬＬ回路によって位相変化が抽出され
ないときは補正情報は取得されない。制御回路７−１に
はサンプリングクロックφｏｓと共に前記位相進み信号
Ｌｅａｄと位相遅れ信号Ｌａｇが供給される。位相進み
信号Ｌｅａｄが活性化されているときは、第１のタイミ
ングで前記制御クロックＬ２ＣＬＫが変化するようにさ
れて、位相進み時に必要な補正情報が第１のフィルタ演
算部８から補正回路３−１に取り込まれる。位相遅れ信
号Ｌａｇが活性化されているときは、第２のタイミング
で前記制御クロックＬ２ＣＬＫが変化するようにされ
て、位相遅れ時に必要な補正情報が第１のフィルタ演算
部８から補正回路３−１に取り込まれる。位相制御を要
しないとき（位相進み信号Ｌｅａｄ及び位相遅れ信号Ｌ
ａｇが共に非活性のとき）には前記制御クロックＬ２Ｃ
ＬＫは活性化されない。補正回路３−１の出力は、制御
回路７−１から出力されるリセット信号ＲＳ２により、
デシメーションフィルタ出力サイクル毎にそれに同期す
る所定タイミングを以ってリセットされる。
たとき、換言すれば、ＤＰＬＬ回路によって抽出された
位相情報にしたがって位相の進み或は位相の遅れが検出
されたとき、それに応じて積分位相すなわちインパルス
応答の位相を１ステップ（サンプリングクロックφｏｓ
の１サイクル分）進め或は１ステップ遅らして位相制御
されたデシメーションフィルタ出力ＤＭｏｕｔを得るた
めの補正情報を出力する補正回路である。補正情報が実
際にどの様な情報であるかは後述する。本実施例に従え
ば、出力すべき補正情報は、デシメーションフィルタ出
力サイクル（例えばサンプリングクロックφｏｓの６４
サイクル分であって、８０ＫＨｚのサイクル）毎に所定
のステップで第１フィルタ演算部８から取得する。本実
施例に従えば、位相進み時と位相遅れ時とでは補正情報
を取得すべきステップが相違され、その制御は制御回路
７−１から出力される制御クロックＬ２ＣＬＫに従って
制御される。ＤＰＬＬ回路によって位相変化が抽出され
ないときは補正情報は取得されない。制御回路７−１に
はサンプリングクロックφｏｓと共に前記位相進み信号
Ｌｅａｄと位相遅れ信号Ｌａｇが供給される。位相進み
信号Ｌｅａｄが活性化されているときは、第１のタイミ
ングで前記制御クロックＬ２ＣＬＫが変化するようにさ
れて、位相進み時に必要な補正情報が第１のフィルタ演
算部８から補正回路３−１に取り込まれる。位相遅れ信
号Ｌａｇが活性化されているときは、第２のタイミング
で前記制御クロックＬ２ＣＬＫが変化するようにされ
て、位相遅れ時に必要な補正情報が第１のフィルタ演算
部８から補正回路３−１に取り込まれる。位相制御を要
しないとき（位相進み信号Ｌｅａｄ及び位相遅れ信号Ｌ
ａｇが共に非活性のとき）には前記制御クロックＬ２Ｃ
ＬＫは活性化されない。補正回路３−１の出力は、制御
回路７−１から出力されるリセット信号ＲＳ２により、
デシメーションフィルタ出力サイクル毎にそれに同期す
る所定タイミングを以ってリセットされる。
【００１３】補正回路３−１の出力と第１フィルタ演算
部（ＦＩＲＸ）８の出力とは、加算器５−１により加算
され、第２フィルタ演算部（ＦＩＲＺ）９に入力され
る。第２フィルタ演算部９は第１フィルタ演算部８の出
力と加算器５−１の出力を受けて、フィルタ出力ＤＭｏ
ｕｔを計算する。
部（ＦＩＲＸ）８の出力とは、加算器５−１により加算
され、第２フィルタ演算部（ＦＩＲＺ）９に入力され
る。第２フィルタ演算部９は第１フィルタ演算部８の出
力と加算器５−１の出力を受けて、フィルタ出力ＤＭｏ
ｕｔを計算する。
【００１４】６（ＲＥＧ）は、第２フィルタ演算部９の
出力をラッチして、後段のディジタル回路のタイミング
に合わせてディジタルデ−タを出力するレジスタ若しく
はラッチ回路である。ラッチ回路６の出力タイミング
は、例えば８０ＫＨｚのサイクルに同期して行われる。
前記制御回路７−１は、ＤＰＬＬ回路から出力されるサ
ンプリングクロックφｏｓ、位相進み信号Ｌｅａｄ、及
び位相遅れ信号Ｌａｇなどを受け、これにしたがって前
記クロックＬ２ＣＬＫやリセット信号ＲＳ２などの各種
制御クロックを生成して、前記フィルタ演算部２、補正
回路３−１、ラッチ回路６の動作タイミングを制御す
る。
出力をラッチして、後段のディジタル回路のタイミング
に合わせてディジタルデ−タを出力するレジスタ若しく
はラッチ回路である。ラッチ回路６の出力タイミング
は、例えば８０ＫＨｚのサイクルに同期して行われる。
前記制御回路７−１は、ＤＰＬＬ回路から出力されるサ
ンプリングクロックφｏｓ、位相進み信号Ｌｅａｄ、及
び位相遅れ信号Ｌａｇなどを受け、これにしたがって前
記クロックＬ２ＣＬＫやリセット信号ＲＳ２などの各種
制御クロックを生成して、前記フィルタ演算部２、補正
回路３−１、ラッチ回路６の動作タイミングを制御す
る。
【００１５】図２にはデシメ−ションフィルタ１０−１
におけるインパルス応答の一例が示されている。同図の
横軸は（ａ）〜（ｇ）まで共通の時間軸である。図２の
（ａ）にはデシメ−ションフィルタ１０−１のインパル
ス応答例が示され、同図の（ｂ）、（ｃ）、（ｄ）に
は、（ａ）に示されるインパルス応答に対して、次周期
に出力すべきタイミングが、位相無変化時（ＮＯＲＭＡ
Ｌ）、位相遅れ時（ＬＡＧ）、位相進み時（ＬＥＡＤ）
の３種類について示される。図２の（ａ）の上段にはＡ
／Ｄ変換回路１の出力デ−タ即ちデシメ−ションフィル
タの入力デ−タａ-96〜ａ63の入力時間ポイントが示さ
れる。入力デ−タａ-96〜ａ63は、図２に合わせて例示
的に示されている。この入力デ−タとインパルス応答値
との乗算結果に対応される値がデシメ−ションフィルタ
出力値となる。また、同図に示されるデシメ−ションフ
ィルタのインパルス応答は、出力１周期（サンプリング
クロックφｏｓの６４ステップ）を超えている形になる
ため、ブロックＣの部分を計算しているときに、同時に
ブロックＡの部分を計算する必要がある。そして出力位
相が可変の系では、前回の出力時点より次回の出力点は
（ｂ）、（ｃ）、（ｄ）に示す３種類があり、それぞれ
の出力を準備しておかなければならない。
におけるインパルス応答の一例が示されている。同図の
横軸は（ａ）〜（ｇ）まで共通の時間軸である。図２の
（ａ）にはデシメ−ションフィルタ１０−１のインパル
ス応答例が示され、同図の（ｂ）、（ｃ）、（ｄ）に
は、（ａ）に示されるインパルス応答に対して、次周期
に出力すべきタイミングが、位相無変化時（ＮＯＲＭＡ
Ｌ）、位相遅れ時（ＬＡＧ）、位相進み時（ＬＥＡＤ）
の３種類について示される。図２の（ａ）の上段にはＡ
／Ｄ変換回路１の出力デ−タ即ちデシメ−ションフィル
タの入力デ−タａ-96〜ａ63の入力時間ポイントが示さ
れる。入力デ−タａ-96〜ａ63は、図２に合わせて例示
的に示されている。この入力デ−タとインパルス応答値
との乗算結果に対応される値がデシメ−ションフィルタ
出力値となる。また、同図に示されるデシメ−ションフ
ィルタのインパルス応答は、出力１周期（サンプリング
クロックφｏｓの６４ステップ）を超えている形になる
ため、ブロックＣの部分を計算しているときに、同時に
ブロックＡの部分を計算する必要がある。そして出力位
相が可変の系では、前回の出力時点より次回の出力点は
（ｂ）、（ｃ）、（ｄ）に示す３種類があり、それぞれ
の出力を準備しておかなければならない。
【００１６】図２の（ａ）におけるブロックＡ乃至ブロ
ックＣのフィルタ出力は、下記式（１−Ａ）乃至（１−
Ｃ）によって表すことができる。
ックＣのフィルタ出力は、下記式（１−Ａ）乃至（１−
Ｃ）によって表すことができる。
【００１７】図２の（ｂ）は、フィルタ出力に位相変化
が無いとき（ＮＯＲＭＡＬ）次のフィルタ出力を得るた
めに必要な積分位相としてのインパルス応答波形の位相
を示し、（ｂ）におけるブロックＡ乃至ブロックＣに対
応されるフィルタ出力は、下記式（２−Ａ）乃至（２−
Ｃ）によって表すことができる。
が無いとき（ＮＯＲＭＡＬ）次のフィルタ出力を得るた
めに必要な積分位相としてのインパルス応答波形の位相
を示し、（ｂ）におけるブロックＡ乃至ブロックＣに対
応されるフィルタ出力は、下記式（２−Ａ）乃至（２−
Ｃ）によって表すことができる。
【００１８】式（２−Ａ）及び式（２−Ｂ）における第
１項の式は積分回路と２5のビットシフト回路（３２倍
回路としての５ビット左シフト回路）にて実現できる。
また、式（２−Ｃ）に示されるブロックＣのフィルタ出
力は、積分回路を直列接続した２重積分回路により実現
できる。式（２−Ａ）に示されるＡブロックの第２項
は、２重積分回路により実現できるが、図２の（ａ）及
び（ｂ）の時間軸に注目すると、式（１−Ｃ）のＣブロ
ックの式と共通化できることが明らかである。
１項の式は積分回路と２5のビットシフト回路（３２倍
回路としての５ビット左シフト回路）にて実現できる。
また、式（２−Ｃ）に示されるブロックＣのフィルタ出
力は、積分回路を直列接続した２重積分回路により実現
できる。式（２−Ａ）に示されるＡブロックの第２項
は、２重積分回路により実現できるが、図２の（ａ）及
び（ｂ）の時間軸に注目すると、式（１−Ｃ）のＣブロ
ックの式と共通化できることが明らかである。
【００１９】図２の（ｃ）は、フィルタ出力に位相遅れ
方向の変化が生じたとき（ＬＡＧ）に次のフィルタ出力
を得るために必要な積分位相としてのインパルス応答波
形の位相を示し、（ｃ）におけるブロックＡ乃至ブロッ
クＣに対応されるフィルタ出力は、下記式（３−Ａ）乃
至（３−Ｃ）によって表すことができる。
方向の変化が生じたとき（ＬＡＧ）に次のフィルタ出力
を得るために必要な積分位相としてのインパルス応答波
形の位相を示し、（ｃ）におけるブロックＡ乃至ブロッ
クＣに対応されるフィルタ出力は、下記式（３−Ａ）乃
至（３−Ｃ）によって表すことができる。
【００２０】Ａブロックに対応される式（３−Ａ）の第
２項は、式（１−Ｃ）で示されるＣブロックとは共通化
できないため、式（３−Ａ）を次のように変形する。 式（４）において第２項は、式（１−Ｃ）のＣブロック
に１ステップ追加して計算したものに対応され、図２の
（ｅ）に示されるブロックＣ′の内容を有する。式
（４）の第１項から同式第２項を引き算した結果は図２
の（ｆ）に示される。（ｆ）におけるｘは−ａ-32であ
る。したがって、図２の（ｃ）と（ｆ）を比較しても明
らかなように、この−ａ-32を補正回路３−１より出力
することにより、式（３−Ａ）のＡブロックの出力は式
（１−Ｃ）のＣブロックと共通化可能となる。換言すれ
ば、−ａ-32が位相遅れ時に必要な補正情報とされる。
２項は、式（１−Ｃ）で示されるＣブロックとは共通化
できないため、式（３−Ａ）を次のように変形する。 式（４）において第２項は、式（１−Ｃ）のＣブロック
に１ステップ追加して計算したものに対応され、図２の
（ｅ）に示されるブロックＣ′の内容を有する。式
（４）の第１項から同式第２項を引き算した結果は図２
の（ｆ）に示される。（ｆ）におけるｘは−ａ-32であ
る。したがって、図２の（ｃ）と（ｆ）を比較しても明
らかなように、この−ａ-32を補正回路３−１より出力
することにより、式（３−Ａ）のＡブロックの出力は式
（１−Ｃ）のＣブロックと共通化可能となる。換言すれ
ば、−ａ-32が位相遅れ時に必要な補正情報とされる。
【００２１】図２の（ｄ）は、位相進み方向の変化が生
じたとき（ＬＥＡＤ）に次のフィルタ出力を得るために
必要な積分位相としてのインパルス応答波形の位相を示
し、（ｄ）におけるブロックＡ乃至ブロックＣに対応さ
れるフィルタ出力は、下記式（５−Ａ′）乃至（５−
Ｃ′）によって表すことができる。
じたとき（ＬＥＡＤ）に次のフィルタ出力を得るために
必要な積分位相としてのインパルス応答波形の位相を示
し、（ｄ）におけるブロックＡ乃至ブロックＣに対応さ
れるフィルタ出力は、下記式（５−Ａ′）乃至（５−
Ｃ′）によって表すことができる。
【００２２】位相遅れ時（ＬＡＧ）のときと同様に、
Ａ′ブロックの式（５−Ａ′）における第２項が式（１
−Ｃ）のＣブロックと共通化できないために次のような
変形を行なう。 前記（６）式において右辺第２項は式（１−Ｃ）式のＣ
ブロックと同一である。従って（６）式より第３項を補
正回路より出力すれば、式（５−Ａ′）によって与えら
れる位相進み時のブロックＡ′に対応される出力は、
（１−Ｃ）式のＣブロックとの共通化が可能となる。図
２（ｇ）には位相進み時に（ＬＥＡＤ）に補正回路が出
力するｙが示されている。これが位相進み時に必要な補
正情報とされる。 である。
Ａ′ブロックの式（５−Ａ′）における第２項が式（１
−Ｃ）のＣブロックと共通化できないために次のような
変形を行なう。 前記（６）式において右辺第２項は式（１−Ｃ）式のＣ
ブロックと同一である。従って（６）式より第３項を補
正回路より出力すれば、式（５−Ａ′）によって与えら
れる位相進み時のブロックＡ′に対応される出力は、
（１−Ｃ）式のＣブロックとの共通化が可能となる。図
２（ｇ）には位相進み時に（ＬＥＡＤ）に補正回路が出
力するｙが示されている。これが位相進み時に必要な補
正情報とされる。 である。
【００２３】図３には、デシメ−ションフィルタ回路の
もう一つのインパルス応答例を示している。同図の横軸
は（ａ）〜（ｇ）まで共通の時間軸である。（ａ）の上
段にＡ／Ｄ変換回路１の出力デ−タ即ちデシメ−ション
フィルタの入力デ−タａ-64〜ａ32の入力時間ポイント
を示す。図３の（ａ）に示されるブロックＡ及びブロッ
クＢのフィルタ出力は、 となる。
もう一つのインパルス応答例を示している。同図の横軸
は（ａ）〜（ｇ）まで共通の時間軸である。（ａ）の上
段にＡ／Ｄ変換回路１の出力デ−タ即ちデシメ−ション
フィルタの入力デ−タａ-64〜ａ32の入力時間ポイント
を示す。図３の（ａ）に示されるブロックＡ及びブロッ
クＢのフィルタ出力は、 となる。
【００２４】図３の（ｂ）は位相変化が無いとき（ＮＯ
ＲＭＡＬ）の次のポイントでのフィルタ出力を得るため
のインパルス応答波形の位相が示され、同図（ｂ）に示
されるブロックＡ及びブロックＢのフィルタ出力は、 となる。
ＲＭＡＬ）の次のポイントでのフィルタ出力を得るため
のインパルス応答波形の位相が示され、同図（ｂ）に示
されるブロックＡ及びブロックＢのフィルタ出力は、 となる。
【００２５】図２にて示した考え方と同様に、Ａブロッ
クの式（８−Ａ）における第２項は式（７−Ｂ）で与え
られるＢブロックと共通化できる。
クの式（８−Ａ）における第２項は式（７−Ｂ）で与え
られるＢブロックと共通化できる。
【００２６】図３の（ｃ）は位相遅れ方向の変化が生じ
たとき（ＬＡＧ）次のフィルタ出力を得るために必要と
されるインパルス波形の位相が示され、同図（ｃ）に示
されるブロックＡ及びブロックＢのフィルタ出力は、 となる。
たとき（ＬＡＧ）次のフィルタ出力を得るために必要と
されるインパルス波形の位相が示され、同図（ｃ）に示
されるブロックＡ及びブロックＢのフィルタ出力は、 となる。
【００２７】（９−Ａ）式で示されるＡブロックに式
（１０）のような変形を行なう。 （１０）式において右辺第２項は、（７−Ｂ）で示され
るＢブロックをさらに１ステップ追加して計算したもの
に相当され、その状態は図３の（ｅ）に示されるブロッ
クＢ′とされる。式（１０）の右辺第１項と第２項を引
き算した結果は、図３の（ｆ）に示される。図３の
（ｆ）におけるｘは、−ａ-32である。−ａ-32を補正回
路より出力することにより、（９−Ａ）式で示されるＡ
ブロックの第２項は式（７−Ｂ）で示されるＢブロック
との共通化が可能となる。
（１０）のような変形を行なう。 （１０）式において右辺第２項は、（７−Ｂ）で示され
るＢブロックをさらに１ステップ追加して計算したもの
に相当され、その状態は図３の（ｅ）に示されるブロッ
クＢ′とされる。式（１０）の右辺第１項と第２項を引
き算した結果は、図３の（ｆ）に示される。図３の
（ｆ）におけるｘは、−ａ-32である。−ａ-32を補正回
路より出力することにより、（９−Ａ）式で示されるＡ
ブロックの第２項は式（７−Ｂ）で示されるＢブロック
との共通化が可能となる。
【００２８】図３の（ｄ）は、位相進み方向の変化が生
じたとき（ＬＥＡＤ）次のフィルタ出力を得るためのイ
ンパルス応答波形の位相が示され、そのときのブロック
Ａ′，Ｂ′のフィルタ出力値は、 となる。
じたとき（ＬＥＡＤ）次のフィルタ出力を得るためのイ
ンパルス応答波形の位相が示され、そのときのブロック
Ａ′，Ｂ′のフィルタ出力値は、 となる。
【００２９】式（１１−Ａ′）で示されるＡ′ブロック
に対して式（１２）で示される変形を施す。 式（１２）において右辺第２項は式（７−Ｂ）のＢブロ
ックと同一である。従って式（１２）の右辺第３項を補
正回路より出力すれば、（１１−Ａ′）式のＡ′ブロッ
クは式（７−Ｂ）のＢブロックとの共通化が可能とな
る。図３の（ｇ）にはＬＥＡＤ時における補正回路の出
力ｙが示されている。
に対して式（１２）で示される変形を施す。 式（１２）において右辺第２項は式（７−Ｂ）のＢブロ
ックと同一である。従って式（１２）の右辺第３項を補
正回路より出力すれば、（１１−Ａ′）式のＡ′ブロッ
クは式（７−Ｂ）のＢブロックとの共通化が可能とな
る。図３の（ｇ）にはＬＥＡＤ時における補正回路の出
力ｙが示されている。
【００３０】図４には図２のインパルス応答をもつデシ
メ−ションフィルタ１０−１の具体的な回路図が示され
ている。図４において１４−１〜１４−５は、それぞれ
Ａ／Ｄ変換回路１のサンプリングクロックφｏｓの１周
期分の遅延回路（Ｚ-1）である。１７〜１９及び６は、
制御回路７−１から出力されるクロックＬ１ＣＬＫ，Ｌ
２ＣＬＫ，Ｌ３ＣＬＫによってデータラッチタイミング
が制御されるラッチ回路（Ｌ１，Ｌ２，Ｌ３，Ｌ４とも
記す）であり、ラッチ回路（Ｌ２）１８は前記補正回路
３−１の一例とされ、リセット機能付きである。図に示
される信号線の内で記号/が付された信号線は、ｎビッ
トのデ−タ線を示している。従ってそのような信号線に
接続されている回路ブロック若しくは回路素子はｎビッ
ト分の構成を有する。
メ−ションフィルタ１０−１の具体的な回路図が示され
ている。図４において１４−１〜１４−５は、それぞれ
Ａ／Ｄ変換回路１のサンプリングクロックφｏｓの１周
期分の遅延回路（Ｚ-1）である。１７〜１９及び６は、
制御回路７−１から出力されるクロックＬ１ＣＬＫ，Ｌ
２ＣＬＫ，Ｌ３ＣＬＫによってデータラッチタイミング
が制御されるラッチ回路（Ｌ１，Ｌ２，Ｌ３，Ｌ４とも
記す）であり、ラッチ回路（Ｌ２）１８は前記補正回路
３−１の一例とされ、リセット機能付きである。図に示
される信号線の内で記号/が付された信号線は、ｎビッ
トのデ−タ線を示している。従ってそのような信号線に
接続されている回路ブロック若しくは回路素子はｎビッ
ト分の構成を有する。
【００３１】図４において２１−１及び２１−２は直列
に接続された積分回路である。積分回路２１−１は、前
記遅延回路１４−１、２入力アンド回路１５−１、加算
器５−３によって構成される。アンド回路１５−１の一
方の入力には前記遅延回路１４−１の出力が供給され、
他方の入力には、制御回路７−１から出力されるリセッ
ト信号ＲＳ１が供給される。積分回路２１−１は、その
リセット信号ＲＳ１がハイレベルにされることによって
積分値がリセットされる。同様に他方のアンド回路１５
−２の一方の入力には前記遅延回路１４−２の出力が供
給され、他方の入力には、制御回路７−１から出力され
るクロックＬ１ＣＬＫが供給される。積分回路２１−２
は、そのクロックＬ１ＣＬＫがハイレベルにされること
によって積分値がリセットされる。同図における１６
は、定数倍（３２倍）回路であって、５ビット左シフト
回路により実現される。信号線に付加されたＡ，Ａ′，
Ｂ，Ｂ′，Ｃ，Ｃ′は、図２におけるブロックＡ，
Ａ′，Ｂ，Ｂ′，Ｃ，Ｃ′に対応する値が出力されるノ
ードを示している。前記遅延回路１４−３，１４−４，
１４−５は、特に制限されないが、全加算器によるデ−
タ遅延対策として配置されたものである。
に接続された積分回路である。積分回路２１−１は、前
記遅延回路１４−１、２入力アンド回路１５−１、加算
器５−３によって構成される。アンド回路１５−１の一
方の入力には前記遅延回路１４−１の出力が供給され、
他方の入力には、制御回路７−１から出力されるリセッ
ト信号ＲＳ１が供給される。積分回路２１−１は、その
リセット信号ＲＳ１がハイレベルにされることによって
積分値がリセットされる。同様に他方のアンド回路１５
−２の一方の入力には前記遅延回路１４−２の出力が供
給され、他方の入力には、制御回路７−１から出力され
るクロックＬ１ＣＬＫが供給される。積分回路２１−２
は、そのクロックＬ１ＣＬＫがハイレベルにされること
によって積分値がリセットされる。同図における１６
は、定数倍（３２倍）回路であって、５ビット左シフト
回路により実現される。信号線に付加されたＡ，Ａ′，
Ｂ，Ｂ′，Ｃ，Ｃ′は、図２におけるブロックＡ，
Ａ′，Ｂ，Ｂ′，Ｃ，Ｃ′に対応する値が出力されるノ
ードを示している。前記遅延回路１４−３，１４−４，
１４−５は、特に制限されないが、全加算器によるデ−
タ遅延対策として配置されたものである。
【００３２】制御回路７−１からの出力されるクロック
Ｌ１ＣＬＫ，Ｌ２ＣＬＫ，Ｌ３ＣＬＫ，Ｌ４ＣＬＫと、
リセット信号ＲＳ１，ＲＳ２は、前記位相進み信号Ｌｅ
ａｄ、及び位相遅れ信号Ｌａｇの状態に従って、図５及
び図６に示す波形を以って変化される。
Ｌ１ＣＬＫ，Ｌ２ＣＬＫ，Ｌ３ＣＬＫ，Ｌ４ＣＬＫと、
リセット信号ＲＳ１，ＲＳ２は、前記位相進み信号Ｌｅ
ａｄ、及び位相遅れ信号Ｌａｇの状態に従って、図５及
び図６に示す波形を以って変化される。
【００３３】Ａ／Ｄ変換回路１の出力は先ず積分回路２
１−１に入力され、更に次段の積分回路２１−２に入力
される。Ｃ又はＣ′点は、積分回路２１−２の出力とな
り、図２で説明したように、 となる。積分回路２１−１の出力は遅延回路１４−４に
も入力され、５ビット左シフタ回路１６により３２倍さ
れた後に、ラッチ回路１７にラッチされる。ラッチ回路
の出力Ｂ又はＢ′は、図２で説明したように となる。遅延回路１４−４の出力はラッチ回路１８にも
入力される。このラッチ回路１８は補正回路３−１に相
当し、図２で説明したｘ，ｙの補正値を得ることができ
る。すなわち、式（１３）においてｋ＝１，ｎ＝１のと
きの値を位相遅れ時（ＬＡＧ）の補正値ｘとしてラッチ
回路１８が保持する。保持タイミングは図６に示される
ようにクロックＬ２ＣＬＫの立ち上りタイミングとされ
る。同様に、式（１３）においてｋ＝１の時の値を位相
進み時（ＬＥＡＤ）の補正値ｙとしてラッチ回路１８が
保持する。保持タイミングは図５に示されるクロックＬ
２ＣＬＫの立ち上りタイミングとされる。
１−１に入力され、更に次段の積分回路２１−２に入力
される。Ｃ又はＣ′点は、積分回路２１−２の出力とな
り、図２で説明したように、 となる。積分回路２１−１の出力は遅延回路１４−４に
も入力され、５ビット左シフタ回路１６により３２倍さ
れた後に、ラッチ回路１７にラッチされる。ラッチ回路
の出力Ｂ又はＢ′は、図２で説明したように となる。遅延回路１４−４の出力はラッチ回路１８にも
入力される。このラッチ回路１８は補正回路３−１に相
当し、図２で説明したｘ，ｙの補正値を得ることができ
る。すなわち、式（１３）においてｋ＝１，ｎ＝１のと
きの値を位相遅れ時（ＬＡＧ）の補正値ｘとしてラッチ
回路１８が保持する。保持タイミングは図６に示される
ようにクロックＬ２ＣＬＫの立ち上りタイミングとされ
る。同様に、式（１３）においてｋ＝１の時の値を位相
進み時（ＬＥＡＤ）の補正値ｙとしてラッチ回路１８が
保持する。保持タイミングは図５に示されるクロックＬ
２ＣＬＫの立ち上りタイミングとされる。
【００３４】加算器５−５は、５ビット左シフト回路１
６により３２倍した出力から積分回路２１−２の出力を
引き算することにより、図２で説明した位相変動がない
場合のＡとして、 を出力する。加算器５−１は、補正回路３−１の出力と
位相固定時の出力Ａとの加算を行ない、ＬＥＡＤ，ＬＡ
Ｇ時のＡ又はＡ′の出力を算出する。位相変化がない場
合、補正回路３−１の出力は０のため、この加算器５−
１は実質的に加算を行っていない。ラッチ回路１９はク
ロックＬ３ＣＬＫの立ち下がりにより、Ａ又はＡ′の出
力をラッチする。ラッチ回路（Ｌ４）６は、後段のディ
ジタル回路に対してクロックＬ４ＣＬＫの立ち下がりタ
イミングでデ−タを送出する。
６により３２倍した出力から積分回路２１−２の出力を
引き算することにより、図２で説明した位相変動がない
場合のＡとして、 を出力する。加算器５−１は、補正回路３−１の出力と
位相固定時の出力Ａとの加算を行ない、ＬＥＡＤ，ＬＡ
Ｇ時のＡ又はＡ′の出力を算出する。位相変化がない場
合、補正回路３−１の出力は０のため、この加算器５−
１は実質的に加算を行っていない。ラッチ回路１９はク
ロックＬ３ＣＬＫの立ち下がりにより、Ａ又はＡ′の出
力をラッチする。ラッチ回路（Ｌ４）６は、後段のディ
ジタル回路に対してクロックＬ４ＣＬＫの立ち下がりタ
イミングでデ−タを送出する。
【００３５】図５には、ＤＰＬＬ回路が位相進み信号Ｌ
ｅａｄを活性化していた場合における図４のデシメーシ
ョンフィルタ１０−１の動作タイミングチャ−トと、こ
れに応ずる図２のブロックＡ，Ａ′，Ｂ′，Ｃの計算区
間が示される。リセット信号ＲＳ１は位相変化のない場
合に１６０ＫＨｚで積分回路２１−１のリセットに用い
られる。リセット信号ＲＳ１によってリセットされる初
段の積分回路２１−１は、Ａ，Ａ′，Ｂ′，Ｃの計算区
間全てで動作する。クロックＬ１ＣＬＫは２段目の積分
回路２１−２のリセット及びラッチ回路１７のラッチ信
号として用いられる。ラッチ回路１７はＢ′の計算区間
における初段の積分回路２１−１の出力をラッチする。
２段目の積分回路２１−２はＡ又はＡ′とＣの計算区間
でのみ動作する。ＲＳ２はラッチ回路１８のリセット信
号であり位相変動がない場合８０ＫＨｚごとにラッチ回
路１８をリセットする。ラッチ回路１８はクロックＬ２
ＣＬＫのハイレベルへの変化に同期してデータをラッチ
するものであり、図５のタイミングではＡ′の計算区間
での初段の積分回路２１−１の出力をラッチする。これ
は図２の（ｇ）に示されるｙに相当する。クロックＬ３
ＣＬＫはその立ち下がりで、Ａ′の計算区間のデ−タと
ラッチ回路１８の出力との和をラッチする。クロックＬ
４ＣＬＫはデシメ−ションフィルタ１０−１の出力デ−
タの出力タイミングを規定しており立ち下がりで出力デ
−タが切りかわる。図５より明らかなようにＤＰＬＬ回
路から得られる位相進み情報は、８０ＫＨｚにおける１
区間だけ遅れてフィルタ出力ＤＭｏｕｔに反映される。
ｅａｄを活性化していた場合における図４のデシメーシ
ョンフィルタ１０−１の動作タイミングチャ−トと、こ
れに応ずる図２のブロックＡ，Ａ′，Ｂ′，Ｃの計算区
間が示される。リセット信号ＲＳ１は位相変化のない場
合に１６０ＫＨｚで積分回路２１−１のリセットに用い
られる。リセット信号ＲＳ１によってリセットされる初
段の積分回路２１−１は、Ａ，Ａ′，Ｂ′，Ｃの計算区
間全てで動作する。クロックＬ１ＣＬＫは２段目の積分
回路２１−２のリセット及びラッチ回路１７のラッチ信
号として用いられる。ラッチ回路１７はＢ′の計算区間
における初段の積分回路２１−１の出力をラッチする。
２段目の積分回路２１−２はＡ又はＡ′とＣの計算区間
でのみ動作する。ＲＳ２はラッチ回路１８のリセット信
号であり位相変動がない場合８０ＫＨｚごとにラッチ回
路１８をリセットする。ラッチ回路１８はクロックＬ２
ＣＬＫのハイレベルへの変化に同期してデータをラッチ
するものであり、図５のタイミングではＡ′の計算区間
での初段の積分回路２１−１の出力をラッチする。これ
は図２の（ｇ）に示されるｙに相当する。クロックＬ３
ＣＬＫはその立ち下がりで、Ａ′の計算区間のデ−タと
ラッチ回路１８の出力との和をラッチする。クロックＬ
４ＣＬＫはデシメ−ションフィルタ１０−１の出力デ−
タの出力タイミングを規定しており立ち下がりで出力デ
−タが切りかわる。図５より明らかなようにＤＰＬＬ回
路から得られる位相進み情報は、８０ＫＨｚにおける１
区間だけ遅れてフィルタ出力ＤＭｏｕｔに反映される。
【００３６】図６にはＤＰＬＬ回路が位相遅れ信号Ｌａ
ｇを活性化していた場合における図４のデシメーション
フィルタ１０−１の動作タイミングチャ−トと、これに
応ずる図２のブロックＡ，Ｂ，Ｃの計算区間が示され
る。前記信号ＲＳ１，Ｌ１ＣＬＫ，ＲＳ２，Ｌ３ＣＬ
Ｋ，Ｌ４ＣＬＫについては図５と同じように変化され
る。クロックＬ２ＣＬＫはそのハイレベルへの変化でラ
ッチ回路１８のラッチタイミングを規定しており、図６
のタイミングではＡの計算区間での最初の値をラッチす
る。これは図２の（ｆ）に示される補正情報ｘに相当す
る。図６の場合においてもＤＰＬＬから得られる位相遅
れ情報は８０ＫＨｚでの１区間だけ遅れてフィルタ出力
ＤＭｏｕｔに反映される。
ｇを活性化していた場合における図４のデシメーション
フィルタ１０−１の動作タイミングチャ−トと、これに
応ずる図２のブロックＡ，Ｂ，Ｃの計算区間が示され
る。前記信号ＲＳ１，Ｌ１ＣＬＫ，ＲＳ２，Ｌ３ＣＬ
Ｋ，Ｌ４ＣＬＫについては図５と同じように変化され
る。クロックＬ２ＣＬＫはそのハイレベルへの変化でラ
ッチ回路１８のラッチタイミングを規定しており、図６
のタイミングではＡの計算区間での最初の値をラッチす
る。これは図２の（ｆ）に示される補正情報ｘに相当す
る。図６の場合においてもＤＰＬＬから得られる位相遅
れ情報は８０ＫＨｚでの１区間だけ遅れてフィルタ出力
ＤＭｏｕｔに反映される。
【００３７】上記実施例によれば、デシメーションフィ
ルタの出力位相をサンプリングクロックφｏｓの１周期
単位で制御でき、ディジタルデータの出力位相が可変の
系でも正しく動作するようになる。このとき、従来のよ
うに同一回路構成の３個のフィルタ演算部を必要としな
いから、ディジタルデ−タの出力位相が可変の系におい
て固定位相系におけるデシメ−ションフィルタに対して
回路規模が極端に増大せず、従来技術と同等の動作を実
現でき、位相変化時にもＡ／Ｄ変換回路１の変換誤差を
生ずることのない系を実現できる。
ルタの出力位相をサンプリングクロックφｏｓの１周期
単位で制御でき、ディジタルデータの出力位相が可変の
系でも正しく動作するようになる。このとき、従来のよ
うに同一回路構成の３個のフィルタ演算部を必要としな
いから、ディジタルデ−タの出力位相が可変の系におい
て固定位相系におけるデシメ−ションフィルタに対して
回路規模が極端に増大せず、従来技術と同等の動作を実
現でき、位相変化時にもＡ／Ｄ変換回路１の変換誤差を
生ずることのない系を実現できる。
【００３８】図７には本発明の別の実施例に係るデシメ
ーションフィルタが示される。同図に示されるデシメー
ションフィルタ１０−２は、出力位相が変動する系で専
ら用いられるものである。このデシメ−ションフィルタ
１０−２はオーバーサンプリング型Ａ／Ｄ変換回路１の
出力に接続される。２は、有限長インパルス応答回路の
ようなフィルタ演算部（ＦＩＲとも記す）であり、前記
Ａ／Ｄ変換回路１の出力に対して、その位相固定時のフ
ィルタ出力を計算する回路である。補正回路３−２は、
ＤＰＬＬ回路からのＬｅａｄ信号及びＬａｇ信号に従っ
てデシメ−ションフィルタ１０−２の出力位相を制御す
るときに用いられる回路であり、出力位相が変化した場
合（進んだ場合、遅れた場合）と変化しなかった場合に
生ずるデシメ−ションフィルタ１０−２の出力の差分値
を計算する回路である。４は、制御回路（ＣＴＬ）７−
２からの出力選択信号に従って制御されるスイッチ回路
（ＳＷ）であり、位相変化が生じたときにオン状態にさ
れる。加算器５−２はスイッチ回路４がオン状態にされ
たときに、ＦＩＲ２の出力と補正回路３−２の出力との
和を採る。６は、加算器５−２の出力をラッチして、後
段のディジタル回路のタイミングに合わせてディジタル
デ−タを出力するレジスタ若しくはラッチ回路である。
７−２は、ＤＰＬＬ回路から位相進み信号Ｌｅａｄ、遅
れ信号Ｌａｇ、及びサンプリングクロックφｏｓを受
け、これにしたがって前記スイッチ回路４を制御するス
イッチ制御信号７０を生成すると共に、前記位相進み信
号Ｌｅａｄ、位相遅れ信号Ｌａｇ、及びサンプリングク
ロックφｏｓに基づいて、前記フィルタ演算部２の動作
制御信号７１及び補正回路３−２の動作制御信号７２を
形成する。
ーションフィルタが示される。同図に示されるデシメー
ションフィルタ１０−２は、出力位相が変動する系で専
ら用いられるものである。このデシメ−ションフィルタ
１０−２はオーバーサンプリング型Ａ／Ｄ変換回路１の
出力に接続される。２は、有限長インパルス応答回路の
ようなフィルタ演算部（ＦＩＲとも記す）であり、前記
Ａ／Ｄ変換回路１の出力に対して、その位相固定時のフ
ィルタ出力を計算する回路である。補正回路３−２は、
ＤＰＬＬ回路からのＬｅａｄ信号及びＬａｇ信号に従っ
てデシメ−ションフィルタ１０−２の出力位相を制御す
るときに用いられる回路であり、出力位相が変化した場
合（進んだ場合、遅れた場合）と変化しなかった場合に
生ずるデシメ−ションフィルタ１０−２の出力の差分値
を計算する回路である。４は、制御回路（ＣＴＬ）７−
２からの出力選択信号に従って制御されるスイッチ回路
（ＳＷ）であり、位相変化が生じたときにオン状態にさ
れる。加算器５−２はスイッチ回路４がオン状態にされ
たときに、ＦＩＲ２の出力と補正回路３−２の出力との
和を採る。６は、加算器５−２の出力をラッチして、後
段のディジタル回路のタイミングに合わせてディジタル
デ−タを出力するレジスタ若しくはラッチ回路である。
７−２は、ＤＰＬＬ回路から位相進み信号Ｌｅａｄ、遅
れ信号Ｌａｇ、及びサンプリングクロックφｏｓを受
け、これにしたがって前記スイッチ回路４を制御するス
イッチ制御信号７０を生成すると共に、前記位相進み信
号Ｌｅａｄ、位相遅れ信号Ｌａｇ、及びサンプリングク
ロックφｏｓに基づいて、前記フィルタ演算部２の動作
制御信号７１及び補正回路３−２の動作制御信号７２を
形成する。
【００３９】このように構成されたデシメーションフィ
ルタ１０−２によれば、フィルタ演算部２が固定位相に
対するフィルタ出力を計算する。補正回路３−２は、フ
ィルタ演算部２に供給される入力ディジタル信号を受
け、位相無変化時と位相変化時のデシメ−ションフィル
タ出力の差分値を計算する。位相変化時の状態が位相進
みか位相遅れであるかは、制御回路７−２がＲＥＡＤ，
ＬＡＧの状態に応じた制御信号７２で補正回路３−２に
指示する。補正回路３−２は、例えばその指示にしたが
って位相進み時の差分値或は位相遅れ時の差分値を計算
する。位相変化があったときは、制御信号７０によって
スイッチ回路４がオン状態にされ、これにより、前記補
正回路３−２の出力が上記固定位相に対するフィルタ演
算部２の出力に加算器５−２で加算される。ここで、前
記補正回路３−２が計算する差分値は、フィルタ演算部
２のインパルス応答波形の位相をサンプリングクロック
φｏｓの１周期単位で進めたり或は遅らしたりした場合
と固定位相にした場合との差分値である。したがって、
デシメーションフィルタの出力位相をサンプリングクロ
ックφｏｓの１周期単位で制御でき、ディジタルデータ
の出力位相が可変の系でも正しく動作するようになる。
このとき、従来のように同一回路構成の３個のフィルタ
演算部を必要としないから、ディジタルデ−タの出力位
相が可変の系において固定位相系におけるデシメ−ショ
ンフィルタに対して回路規模が極端に増大せず、従来技
術と同等の動作を実現でき、位相変化時にもＡ／Ｄ変換
回路の変換誤差を生ずることのない系を実現できる。な
お、この実施例において、補正回路３−２は、フィルタ
演算部２への入力ディジタル信号を入力してフィルタ演
算部とは別に差分値を計算するから、図１及び図４に基
づいて説明した補正回路のようにフィルタ演算部２で取
得される演算途中の情報を流用して補正情報を取得する
構成に比べて、その回路規模はわずかに増大している。
ルタ１０−２によれば、フィルタ演算部２が固定位相に
対するフィルタ出力を計算する。補正回路３−２は、フ
ィルタ演算部２に供給される入力ディジタル信号を受
け、位相無変化時と位相変化時のデシメ−ションフィル
タ出力の差分値を計算する。位相変化時の状態が位相進
みか位相遅れであるかは、制御回路７−２がＲＥＡＤ，
ＬＡＧの状態に応じた制御信号７２で補正回路３−２に
指示する。補正回路３−２は、例えばその指示にしたが
って位相進み時の差分値或は位相遅れ時の差分値を計算
する。位相変化があったときは、制御信号７０によって
スイッチ回路４がオン状態にされ、これにより、前記補
正回路３−２の出力が上記固定位相に対するフィルタ演
算部２の出力に加算器５−２で加算される。ここで、前
記補正回路３−２が計算する差分値は、フィルタ演算部
２のインパルス応答波形の位相をサンプリングクロック
φｏｓの１周期単位で進めたり或は遅らしたりした場合
と固定位相にした場合との差分値である。したがって、
デシメーションフィルタの出力位相をサンプリングクロ
ックφｏｓの１周期単位で制御でき、ディジタルデータ
の出力位相が可変の系でも正しく動作するようになる。
このとき、従来のように同一回路構成の３個のフィルタ
演算部を必要としないから、ディジタルデ−タの出力位
相が可変の系において固定位相系におけるデシメ−ショ
ンフィルタに対して回路規模が極端に増大せず、従来技
術と同等の動作を実現でき、位相変化時にもＡ／Ｄ変換
回路の変換誤差を生ずることのない系を実現できる。な
お、この実施例において、補正回路３−２は、フィルタ
演算部２への入力ディジタル信号を入力してフィルタ演
算部とは別に差分値を計算するから、図１及び図４に基
づいて説明した補正回路のようにフィルタ演算部２で取
得される演算途中の情報を流用して補正情報を取得する
構成に比べて、その回路規模はわずかに増大している。
【００４０】図８には上記デシメ−ションフィルタを用
いて構成したシステムの１例を示す。本図はディジタル
統合サ−ビス網の加入者線伝送装置に用いられるエコ−
キャンセラ型伝送装置のブロック図である。又点線で囲
まれた部分は一つのＬＳＩ化される回路部分を示してい
る。エコ−キャンセラ型伝送装置では、まずディジタル
入力データＤｉｎがインタ−フェ−ス回路２２により内
部同期が採られ、コーダー（ＣＯＤＥＲ）２３で２Ｂ１
Ｑ符号に変換されフレ−ム同期パタンを付加されＤ／Ａ
変換器（Ｄ／Ａ）２４によりアナログ信号に変換され、
送信信号としてハイブリッド回路（Ｈｙｂｒｉｄ）２５
を通して、電話線へ出力される。一方ハイブリッド回路
２５を用いても、送信信号と受信信号は完全には分離で
きず、送信信号の一部は受信信号系に回り込んでしま
う。この信号はエコ−信号とよばれ、エコーキャンセラ
回路（ＥＣ）２６からの予測信号によりこのエコ−信号
を除去する。加算器３１−１によりエコ−信号の除去さ
れた受信信号は、波形等化器（ＥＱＬ）３２により波形
等化され、デコーダー（ＤＥＣＯＤＥＲ）３３により復
号化、フレ−ム同期パタン分離が行われ、インタ−フェ
−ス回路２２を通ってディジタルデ−タとして外部に出
力される。ＤＰＬＬ回路３０は波形等化された受信信号
から位相情報を抽出し、位相進み信号Ｌｅａｄ，位相遅
れ信号Ｌａｇをデシメ−ションフィルタ２９とジッタコ
ンペンセ−タ（ＪＣ）２７へ入力する。図８におけるデ
シメーションフィルタ（ＤＭ）２９としては前記デシメ
ーションフィルタ１０−１又は１０−２が採用され、Ａ
／Ｄ変換回路２８としては前記オーバーサンプリング型
Ａ／Ｄ変換回路１が採用される。
いて構成したシステムの１例を示す。本図はディジタル
統合サ−ビス網の加入者線伝送装置に用いられるエコ−
キャンセラ型伝送装置のブロック図である。又点線で囲
まれた部分は一つのＬＳＩ化される回路部分を示してい
る。エコ−キャンセラ型伝送装置では、まずディジタル
入力データＤｉｎがインタ−フェ−ス回路２２により内
部同期が採られ、コーダー（ＣＯＤＥＲ）２３で２Ｂ１
Ｑ符号に変換されフレ−ム同期パタンを付加されＤ／Ａ
変換器（Ｄ／Ａ）２４によりアナログ信号に変換され、
送信信号としてハイブリッド回路（Ｈｙｂｒｉｄ）２５
を通して、電話線へ出力される。一方ハイブリッド回路
２５を用いても、送信信号と受信信号は完全には分離で
きず、送信信号の一部は受信信号系に回り込んでしま
う。この信号はエコ−信号とよばれ、エコーキャンセラ
回路（ＥＣ）２６からの予測信号によりこのエコ−信号
を除去する。加算器３１−１によりエコ−信号の除去さ
れた受信信号は、波形等化器（ＥＱＬ）３２により波形
等化され、デコーダー（ＤＥＣＯＤＥＲ）３３により復
号化、フレ−ム同期パタン分離が行われ、インタ−フェ
−ス回路２２を通ってディジタルデ−タとして外部に出
力される。ＤＰＬＬ回路３０は波形等化された受信信号
から位相情報を抽出し、位相進み信号Ｌｅａｄ，位相遅
れ信号Ｌａｇをデシメ−ションフィルタ２９とジッタコ
ンペンセ−タ（ＪＣ）２７へ入力する。図８におけるデ
シメーションフィルタ（ＤＭ）２９としては前記デシメ
ーションフィルタ１０−１又は１０−２が採用され、Ａ
／Ｄ変換回路２８としては前記オーバーサンプリング型
Ａ／Ｄ変換回路１が採用される。
【００４１】ジッタコンペンセ−タ２７は、デシメ−シ
ョンフィルタ２９の出力位相が変化したときに発生する
新たなエコ−信号成分をキャンセルする回路であり、位
相シフトが起きたときのみ補正値を出力し、加算器３１
−２でエコ−キャンセラ２６の出力との和を採る。本発
明で示したデシメ−ションフィルタ２９を適用すれば位
相変化が起きた場合もフィルタは正しい値を出力するの
で、ＤＰＬＬ回路３０は正しい受信信号から位相情報を
抽出でき、全体として系は安定に動作する。又図５及び
図６で示したようにＤＰＬＬ回路３０の位相情報はデシ
メ−ションフィルタ２９において、１周期遅れて反映さ
れるので、ジッタコンペンセータ２７の出力もＤＰＬＬ
回路３０からの情報を受け１周期遅れて補正値を出すよ
うに構成されている。エコーキャンセラ回路２６，ジッ
タコンペンセータ２７，波形等化器３２，ＤＰＬＬ回路
３０はＤＳＰ（ディジタル・シグナル・プロセッサ）を
用いることにより容易に実現でき、本エコ−キャンセラ
伝送装置はアナログＰＬＬを用いることなくＬＳＩ化可
能となる。
ョンフィルタ２９の出力位相が変化したときに発生する
新たなエコ−信号成分をキャンセルする回路であり、位
相シフトが起きたときのみ補正値を出力し、加算器３１
−２でエコ−キャンセラ２６の出力との和を採る。本発
明で示したデシメ−ションフィルタ２９を適用すれば位
相変化が起きた場合もフィルタは正しい値を出力するの
で、ＤＰＬＬ回路３０は正しい受信信号から位相情報を
抽出でき、全体として系は安定に動作する。又図５及び
図６で示したようにＤＰＬＬ回路３０の位相情報はデシ
メ−ションフィルタ２９において、１周期遅れて反映さ
れるので、ジッタコンペンセータ２７の出力もＤＰＬＬ
回路３０からの情報を受け１周期遅れて補正値を出すよ
うに構成されている。エコーキャンセラ回路２６，ジッ
タコンペンセータ２７，波形等化器３２，ＤＰＬＬ回路
３０はＤＳＰ（ディジタル・シグナル・プロセッサ）を
用いることにより容易に実現でき、本エコ−キャンセラ
伝送装置はアナログＰＬＬを用いることなくＬＳＩ化可
能となる。
【００４２】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
上記実施例では図２のインパルス応答を有する回路を図
４にしたがって詳細に説明したが、本発明はそれに限定
されず、図３のインパルス応答を有する回路として構成
することもできる。この場合の具体的な回路構成は図３
の説明に従えば容易に実現できる。そのほかインパルス
応答波形はさらに別の波形であってもよい。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
上記実施例では図２のインパルス応答を有する回路を図
４にしたがって詳細に説明したが、本発明はそれに限定
されず、図３のインパルス応答を有する回路として構成
することもできる。この場合の具体的な回路構成は図３
の説明に従えば容易に実現できる。そのほかインパルス
応答波形はさらに別の波形であってもよい。
【００４３】以上の説明では主として本発明者によって
なされた発明を統合ディジタル通信網の加入者線伝送装
置に適用した場合について説明したが、本発明はそれに
限定されず、モデムなどその他の伝送装置に適用でき、
また、デシメーションフィルタはオーバーサンプリング
型のＡ／Ｄ変換器だけではなく、比較的低精度であって
も多数のデータを出力する機器若しくは回路の後段に配
置して高精度データに変換する必要のあるものにも広く
適用することができる。
なされた発明を統合ディジタル通信網の加入者線伝送装
置に適用した場合について説明したが、本発明はそれに
限定されず、モデムなどその他の伝送装置に適用でき、
また、デシメーションフィルタはオーバーサンプリング
型のＡ／Ｄ変換器だけではなく、比較的低精度であって
も多数のデータを出力する機器若しくは回路の後段に配
置して高精度データに変換する必要のあるものにも広く
適用することができる。
【００４４】
【発明の効果】本願において開示される発明によれば以
下の効果を得ることができる。
下の効果を得ることができる。
【００４５】すなわち、入力ディジタル信号に対して所
定の積分位相状態を以ってフィルタ出力を演算するフィ
ルタ演算部（２）と、前記入力ディジタル信号を受け、
前記所定の積分位相状態に対して積分位相を進め或は遅
らせたときと積分位相を変化させないときのフィルタ出
力の差分値を演算する補正回路（３−２）を設けてデシ
メーションフィルタを構成することにより、積分位相の
進み状態と遅れ状態のそれぞれに対応してフィルタ出力
を演算する位相制御用フィルタ演算部を前記フィルタ演
算部とは別に設けなくても済む。したがって、ディジタ
ルデ−タの出力位相が可変の系においても、固定位相系
におけるデシメ−ションフィルタに比べて極端な回路規
模の増大をもたらすことなく、位相制御可能なデシメー
ションフィルタを実現できるという効果がある。
定の積分位相状態を以ってフィルタ出力を演算するフィ
ルタ演算部（２）と、前記入力ディジタル信号を受け、
前記所定の積分位相状態に対して積分位相を進め或は遅
らせたときと積分位相を変化させないときのフィルタ出
力の差分値を演算する補正回路（３−２）を設けてデシ
メーションフィルタを構成することにより、積分位相の
進み状態と遅れ状態のそれぞれに対応してフィルタ出力
を演算する位相制御用フィルタ演算部を前記フィルタ演
算部とは別に設けなくても済む。したがって、ディジタ
ルデ−タの出力位相が可変の系においても、固定位相系
におけるデシメ−ションフィルタに比べて極端な回路規
模の増大をもたらすことなく、位相制御可能なデシメー
ションフィルタを実現できるという効果がある。
【００４６】所定の積分位相状態に対するフィルタ出力
が得られるまでの演算途上においてフィルタ演算部２で
得られる演算途上の所定の情報を、補正回路（３−１）
が所定のタイミングで取得する。これは、その取得タイ
ミングに応じて、前記所定の位相状態に対して積分位相
を進め或は遅らせたときと積分位相を変化させないとき
のフィルタ出力の差分値に応ずる補正情報とされ、再度
フィルタ演算部（２）に戻されて、位相制御されたフィ
ルタ出力が得られる。したがって、フィルタ出力の位相
制御のために、前記フィルタ演算部のような回路を複数
個設けなくても済み、上記同様に、ディジタルデ−タの
出力位相が可変の系においても、固定位相系におけるデ
シメ−ションフィルタに比べて極端な回路規模の増大を
もたらすことなく、位相制御可能なデシメーションフィ
ルタを実現できるという効果がある。
が得られるまでの演算途上においてフィルタ演算部２で
得られる演算途上の所定の情報を、補正回路（３−１）
が所定のタイミングで取得する。これは、その取得タイ
ミングに応じて、前記所定の位相状態に対して積分位相
を進め或は遅らせたときと積分位相を変化させないとき
のフィルタ出力の差分値に応ずる補正情報とされ、再度
フィルタ演算部（２）に戻されて、位相制御されたフィ
ルタ出力が得られる。したがって、フィルタ出力の位相
制御のために、前記フィルタ演算部のような回路を複数
個設けなくても済み、上記同様に、ディジタルデ−タの
出力位相が可変の系においても、固定位相系におけるデ
シメ−ションフィルタに比べて極端な回路規模の増大を
もたらすことなく、位相制御可能なデシメーションフィ
ルタを実現できるという効果がある。
【００４７】フィルタ演算部２で取得される演算途中の
情報を流用して補正情報を取得する補正回路（３−１）
を採用するので、フィルタ演算部２への入力ディジタル
信号と同じ信号を入力してフィルタ演算部（２）とは別
に差分値を計算する補正回路（３−２）を採用する場合
に比べて、デシメーションフィルタの回路規模を一層小
さくすることができる。
情報を流用して補正情報を取得する補正回路（３−１）
を採用するので、フィルタ演算部２への入力ディジタル
信号と同じ信号を入力してフィルタ演算部（２）とは別
に差分値を計算する補正回路（３−２）を採用する場合
に比べて、デシメーションフィルタの回路規模を一層小
さくすることができる。
【００４８】補正回路（３−１）で取得される補正情報
は、フィルタ演算部の演算途中データを流用して得られ
るから、同演算部におけるフィルタ演算の基準クロック
例えばオーバーサンプリング型Ａ／Ｄ変換回路のサンプ
リングクロックの１サイクルを最小単位として決め細か
い位相制御を保証することが容易である。
は、フィルタ演算部の演算途中データを流用して得られ
るから、同演算部におけるフィルタ演算の基準クロック
例えばオーバーサンプリング型Ａ／Ｄ変換回路のサンプ
リングクロックの１サイクルを最小単位として決め細か
い位相制御を保証することが容易である。
【００４９】本発明に係るデシメーションフィルタとオ
ーバーサンプリング型Ａ／Ｄ変換回路によってＡ／Ｄ変
換器を構成することにより、ディジタルデータの出力位
相が可変の系においても特性の優れたＡ／Ｄ変換器を実
現できる。そして、そのようなＡ／Ｄ変換器を加入者線
伝送装置に適用することにより、伝送性能を良好に維持
できるようになる。
ーバーサンプリング型Ａ／Ｄ変換回路によってＡ／Ｄ変
換器を構成することにより、ディジタルデータの出力位
相が可変の系においても特性の優れたＡ／Ｄ変換器を実
現できる。そして、そのようなＡ／Ｄ変換器を加入者線
伝送装置に適用することにより、伝送性能を良好に維持
できるようになる。
【図１】本発明の一実施例に係るデシメ−ションフィル
タのブロック図である。
タのブロック図である。
【図２】出力位相が変動する系における図１のデシメ−
ションフィルタのインパルス応答例を示す説明図であ
る。
ションフィルタのインパルス応答例を示す説明図であ
る。
【図３】出力位相が変動する系におけるデシメ−ション
フィルタの別のインパルス応答例を示す説明図である。
フィルタの別のインパルス応答例を示す説明図である。
【図４】図２のインパルス応答を持つ図１のデシメ−シ
ョンフィルタの詳細な一実施例回路図である。
ョンフィルタの詳細な一実施例回路図である。
【図５】図４の回路における位相進み時の動作タイミン
グチャートである。
グチャートである。
【図６】図４の回路における位相遅れ時の動作タイミン
グチャ−トである。
グチャ−トである。
【図７】本発明の別の実施例に係るデシメ−ションフィ
ルタのブロック図である。
ルタのブロック図である。
【図８】本発明のデシメ−ションフィルタ回路を用いた
エコーキャンセラ型伝送装置の一例システムブロック図
である。
エコーキャンセラ型伝送装置の一例システムブロック図
である。
【図９】従来用いられていたデシメ−ションフィルタの
一例ブロック図である。
一例ブロック図である。
１ Ａ／Ｄ変換回路 ２ フィルタ演算部 ３−１ 補正回路 ３−２ 補正回路 ４ スイッチ回路 ５−１ 加算器 ５−２ 加算器 ６ ラッチ回路 ７−１ 制御回路 ７−２ 制御回路 ８ 第１フィルタ演算部 ９ 第２フィルタ演算部 １３ セレクタ １４−１ 遅延回路 １４−２遅延回路 １４−３ 遅延回路 １４−４ 遅延回路 １４−５ 遅延回路 １５−１ アンド回路 １５−２ アンド回路 １８ ラッチ回路 ２１−１ 積分回路 ２１−２ 積分回路 φｏｓ サンプリングクロック ＲＳ１ リセット信号 ＲＳ２ リセット信号 Ｌ１ＣＬＫ クロック Ｌ２ＣＬＫ クロック Ｌ３ＣＬＫ クロック Ｌｅａｄ 位相進み信号 Ｌａｇ 位相遅れ信号 ２６ エコ−キャンセラ回路 ２７ ジッタコンペンセ−タ ２８ Ａ／Ｄ変換回路 ２９ デシメーションフィルタ ３０ ＤＰＬＬ ３２ 波形等化フィルタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−95008（ＪＰ，Ａ) 特開 平２−140009（ＪＰ，Ａ) 特開 平２−33214（ＪＰ，Ａ) 特開 平３−117035（ＪＰ，Ａ) 特開 平４−151909（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/04 H03H 17/02
Claims (5)
- 【請求項１】 入力ディジタル信号を積分位相に従って
積分することにより、前記入力ディジタル信号の移動平
均を演算してフィルタ出力を生成する移動平均フィルタ
であって、 前記入力ディジタル信号を所定の積分位相状態で演算す
ることにより演算結果を生成するフィルタ演算部と、 前記演算結果を受け、前記所定の積分位相状態に対して
積分位相を進め或は遅らせたときの演算結果と積分位相
を変化させないときの演算結果との差分を演算する補正
回路と、 外部から与えられる位相変化情報に従って前記フィルタ
演算部の出力と前記補正回路から出力される差分とを選
択的に加算する加算手段と、を含んで成るものである移
動平均フィルタ。 - 【請求項２】 入力ディジタル信号を積分位相に従って
積分することにより、前記入力ディジタル信号の移動平
均を演算してフィルタ出力を生成する移動平均フィルタ
であって、 前記入力ディジタル信号を所定の積分位相状態で演算す
ることにより演算結果を生成するフィルタ演算部と、 前記演算結果を受け、前記所定の積分位相状態に対して
積分位相を進め或は遅らせたときの演算結果と積分位相
を変化させないときの演算結果との差分に応ずる補正情
報を前記フィルタ演算部の所定ノードから所定のタイミ
ングで取得し、取得した補正情報を前記フィルタ演算部
の他の所定ノードに供給する補正回路と、 外部から与えられる位相変化情報を受け、これによって
指示される位相遅れ状態と位相進み状態のそれぞれに対
応して、前記補正回路が前記補正情報を取得する前記所
定のタイミングを決定するタイミング信号を生成する制
御回路と、を含んで成るものである移動平均フィルタ。 - 【請求項３】 前記補正回路は前記タイミング信号に従
って前記フィルタ演算部からの前記処理結果をラッチす
るラッチ回路である請求項２記載の移動平均フィルタ。 - 【請求項４】 入力アナログ信号を所定のサンプリング
クロックに従ってサンプリングし、これをディジタル信
号に変換して出力するオ−バ−サンプリング型Ａ／Ｄ変
換回路と、 前記オーバーサンプリング型Ａ／Ｄ変換回路の出力を入
力ディジタル信号とする請求項１乃至３の何れか１項記
載の移動平均フィルタと、 前記サンプリングクロックを前記移動平均フィルタのフ
ィルタ出力に位相同期化すると共に、前記移動平均フィ
ルタのフィルタ出力に基づいて前記移動平均フィルタに
供給すべき前記位相変化情報を生成するディジタル・フ
ェーズ・ロックド・ループ回路と、を含んで成るもので
あるＡ／Ｄ変換器。 - 【請求項５】 前記Ａ／Ｄ変換器は、統合ディジタル通
信網の加入者線伝送装置に含まれて成るものである請求
項４記載のＡ／Ｄ変換器。
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