JP3088377B2 - 伝送路位相変動吸収回路および方法 - Google Patents
伝送路位相変動吸収回路および方法Info
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- JP3088377B2 JP3088377B2 JP10105180A JP10518098A JP3088377B2 JP 3088377 B2 JP3088377 B2 JP 3088377B2 JP 10105180 A JP10105180 A JP 10105180A JP 10518098 A JP10518098 A JP 10518098A JP 3088377 B2 JP3088377 B2 JP 3088377B2
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Description
【０００１】
【発明の属する技術分野】本発明は、同期デジタル伝送
方式において、受信装置側で装置内システムクロックに
ビット位相同期をとる際に、伝送路位相変動吸収のため
のクロック置換を、デジタル位相比較により行う伝送路
位相変動吸収回路に関する。
方式において、受信装置側で装置内システムクロックに
ビット位相同期をとる際に、伝送路位相変動吸収のため
のクロック置換を、デジタル位相比較により行う伝送路
位相変動吸収回路に関する。
【０００２】
【従来の技術】同期デジタル伝送方式によって、デジタ
ルデータの伝送を行ったとき、その受信端では、伝送経
路の違いにより伝送遅延時間が異なるため、伝送されて
きたデータと受信装置内クロックとの位相が、一定に定
まらない場合がある。また、伝送路特性の時間変動によ
り、伝送遅延時間が変動し、位相ゆらぎが発生すること
もある。
ルデータの伝送を行ったとき、その受信端では、伝送経
路の違いにより伝送遅延時間が異なるため、伝送されて
きたデータと受信装置内クロックとの位相が、一定に定
まらない場合がある。また、伝送路特性の時間変動によ
り、伝送遅延時間が変動し、位相ゆらぎが発生すること
もある。
【０００３】このような原因により、伝送中に位相が変
動した信号が受信される場合、一般に、受信端で、ビッ
ト位相同期をとる必要があった。従来、デジタル処理に
よりビット位相同期をとる方法としては、特開平５−１
４５５１０のようなエラスティックストア（ＥＳ）方式
や、特開平５−５５９０９のようなクロック位相方式が
あった。
動した信号が受信される場合、一般に、受信端で、ビッ
ト位相同期をとる必要があった。従来、デジタル処理に
よりビット位相同期をとる方法としては、特開平５−１
４５５１０のようなエラスティックストア（ＥＳ）方式
や、特開平５−５５９０９のようなクロック位相方式が
あった。
【０００４】エラスティックストア方式を用いた特開平
５−１４５５１０の基本構成を図２に示す。これは、伝
送路位相変動の吸収をスタッフ処理により行う回路にお
いて、エラスティックストア１ｂの書き込みアドレス４
１と、読み出しアドレス４３とのアドレス差を、高い信
頼性で監視するものである。伝送路クロック４２あるい
は装置内クロック４４のいずれかのクロックの１周期内
の複数の位相位置で、伝送路クロック４２に同期した書
き込みアドレス４１と装置内クロック４４に同期した読
み出しアドレス４３とのアドレス差を求め、各アドレス
差を比較してそれらが一致しかつそのアドレス差が所定
値となったときにスタッフ処理を行う。
５−１４５５１０の基本構成を図２に示す。これは、伝
送路位相変動の吸収をスタッフ処理により行う回路にお
いて、エラスティックストア１ｂの書き込みアドレス４
１と、読み出しアドレス４３とのアドレス差を、高い信
頼性で監視するものである。伝送路クロック４２あるい
は装置内クロック４４のいずれかのクロックの１周期内
の複数の位相位置で、伝送路クロック４２に同期した書
き込みアドレス４１と装置内クロック４４に同期した読
み出しアドレス４３とのアドレス差を求め、各アドレス
差を比較してそれらが一致しかつそのアドレス差が所定
値となったときにスタッフ処理を行う。
【０００５】また、クロック位相方式を用いた特開平５
−５５９０９の基本構成を図３に示す。位相比較器１１
でデータ信号の位相と再生クロック信号の位相を比較
し、位相誤差信号を出力する。位相誤差蓄積カウンタ１
２は、位相誤差信号より分周オフセット値選択信号を出
力する。分周オフセット回路１３は分周オフセット値選
択信号より分周オフセット値を決定する。分周カウンタ
１４は分周オフセット値を初期値としてロードし、マス
タークロックを分周し再生クロック信号を出力する。
−５５９０９の基本構成を図３に示す。位相比較器１１
でデータ信号の位相と再生クロック信号の位相を比較
し、位相誤差信号を出力する。位相誤差蓄積カウンタ１
２は、位相誤差信号より分周オフセット値選択信号を出
力する。分周オフセット回路１３は分周オフセット値選
択信号より分周オフセット値を決定する。分周カウンタ
１４は分周オフセット値を初期値としてロードし、マス
タークロックを分周し再生クロック信号を出力する。
【０００６】
【発明が解決しようとする課題】エラスティックストア
方式には、データを蓄積するための大容量のメモリが必
要で、かつメモリの書き込みと読み出しのタイミングが
難しく、回路が複雑であるという問題があった。また、
クロック位相方式には、位相誤差をカウントし、分周カ
ウンタのオフセットを設定する必要があるという問題が
あった。
方式には、データを蓄積するための大容量のメモリが必
要で、かつメモリの書き込みと読み出しのタイミングが
難しく、回路が複雑であるという問題があった。また、
クロック位相方式には、位相誤差をカウントし、分周カ
ウンタのオフセットを設定する必要があるという問題が
あった。
【０００７】本発明は、上記の問題を解決するためにな
されたもので、簡単な構成により、しかもオフセット設
定のような格別の処理を行うことなく、ビット位相の同
期を実現することを目的とする。
されたもので、簡単な構成により、しかもオフセット設
定のような格別の処理を行うことなく、ビット位相の同
期を実現することを目的とする。
【０００８】
【課題を解決するための手段】請求項１に記載の発明
は、伝送路位相変動を含む伝送路クロックに同期して伝
送される伝送路信号を受信し、この伝送路信号の位相を
受信装置内の装置内クロックの位相に同期させる際に、
伝送路クロックを装置内クロックに置換する伝送路位相
変動吸収回路において、前記伝送路信号を、前記伝送路
クロックに同期して順次遷移するｎビット（ｎは２以上
の整数）のパラレルデータに変換して出力するシリアル
／パラレル変換手段と、前記伝送路クロックと、前記装
置内クロックとの位相を比較し、これらの位相差が規定
の範囲からはずれた場合に、位相比較信号を出力する位
相比較器と、この位相比較器からの位相比較信号の入力
を条件として、シフト信号を出力する制御手段と、この
制御手段からのシフト信号の入力を条件として、前記装
置内クロックの位相をシフトし、これを再生クロックと
して出力するシフト手段と、前記シリアル／パラレル変
換手段が出力するパラレルデータを、前記シフト手段か
ら供給された再生クロックに同期して順次遷移するパラ
レルデータに変換して出力する出力回路とをもち、前記
シリアル／パラレル変換手段が出力するｎビットのパラ
レルデータを構成する各ビットは、前記伝送路クロック
のｎクロック毎に遷移し、遷移点の位相が各ビット毎に
異なることを特徴とする伝送路位相変動吸収回路であ
る。
は、伝送路位相変動を含む伝送路クロックに同期して伝
送される伝送路信号を受信し、この伝送路信号の位相を
受信装置内の装置内クロックの位相に同期させる際に、
伝送路クロックを装置内クロックに置換する伝送路位相
変動吸収回路において、前記伝送路信号を、前記伝送路
クロックに同期して順次遷移するｎビット（ｎは２以上
の整数）のパラレルデータに変換して出力するシリアル
／パラレル変換手段と、前記伝送路クロックと、前記装
置内クロックとの位相を比較し、これらの位相差が規定
の範囲からはずれた場合に、位相比較信号を出力する位
相比較器と、この位相比較器からの位相比較信号の入力
を条件として、シフト信号を出力する制御手段と、この
制御手段からのシフト信号の入力を条件として、前記装
置内クロックの位相をシフトし、これを再生クロックと
して出力するシフト手段と、前記シリアル／パラレル変
換手段が出力するパラレルデータを、前記シフト手段か
ら供給された再生クロックに同期して順次遷移するパラ
レルデータに変換して出力する出力回路とをもち、前記
シリアル／パラレル変換手段が出力するｎビットのパラ
レルデータを構成する各ビットは、前記伝送路クロック
のｎクロック毎に遷移し、遷移点の位相が各ビット毎に
異なることを特徴とする伝送路位相変動吸収回路であ
る。
【０００９】請求項２に記載の発明は、前記伝送路信号
の伝送路クロックをｎ通りの相互に異なる位相で分周
し、ｎビットの伝送路分周クロックとする、伝送路クロ
ック分周手段と、装置内クロックを分周して装置内分周
クロックとする、装置内クロック分周手段とをもち、前
記シリアル／パラレル変換手段は、前記伝送路信号を、
前記ｎビットの伝送路分周クロックの各ビットに同期し
て遷移するｎビットのパラレルデータに変換して出力
し、前記位相比較器は、前記伝送路分周クロックと装置
内分周クロックとの位相を比較し、前記シフト手段は、
前記装置内分周クロックの位相をシフトすることを特徴
とする請求項１に記載の伝送路位相変動吸収回路であ
る。
の伝送路クロックをｎ通りの相互に異なる位相で分周
し、ｎビットの伝送路分周クロックとする、伝送路クロ
ック分周手段と、装置内クロックを分周して装置内分周
クロックとする、装置内クロック分周手段とをもち、前
記シリアル／パラレル変換手段は、前記伝送路信号を、
前記ｎビットの伝送路分周クロックの各ビットに同期し
て遷移するｎビットのパラレルデータに変換して出力
し、前記位相比較器は、前記伝送路分周クロックと装置
内分周クロックとの位相を比較し、前記シフト手段は、
前記装置内分周クロックの位相をシフトすることを特徴
とする請求項１に記載の伝送路位相変動吸収回路であ
る。
【００１０】
【００１１】請求項３に記載の発明は、前記出力回路は
フリップフロップ回路であることを特徴とする請求項１
または２に記載の伝送路位相変動吸収回路である。
フリップフロップ回路であることを特徴とする請求項１
または２に記載の伝送路位相変動吸収回路である。
【００１２】請求項４に記載の発明は、伝送路位相変動
を含む伝送路クロックに同期して伝送される伝送路信号
を受信し、この伝送路信号の位相を受信装置内の装置内
クロックの位相に同期させる際に、伝送路クロックを装
置内クロックに置換する伝送路位相変動吸収方法におい
て、シリアル／パラレル変換手段は、前記伝送路信号
を、前記伝送路クロックに同期して順次遷移するｎビッ
ト（ｎは２以上の整数）のパラレルデータに変換して出
力し、位相比較器は、前記伝送路クロックと、前記装置
内クロックとの位相を比較し、これらの位相差が規定の
範囲からはずれた場合に、位相比較信号を出力し、制御
手段は、前記位相比較信号の入力を条件として、シフト
信号を出力し、シフト手段は、前記シフト信号の入力を
条件として、前記装置内クロックの位相をシフトし、こ
れを再生クロックとして出力し、出力回路は、前記パラ
レルデータを、前記再生クロックに同期して順次遷移す
るパラレルデータに変換して出力し、前記シリアル／パ
ラレル変換手段が出力するｎビットのパラレルデータを
構成する各ビットは、前記伝送路クロックのｎクロック
毎に遷移し、遷移点の位相が各ビット毎に異なることを
特徴とする伝送路位相変動吸収方法である。
を含む伝送路クロックに同期して伝送される伝送路信号
を受信し、この伝送路信号の位相を受信装置内の装置内
クロックの位相に同期させる際に、伝送路クロックを装
置内クロックに置換する伝送路位相変動吸収方法におい
て、シリアル／パラレル変換手段は、前記伝送路信号
を、前記伝送路クロックに同期して順次遷移するｎビッ
ト（ｎは２以上の整数）のパラレルデータに変換して出
力し、位相比較器は、前記伝送路クロックと、前記装置
内クロックとの位相を比較し、これらの位相差が規定の
範囲からはずれた場合に、位相比較信号を出力し、制御
手段は、前記位相比較信号の入力を条件として、シフト
信号を出力し、シフト手段は、前記シフト信号の入力を
条件として、前記装置内クロックの位相をシフトし、こ
れを再生クロックとして出力し、出力回路は、前記パラ
レルデータを、前記再生クロックに同期して順次遷移す
るパラレルデータに変換して出力し、前記シリアル／パ
ラレル変換手段が出力するｎビットのパラレルデータを
構成する各ビットは、前記伝送路クロックのｎクロック
毎に遷移し、遷移点の位相が各ビット毎に異なることを
特徴とする伝送路位相変動吸収方法である。
【００１３】
【発明の実施の形態】本発明の一実施形態の構成を、図
１のブロック図を用いて説明する。伝送路分周回路２
は、伝送路クロックCKaの入力を受けて、３相の伝送路
分周クロックCKa1、CKa2、CKa3を出力する。シリアル／
パラレル変換回路１は、３相の伝送路分周クロックCKa
1、CKa2、CKa3およびシリアルデータである伝送路信号D
Sの入力を受けて、３ｂｉｔのパラレルデータD1、D2、D
3を出力する。これらのパラレルデータD1、D2、D3は、
フリップフロップ回路３に入力される。
１のブロック図を用いて説明する。伝送路分周回路２
は、伝送路クロックCKaの入力を受けて、３相の伝送路
分周クロックCKa1、CKa2、CKa3を出力する。シリアル／
パラレル変換回路１は、３相の伝送路分周クロックCKa
1、CKa2、CKa3およびシリアルデータである伝送路信号D
Sの入力を受けて、３ｂｉｔのパラレルデータD1、D2、D
3を出力する。これらのパラレルデータD1、D2、D3は、
フリップフロップ回路３に入力される。
【００１４】一方、装置内分周回路５は、装置内クロッ
クCKbの入力を受けて、３相の装置内分周クロックCKb
1、CKb2、CKb3を出力する。この装置内分周クロックCKb
1、CKb2、CKb3と、前記伝送路分周クロックCKa1、CKa
2、CKa3、および前記装置内クロックCKbは、デジタル位
相比較回路４に入力される。
クCKbの入力を受けて、３相の装置内分周クロックCKb
1、CKb2、CKb3を出力する。この装置内分周クロックCKb
1、CKb2、CKb3と、前記伝送路分周クロックCKa1、CKa
2、CKa3、および前記装置内クロックCKbは、デジタル位
相比較回路４に入力される。
【００１５】デジタル位相比較回路４は、３つの共通な
構成の回路ブロック１７、１８、１９から構成されてい
る。そして、回路ブロック１７は、前記伝送路分周クロ
ックCKa1および装置内分周クロックCKb1を入力し、再生
クロックCKc1を出力する。回路ブロック１８は、前記伝
送路分周クロックCKa2および装置内分周クロックCKb2を
入力し、再生クロックCKc2を出力する。回路ブロック１
９は、前記伝送路分周クロックCKa3および装置内分周ク
ロックCKb3を入力し、再生クロックCKc3を出力する。こ
れら３つの回路ブロック１７、１８、１９の内部構成は
共通であるので、以下の回路ブロック内の構成の説明で
は、回路ブロック１７についてのみ説明する。
構成の回路ブロック１７、１８、１９から構成されてい
る。そして、回路ブロック１７は、前記伝送路分周クロ
ックCKa1および装置内分周クロックCKb1を入力し、再生
クロックCKc1を出力する。回路ブロック１８は、前記伝
送路分周クロックCKa2および装置内分周クロックCKb2を
入力し、再生クロックCKc2を出力する。回路ブロック１
９は、前記伝送路分周クロックCKa3および装置内分周ク
ロックCKb3を入力し、再生クロックCKc3を出力する。こ
れら３つの回路ブロック１７、１８、１９の内部構成は
共通であるので、以下の回路ブロック内の構成の説明で
は、回路ブロック１７についてのみ説明する。
【００１６】回路ブロック１７は、位相比較器６、制御
部７、およびシフトレジスタ部８で構成されている。前
記装置内クロックCKbは、シフトレジスタ部８に入力さ
れる。前記装置内分周クロックCKb1は、制御部７および
シフトレジスタ部８に入力される。前記伝送路分周クロ
ックCKa1は、位相比較器６に入力される。位相比較器６
の出力である位相比較信号CM1は、制御部７に入力され
る。制御部７の出力であるシフト信号ＳＥＬ１、ＳＥＬ
２は、シフトレジスタ部８に入力される。シフトレジス
タ部８の出力である再生クロックCKc1は、前記位相比較
器６に入力されると共に、回路ブロック１７の出力とな
っている。
部７、およびシフトレジスタ部８で構成されている。前
記装置内クロックCKbは、シフトレジスタ部８に入力さ
れる。前記装置内分周クロックCKb1は、制御部７および
シフトレジスタ部８に入力される。前記伝送路分周クロ
ックCKa1は、位相比較器６に入力される。位相比較器６
の出力である位相比較信号CM1は、制御部７に入力され
る。制御部７の出力であるシフト信号ＳＥＬ１、ＳＥＬ
２は、シフトレジスタ部８に入力される。シフトレジス
タ部８の出力である再生クロックCKc1は、前記位相比較
器６に入力されると共に、回路ブロック１７の出力とな
っている。
【００１７】この再生クロックCKc1を含む、各回路ブロ
ック１７、１８、１９の出力である再生クロックCKc1、
CKc2、CKc3は、デジタル位相比較回路４の出力となって
いて、これらの出力は、フリップフロップ回路３に入力
される。フリップフロップ回路３は、これらの再生クロ
ックCKc1、CKc2、CKc3および前記パラレルデータD1、D
2、D3を入力し、出力データDc1、Dc2、Dc3を出力する。
ック１７、１８、１９の出力である再生クロックCKc1、
CKc2、CKc3は、デジタル位相比較回路４の出力となって
いて、これらの出力は、フリップフロップ回路３に入力
される。フリップフロップ回路３は、これらの再生クロ
ックCKc1、CKc2、CKc3および前記パラレルデータD1、D
2、D3を入力し、出力データDc1、Dc2、Dc3を出力する。
【００１８】次に、回路ブロック１７を構成する位相比
較器６、制御部７、およびシフトレジスタ部８の、さら
に詳しい構成を、図４の回路図を用いて説明する。位相
比較器６には、前記伝送路分周クロックCKa1と前記再生
クロックCKc1が入力され、この出力である位相比較信号
CM1は、制御部７に入力される。
較器６、制御部７、およびシフトレジスタ部８の、さら
に詳しい構成を、図４の回路図を用いて説明する。位相
比較器６には、前記伝送路分周クロックCKa1と前記再生
クロックCKc1が入力され、この出力である位相比較信号
CM1は、制御部７に入力される。
【００１９】制御部７は、モノマルチバイブレータ１
０、ＳＲラッチ１７、ＡＮＤゲート１８、４分周回路１
９、３進カウンタ２０で構成されている。制御部７の入
力である位相比較信号CM1は、モノマルチバイブレータ
１０のＤ入力に入力される。モノマルチバイブレータ１
０のＱ出力およびＱＢ出力は、それぞれＳＲラッチ１７
のＳ入力およびＲ入力に入力される。ＳＲラッチ１７の
Ｑ出力であるＳＲラッチ出力CNT1、および前記装置内分
周クロックCKb1は、ＡＮＤゲート１８に入力される。Ａ
ＮＤゲート１８の出力は、４分周回路１９に入力され
る。４分周回路１９の出力QBOは、３進カウンタ２０に
入力される。３進カウンタ２０の２ｂｉｔの出力である
シフト信号ＳＥＬ１およびＳＥＬ２は、制御部７の出力
となっていて、どちらもシフトレジスタ部８に入力され
る。
０、ＳＲラッチ１７、ＡＮＤゲート１８、４分周回路１
９、３進カウンタ２０で構成されている。制御部７の入
力である位相比較信号CM1は、モノマルチバイブレータ
１０のＤ入力に入力される。モノマルチバイブレータ１
０のＱ出力およびＱＢ出力は、それぞれＳＲラッチ１７
のＳ入力およびＲ入力に入力される。ＳＲラッチ１７の
Ｑ出力であるＳＲラッチ出力CNT1、および前記装置内分
周クロックCKb1は、ＡＮＤゲート１８に入力される。Ａ
ＮＤゲート１８の出力は、４分周回路１９に入力され
る。４分周回路１９の出力QBOは、３進カウンタ２０に
入力される。３進カウンタ２０の２ｂｉｔの出力である
シフト信号ＳＥＬ１およびＳＥＬ２は、制御部７の出力
となっていて、どちらもシフトレジスタ部８に入力され
る。
【００２０】シフトレジスタ部８は、シフトレジスタ１
５とセレクタ１６で構成されている。シフトレジスタ部
８に入力された装置内分周クロックCKb1および装置内ク
ロックCKbは、シフトレジスタ１５に入力される。シフ
トレジスタ１５の３相の出力Ａ、Ｂ、Ｃは、それぞれ、
セレクタ１６のＡ、Ｂ、Ｃ入力に入力される。セレクタ
１６のＳＥＬ１およびＳＥＬ２入力には、前記制御部７
の２ｂｉｔの出力であるシフト信号ＳＥＬ１およびＳＥ
Ｌ２がそれぞれ入力される。セレクタ１６のＤＯ出力
は、シフトレジスタ部８の出力となっていて、再生クロ
ックCKc1を出力する。再生クロックCKc1は、前記位相比
較器６に入力されると共に、回路ブロック１７の出力と
なっている。
５とセレクタ１６で構成されている。シフトレジスタ部
８に入力された装置内分周クロックCKb1および装置内ク
ロックCKbは、シフトレジスタ１５に入力される。シフ
トレジスタ１５の３相の出力Ａ、Ｂ、Ｃは、それぞれ、
セレクタ１６のＡ、Ｂ、Ｃ入力に入力される。セレクタ
１６のＳＥＬ１およびＳＥＬ２入力には、前記制御部７
の２ｂｉｔの出力であるシフト信号ＳＥＬ１およびＳＥ
Ｌ２がそれぞれ入力される。セレクタ１６のＤＯ出力
は、シフトレジスタ部８の出力となっていて、再生クロ
ックCKc1を出力する。再生クロックCKc1は、前記位相比
較器６に入力されると共に、回路ブロック１７の出力と
なっている。
【００２１】次に、本実施構成の動作を、図５のタイミ
ングチャートおよび図１のブロック図を用いて説明す
る。シリアルデータである伝送路信号DSは、伝送路クロ
ックCKaの立ち上がりに同期して、伝送路を送信されて
きて、受信端に到達し、この受信端の受信装置で受信さ
れる。この伝送路クロックCKaは、伝送路の各種要因に
よって、受信装置内の装置内クロックCKbとの位相差が
変動することがある。
ングチャートおよび図１のブロック図を用いて説明す
る。シリアルデータである伝送路信号DSは、伝送路クロ
ックCKaの立ち上がりに同期して、伝送路を送信されて
きて、受信端に到達し、この受信端の受信装置で受信さ
れる。この伝送路クロックCKaは、伝送路の各種要因に
よって、受信装置内の装置内クロックCKbとの位相差が
変動することがある。
【００２２】伝送路分周回路２は、この伝送路クロック
CKaを入力し、この入力を分周して、３相の、それぞれ
位相の異なる伝送路分周クロックCKa1、CKa2、CKa3を出
力する。これらの伝送路分周クロックCKa1、CKa2、CKa3
は、前記シリアル／パラレル変換回路１に入力される。
シリアル／パラレル変換回路１は、前記伝送路信号DSを
入力し、伝送路分周クロックCKa1、CKa2、CKa3に同期し
た、３ｂｉｔのパラレルデータD1、D2、D3に変換し、出
力する。
CKaを入力し、この入力を分周して、３相の、それぞれ
位相の異なる伝送路分周クロックCKa1、CKa2、CKa3を出
力する。これらの伝送路分周クロックCKa1、CKa2、CKa3
は、前記シリアル／パラレル変換回路１に入力される。
シリアル／パラレル変換回路１は、前記伝送路信号DSを
入力し、伝送路分周クロックCKa1、CKa2、CKa3に同期し
た、３ｂｉｔのパラレルデータD1、D2、D3に変換し、出
力する。
【００２３】一方、装置内分周回路５は、前記伝送路ク
ロックCKaと同じ周波数である装置内クロックCKbを入力
し、この入力を分周して、３相の、それぞれ位相の異な
る装置内分周クロックCKb1、CKb2、CKb3を出力する。こ
れらの装置内分周クロックCKb1、CKb2、CKb3は、デジタ
ル位相比較回路４に入力される。
ロックCKaと同じ周波数である装置内クロックCKbを入力
し、この入力を分周して、３相の、それぞれ位相の異な
る装置内分周クロックCKb1、CKb2、CKb3を出力する。こ
れらの装置内分周クロックCKb1、CKb2、CKb3は、デジタ
ル位相比較回路４に入力される。
【００２４】デジタル位相比較回路４は、３つの共通な
回路ブロック１７、１８、１９で構成されていて、前記
装置内分周クロックCKb1は、回路ブロック１７に入力さ
れ、装置内分周クロックCKb2は、回路ブロック１８に入
力され、装置内分周クロックCKb3は、回路ブロック１９
に入力される。回路ブロック１７、１８、１９の動作も
共通なので、回路ブロック１７の動作についてのみ説明
する。
回路ブロック１７、１８、１９で構成されていて、前記
装置内分周クロックCKb1は、回路ブロック１７に入力さ
れ、装置内分周クロックCKb2は、回路ブロック１８に入
力され、装置内分周クロックCKb3は、回路ブロック１９
に入力される。回路ブロック１７、１８、１９の動作も
共通なので、回路ブロック１７の動作についてのみ説明
する。
【００２５】回路ブロック１７は、位相比較器６、制御
部７、シフトレジスタ部８で構成されているが、位相比
較器６は、伝送路分周クロックCKa1および再生クロック
CKc1を入力し、これらの位相差が、定められた望ましい
範囲から外れた場合、制御部７に位相比較信号CM1を出
力する。すると、この制御部７は、シフトレジスタ部８
に、このシフトレジスタ部８の出力である再生クロック
CKc1の位相をシフトする為のシフト信号ＳＥＬ１、ＳＥ
Ｌ２を出力する。シフトレジスタ部８は、このシフト信
号ＳＥＬ１、ＳＥＬ２を入力すると、出力である再生ク
ロックCKc1の、装置内分周クロックCKb1に対する位相を
シフトする。この再生クロックCKc1は、前記回路ブロッ
ク１７の出力となっていると共に、前記位相比較器６に
入力され、伝送路分周クロックCKa1との位相が比較され
る。そして、これらの再生クロックCKc1と伝送路分周ク
ロックCKa1との位相差が、定められた望ましい範囲に入
るまで前記再生クロックCKc1の位相がシフトされる。
部７、シフトレジスタ部８で構成されているが、位相比
較器６は、伝送路分周クロックCKa1および再生クロック
CKc1を入力し、これらの位相差が、定められた望ましい
範囲から外れた場合、制御部７に位相比較信号CM1を出
力する。すると、この制御部７は、シフトレジスタ部８
に、このシフトレジスタ部８の出力である再生クロック
CKc1の位相をシフトする為のシフト信号ＳＥＬ１、ＳＥ
Ｌ２を出力する。シフトレジスタ部８は、このシフト信
号ＳＥＬ１、ＳＥＬ２を入力すると、出力である再生ク
ロックCKc1の、装置内分周クロックCKb1に対する位相を
シフトする。この再生クロックCKc1は、前記回路ブロッ
ク１７の出力となっていると共に、前記位相比較器６に
入力され、伝送路分周クロックCKa1との位相が比較され
る。そして、これらの再生クロックCKc1と伝送路分周ク
ロックCKa1との位相差が、定められた望ましい範囲に入
るまで前記再生クロックCKc1の位相がシフトされる。
【００２６】これらの再生クロックCKc1と伝送路分周ク
ロックCKa1との位相差が、定められた望ましい範囲に入
れば、位相比較器６は、制御部７に対して、位相比較信
号CM1を出力するのを中止する。すると、制御部７は、
シフトレジスタ部８に、シフト信号ＳＥＬ１、ＳＥＬ２
を出力するのを中止する。すると、シフトレジスタ部８
は、このシフトレジスタ部８の出力である再生クロック
CKc1の位相をシフトする動作を中止し、再生クロックCK
c1は、望ましい位相に固定される。そして、この状態
は、前記伝送路クロックCKaの位相が変動し、前記再生
クロックCKc1と伝送路分周クロックCKa1との位相差が、
望ましい範囲から外れるまで保持される。
ロックCKa1との位相差が、定められた望ましい範囲に入
れば、位相比較器６は、制御部７に対して、位相比較信
号CM1を出力するのを中止する。すると、制御部７は、
シフトレジスタ部８に、シフト信号ＳＥＬ１、ＳＥＬ２
を出力するのを中止する。すると、シフトレジスタ部８
は、このシフトレジスタ部８の出力である再生クロック
CKc1の位相をシフトする動作を中止し、再生クロックCK
c1は、望ましい位相に固定される。そして、この状態
は、前記伝送路クロックCKaの位相が変動し、前記再生
クロックCKc1と伝送路分周クロックCKa1との位相差が、
望ましい範囲から外れるまで保持される。
【００２７】同様の動作が、回路ブロック１８、１９で
も行われる。そして、これらの動作により、再生クロッ
クCKc1、CKc2、CKc3の位相は、連続的に調整され続け、
望ましい位相へとシフトされ続ける。
も行われる。そして、これらの動作により、再生クロッ
クCKc1、CKc2、CKc3の位相は、連続的に調整され続け、
望ましい位相へとシフトされ続ける。
【００２８】回路ブロック１７、１８、１９から出力さ
れる、望ましい位相に調整された再生クロックCKc1、CK
c2、CKc3は、デジタル位相比較回路４の出力となり、フ
リップフロップ回路３に入力される。フリップフロップ
回路３には、さらに３ｂｉｔのパラレルデータD1、D2、
D3が入力される。そして、パラレルデータD1を、前記再
生クロックCKc1を用いて、このクロックで切り替わる出
力データDc1に変換する。同様に、パラレルデータD2に
対しては再生クロックCKc2を用いて、パラレルデータD3
に対しては再生クロックCKc3を用いて変換し、出力デー
タDc2およびDc3を得る。
れる、望ましい位相に調整された再生クロックCKc1、CK
c2、CKc3は、デジタル位相比較回路４の出力となり、フ
リップフロップ回路３に入力される。フリップフロップ
回路３には、さらに３ｂｉｔのパラレルデータD1、D2、
D3が入力される。そして、パラレルデータD1を、前記再
生クロックCKc1を用いて、このクロックで切り替わる出
力データDc1に変換する。同様に、パラレルデータD2に
対しては再生クロックCKc2を用いて、パラレルデータD3
に対しては再生クロックCKc3を用いて変換し、出力デー
タDc2およびDc3を得る。
【００２９】装置内分周クロックCKb1、CKb2、CKb3は装
置内クロックCKbを分周して作られる。そして、再生ク
ロックCKc1、CKc2、CKc3は、これらの装置内分周クロッ
クCKb1、CKb2、CKb3および装置内クロックCKbから作ら
れるので、装置内クロックCKbに同期する。従って、こ
れらの再生クロックCKc1、CKc2、CKc3で切り替わる出力
データDc1、Dc2、Dc3もまた、装置内クロックCKbに同期
した信号となる。
置内クロックCKbを分周して作られる。そして、再生ク
ロックCKc1、CKc2、CKc3は、これらの装置内分周クロッ
クCKb1、CKb2、CKb3および装置内クロックCKbから作ら
れるので、装置内クロックCKbに同期する。従って、こ
れらの再生クロックCKc1、CKc2、CKc3で切り替わる出力
データDc1、Dc2、Dc3もまた、装置内クロックCKbに同期
した信号となる。
【００３０】次に、図４の回路ブロック１７の詳細な回
路図、および図５、図６のタイミングチャートを用い
て、回路ブロック１７の動作を詳細に説明する。図５に
おいて、伝送路分周クロックCKa1と再生クロックCKc1の
位相が接近しており、望ましくない。このとき、回路ブ
ロック１７は、再生クロックCKc1の位相をシフトする動
作を行う。
路図、および図５、図６のタイミングチャートを用い
て、回路ブロック１７の動作を詳細に説明する。図５に
おいて、伝送路分周クロックCKa1と再生クロックCKc1の
位相が接近しており、望ましくない。このとき、回路ブ
ロック１７は、再生クロックCKc1の位相をシフトする動
作を行う。
【００３１】図４に示す位相比較器６は、伝送路分周ク
ロックCKa1と再生クロックCKc1の論理積である位相比較
信号CM1を出力する。図５に示すように、伝送路分周ク
ロックCKa1と再生クロックCKc1の位相が接近しており、
これらのパルス列が重なり合うので、出力からは、この
重なり合う部分がパルス列として出力される。
ロックCKa1と再生クロックCKc1の論理積である位相比較
信号CM1を出力する。図５に示すように、伝送路分周ク
ロックCKa1と再生クロックCKc1の位相が接近しており、
これらのパルス列が重なり合うので、出力からは、この
重なり合う部分がパルス列として出力される。
【００３２】パルス列である位相比較信号CM1は、モノ
マルチバイブレータ１０のＤ入力に入力される。する
と、モノマルチバイブレータ１０の出力は、Ｑ＝１、Ｑ
Ｂ＝０となる。これらの出力は、ＳＲラッチ１７のＳお
よびＲ入力に入力され、ＳＲラッチ１７のＱ出力である
ＳＲラッチ出力CNT1は、”１”となる。このＳＲラッチ
出力CNT1は、ＡＮＤゲート１８に入力される。ＡＮＤゲ
ート１８は、このＳＲラッチ出力CNT1とともに、装置内
分周クロックCKb1を入力し、これらの論理積を出力す
る。ＳＲラッチ出力CNT1は”１”一定なので、このＡＮ
Ｄゲート１８は開き、このゲート１８の出力には、一方
の入力である装置内分周クロックCKb1と同じ波形が現れ
る。この波形は、４分周回路１９に入力され、この４分
周回路１９は、入力を４分周した出力QBOを出力する。
そして、この出力QBOは、３進カウンタ２０に入力さ
れ、３進カウンタ２０は、２ｂｉｔの出力であるシフト
信号ＳＥＬ１、ＳＥＬ２を出力する。図６に示すよう
に、出力の組み合わせ（ＳＥＬ１，ＳＥＬ２）は、R>
（０，０）、（１，０）、（０，１）のように変化す
る。
マルチバイブレータ１０のＤ入力に入力される。する
と、モノマルチバイブレータ１０の出力は、Ｑ＝１、Ｑ
Ｂ＝０となる。これらの出力は、ＳＲラッチ１７のＳお
よびＲ入力に入力され、ＳＲラッチ１７のＱ出力である
ＳＲラッチ出力CNT1は、”１”となる。このＳＲラッチ
出力CNT1は、ＡＮＤゲート１８に入力される。ＡＮＤゲ
ート１８は、このＳＲラッチ出力CNT1とともに、装置内
分周クロックCKb1を入力し、これらの論理積を出力す
る。ＳＲラッチ出力CNT1は”１”一定なので、このＡＮ
Ｄゲート１８は開き、このゲート１８の出力には、一方
の入力である装置内分周クロックCKb1と同じ波形が現れ
る。この波形は、４分周回路１９に入力され、この４分
周回路１９は、入力を４分周した出力QBOを出力する。
そして、この出力QBOは、３進カウンタ２０に入力さ
れ、３進カウンタ２０は、２ｂｉｔの出力であるシフト
信号ＳＥＬ１、ＳＥＬ２を出力する。図６に示すよう
に、出力の組み合わせ（ＳＥＬ１，ＳＥＬ２）は、R>
（０，０）、（１，０）、（０，１）のように変化す
る。
【００３３】これらのシフト信号ＳＥＬ１、ＳＥＬ２
は、それぞれセレクタ１６のＳＥＬ１入力およびＳＥＬ
２入力に入力される。セレクタ１６は、これらのＳＥＬ
１、ＳＥＬ２により、Ａ、Ｂ、Ｃ入力のうち、どの入力
を選択するかを決定する。（ＳＥＬ１，ＳＥＬ２）＝
（０，０）のときＡ入力が選択され、（ＳＥＬ１，ＳＥ
Ｌ２）＝（０，１）のときＢ入力が選択され、（ＳＥＬ
１，ＳＥＬ２）＝（１，０）のときＣ入力が選択され
る。図６のt0では、（ＳＥＬ１，ＳＥＬ２）＝（０，
０）なので、Ａ入力が選択されている。
は、それぞれセレクタ１６のＳＥＬ１入力およびＳＥＬ
２入力に入力される。セレクタ１６は、これらのＳＥＬ
１、ＳＥＬ２により、Ａ、Ｂ、Ｃ入力のうち、どの入力
を選択するかを決定する。（ＳＥＬ１，ＳＥＬ２）＝
（０，０）のときＡ入力が選択され、（ＳＥＬ１，ＳＥ
Ｌ２）＝（０，１）のときＢ入力が選択され、（ＳＥＬ
１，ＳＥＬ２）＝（１，０）のときＣ入力が選択され
る。図６のt0では、（ＳＥＬ１，ＳＥＬ２）＝（０，
０）なので、Ａ入力が選択されている。
【００３４】シフトレジスタ部８に入力された装置内分
周クロックCKb1および装置内クロックCKbは、シフトレ
ジスタ１５に入力される。シフトレジスタ１５の３ｂｉ
ｔの出力Ａ、Ｂ、Ｃは、図６に示すように、装置内分周
クロックCKb1の位相をずらせた３相の出力となる。これ
らの出力が、セレクタ１６のＡ、Ｂ、Ｃ入力に入力され
る。一方、セレクタ１６のＳＥＬ１およびＳＥＬ２入力
の状態は、図６のt0においては、（ＳＥＬ１，ＳＥＬ
２）＝（０，０）なので、Ａ入力が選択され、ＤＯ出力
より、選択されたＡ入力が出力され、この出力は、再生
クロックCKc1となる。
周クロックCKb1および装置内クロックCKbは、シフトレ
ジスタ１５に入力される。シフトレジスタ１５の３ｂｉ
ｔの出力Ａ、Ｂ、Ｃは、図６に示すように、装置内分周
クロックCKb1の位相をずらせた３相の出力となる。これ
らの出力が、セレクタ１６のＡ、Ｂ、Ｃ入力に入力され
る。一方、セレクタ１６のＳＥＬ１およびＳＥＬ２入力
の状態は、図６のt0においては、（ＳＥＬ１，ＳＥＬ
２）＝（０，０）なので、Ａ入力が選択され、ＤＯ出力
より、選択されたＡ入力が出力され、この出力は、再生
クロックCKc1となる。
【００３５】この再生クロックCKc1は、回路ブロック１
７の出力となっていて、前記フリップフロップ回路３に
入力されると共に、前記位相比較器６に入力される。す
ると、この位相比較器６からは、相変わらずパルス列が
出力され続ける。すると、このパルス列は、前記モノマ
ルチバイブレータ１０に入力し、このモノマルチバイブ
レータ１０の出力は、Ｑ＝１，ＱＢ＝０の状態を保つ。
これらの出力は、ＳＲラッチ１７のＳおよびＲ入力に入
力される。すると、ＳＲラッチ１７の出力CNT1は、”
１”のままを保つ。すると、ＡＮＤゲート１８は開いた
ままの状態を保ち、もう一方の入力である装置内分周ク
ロックCKb1がこのゲート１８を通過し、４分周回路１９
に送られ続ける。すると、４分周回路１９は分周を続
け、３進カウンタ２０はカウントを続ける。すると、こ
の３進カウンタ２０の出力ＳＥＬ１、ＳＥＬ２は、図６
のt1で変化し、（ＳＥＬ１，ＳＥＬ２）＝（１，０）と
なり、これを受けたセレクタ１６は、Ｃ入力選択に変化
する。
７の出力となっていて、前記フリップフロップ回路３に
入力されると共に、前記位相比較器６に入力される。す
ると、この位相比較器６からは、相変わらずパルス列が
出力され続ける。すると、このパルス列は、前記モノマ
ルチバイブレータ１０に入力し、このモノマルチバイブ
レータ１０の出力は、Ｑ＝１，ＱＢ＝０の状態を保つ。
これらの出力は、ＳＲラッチ１７のＳおよびＲ入力に入
力される。すると、ＳＲラッチ１７の出力CNT1は、”
１”のままを保つ。すると、ＡＮＤゲート１８は開いた
ままの状態を保ち、もう一方の入力である装置内分周ク
ロックCKb1がこのゲート１８を通過し、４分周回路１９
に送られ続ける。すると、４分周回路１９は分周を続
け、３進カウンタ２０はカウントを続ける。すると、こ
の３進カウンタ２０の出力ＳＥＬ１、ＳＥＬ２は、図６
のt1で変化し、（ＳＥＬ１，ＳＥＬ２）＝（１，０）と
なり、これを受けたセレクタ１６は、Ｃ入力選択に変化
する。
【００３６】セレクタ１６がＣ入力選択となると、この
セレクタ１６の出力である再生クロックCKc1は、位相が
２／３波長遅れる。すると、今度は位相が遅れすぎ、ま
た伝送路分周クロックCKa1と再生クロックCKc1の位相が
近づき、これらのパルス列が重なり、この重なりの部分
が位相比較信号CM1として位相比較器６から出力され
る。すると、この位相比較器６からは、相変わらずパル
ス列が出力され続ける。すると、このパルス列は、前記
モノマルチバイブレータ１０に入力し、この１０の出力
は、Ｑ＝１，ＱＢ＝０の状態を保ち、これらの出力は、
ＳＲラッチ１７のＳおよびＲ入力に入力される。する
と、ＳＲラッチ１７の出力CNT1は、”１”のままを保
つ。すると、ＡＮＤゲート１８は開いたままの状態を保
ち、もう一方の入力である装置内分周クロックCKb1がこ
のゲート１８を通過し、出力される。
セレクタ１６の出力である再生クロックCKc1は、位相が
２／３波長遅れる。すると、今度は位相が遅れすぎ、ま
た伝送路分周クロックCKa1と再生クロックCKc1の位相が
近づき、これらのパルス列が重なり、この重なりの部分
が位相比較信号CM1として位相比較器６から出力され
る。すると、この位相比較器６からは、相変わらずパル
ス列が出力され続ける。すると、このパルス列は、前記
モノマルチバイブレータ１０に入力し、この１０の出力
は、Ｑ＝１，ＱＢ＝０の状態を保ち、これらの出力は、
ＳＲラッチ１７のＳおよびＲ入力に入力される。する
と、ＳＲラッチ１７の出力CNT1は、”１”のままを保
つ。すると、ＡＮＤゲート１８は開いたままの状態を保
ち、もう一方の入力である装置内分周クロックCKb1がこ
のゲート１８を通過し、出力される。
【００３７】この出力を入力した４分周回路１９は分周
を続け、３進カウンタ２０もカウントを続け、その結
果、シフト信号ＳＥＬ１およびＳＥＬ２は図６のt2で
（ＳＥＬ１，ＳＥＬ２）＝（０，１）に変化し、セレク
タ１６は、Ｂ入力選択に変わる。Ｂ入力は、装置内分周
クロックCKb1の位相を１／３波長遅らせたものなので、
今度は、再生クロックCKc1と伝送路分周クロックCKa1と
の位相差が１／２波長となり、位相比較器６で、再生ク
ロックCKc1と、伝送路分周クロックCKa1の論理積をとっ
ても、両者のパルス列が重ならないので、出力である位
相比較信号CM1は、パルス列ではなく、”０”一定にな
る。
を続け、３進カウンタ２０もカウントを続け、その結
果、シフト信号ＳＥＬ１およびＳＥＬ２は図６のt2で
（ＳＥＬ１，ＳＥＬ２）＝（０，１）に変化し、セレク
タ１６は、Ｂ入力選択に変わる。Ｂ入力は、装置内分周
クロックCKb1の位相を１／３波長遅らせたものなので、
今度は、再生クロックCKc1と伝送路分周クロックCKa1と
の位相差が１／２波長となり、位相比較器６で、再生ク
ロックCKc1と、伝送路分周クロックCKa1の論理積をとっ
ても、両者のパルス列が重ならないので、出力である位
相比較信号CM1は、パルス列ではなく、”０”一定にな
る。
【００３８】すると、モノマルチバイブレータ１０の出
力が、Ｑ＝０、ＱＢ＝１に変わり、これがＳＲラッチ１
７のＳ入力およびＲ入力に入力され、このＳＲラッチ１
７はリセットされ、このＳＲラッチの出力CNT1は、”
０”となる。すると、このCNT1を入力するＡＮＤゲート
１８は閉じ、このＡＮＤゲート１８の出力は、”０”一
定になる。すると、この後段の回路である４分周回路１
９での分周および３進カウンタ２０でのカウントが止め
られ、この３進カウンタ２０の出力であるシフト信号Ｓ
ＥＬ１、ＳＥＬ２の変化が止められる。すると、これら
のシフト信号ＳＥＬ１、ＳＥＬ２を入力するセレクタ１
６の入力選択がＣ入力一定に定まり、このセレクタ１６
の出力である再生クロックCKc1の位相が望ましい位相に
確定する。なお、上記の実施形態では、伝送路信号を、
３ｂｉｔのパラレルデータに変換しているが、これ以外
のｂｉｔ数に変換する構成とすることも可能である。
力が、Ｑ＝０、ＱＢ＝１に変わり、これがＳＲラッチ１
７のＳ入力およびＲ入力に入力され、このＳＲラッチ１
７はリセットされ、このＳＲラッチの出力CNT1は、”
０”となる。すると、このCNT1を入力するＡＮＤゲート
１８は閉じ、このＡＮＤゲート１８の出力は、”０”一
定になる。すると、この後段の回路である４分周回路１
９での分周および３進カウンタ２０でのカウントが止め
られ、この３進カウンタ２０の出力であるシフト信号Ｓ
ＥＬ１、ＳＥＬ２の変化が止められる。すると、これら
のシフト信号ＳＥＬ１、ＳＥＬ２を入力するセレクタ１
６の入力選択がＣ入力一定に定まり、このセレクタ１６
の出力である再生クロックCKc1の位相が望ましい位相に
確定する。なお、上記の実施形態では、伝送路信号を、
３ｂｉｔのパラレルデータに変換しているが、これ以外
のｂｉｔ数に変換する構成とすることも可能である。
【００３９】
【発明の効果】本発明は、伝送路位相変動を含む伝送路
クロックに同期して伝送される伝送路信号を受信し、こ
の伝送路信号の位相を受信装置内の装置内クロックの位
相に同期させる際に、伝送路クロックを装置内クロック
に置換する伝送路位相変動吸収回路において、前記伝送
路信号を、前記伝送路クロックに同期して順次遷移する
ｎビット（ｎは２以上の整数）のパラレルデータに変換
して出力するシリアル／パラレル変換手段と、前記伝送
路クロックと、前記装置内クロックとの位相を比較し、
これらの位相差が規定の範囲からはずれた場合に、位相
比較信号を出力する位相比較器と、この位相比較器から
の位相比較信号の入力を条件として、シフト信号を出力
する制御手段と、この制御手段からのシフト信号の入力
を条件として、前記装置内クロックの位相をシフトし、
これを再生クロックとして出力するシフト手段と、前記
シリアル／パラレル変換手段が出力するパラレルデータ
を、前記シフト手段から供給された再生クロックに同期
して順次遷移するパラレルデータに変換して出力する出
力回路とをもち、前記シリアル／パラレル変換手段が出
力するｎビットのパラレルデータを構成する各ビット
は、前記伝送路クロックのｎクロック毎に遷移し、遷移
点の位相が各ビット毎に異なることを特徴とする伝送路
位相変動吸収回路なので、簡単な構成により、しかもオ
フセット設定のような格別の処理を行うことなく、ビッ
ト位相の同期を実現することができる。また、パラレル
データに変換することにより、複数のデータを同時に処
理することが可能になり、伝送路信号の位相変動を吸収
する時間的余裕ができ、ビット位相の同期を実現するこ
とができる。
クロックに同期して伝送される伝送路信号を受信し、こ
の伝送路信号の位相を受信装置内の装置内クロックの位
相に同期させる際に、伝送路クロックを装置内クロック
に置換する伝送路位相変動吸収回路において、前記伝送
路信号を、前記伝送路クロックに同期して順次遷移する
ｎビット（ｎは２以上の整数）のパラレルデータに変換
して出力するシリアル／パラレル変換手段と、前記伝送
路クロックと、前記装置内クロックとの位相を比較し、
これらの位相差が規定の範囲からはずれた場合に、位相
比較信号を出力する位相比較器と、この位相比較器から
の位相比較信号の入力を条件として、シフト信号を出力
する制御手段と、この制御手段からのシフト信号の入力
を条件として、前記装置内クロックの位相をシフトし、
これを再生クロックとして出力するシフト手段と、前記
シリアル／パラレル変換手段が出力するパラレルデータ
を、前記シフト手段から供給された再生クロックに同期
して順次遷移するパラレルデータに変換して出力する出
力回路とをもち、前記シリアル／パラレル変換手段が出
力するｎビットのパラレルデータを構成する各ビット
は、前記伝送路クロックのｎクロック毎に遷移し、遷移
点の位相が各ビット毎に異なることを特徴とする伝送路
位相変動吸収回路なので、簡単な構成により、しかもオ
フセット設定のような格別の処理を行うことなく、ビッ
ト位相の同期を実現することができる。また、パラレル
データに変換することにより、複数のデータを同時に処
理することが可能になり、伝送路信号の位相変動を吸収
する時間的余裕ができ、ビット位相の同期を実現するこ
とができる。
【００４０】また、前記伝送路信号の伝送路クロックを
ｎ通りの相互に異なる位相で分周し、ｎビットの伝送路
分周クロックとする、伝送路クロック分周手段と、装置
内クロックを分周して装置内分周クロックとする、装置
内クロック分周手段とをもち、前記シリアル／パラレル
変換手段は、前記伝送路信号を、前記ｎビットの伝送路
分周クロックの各ビットに同期して遷移するｎビットの
パラレルデータに変換して出力し、前記位相比較器は、
前記伝送路分周クロックと装置内分周クロックとの位相
を比較し、前記シフト手段は、前記装置内分周クロック
の位相をシフトすれば、分周によってクロックの周期が
長くなり、伝送路信号の位相変動を吸収する時間的余裕
ができ、ビット位相の同期を実現することができる。
ｎ通りの相互に異なる位相で分周し、ｎビットの伝送路
分周クロックとする、伝送路クロック分周手段と、装置
内クロックを分周して装置内分周クロックとする、装置
内クロック分周手段とをもち、前記シリアル／パラレル
変換手段は、前記伝送路信号を、前記ｎビットの伝送路
分周クロックの各ビットに同期して遷移するｎビットの
パラレルデータに変換して出力し、前記位相比較器は、
前記伝送路分周クロックと装置内分周クロックとの位相
を比較し、前記シフト手段は、前記装置内分周クロック
の位相をシフトすれば、分周によってクロックの周期が
長くなり、伝送路信号の位相変動を吸収する時間的余裕
ができ、ビット位相の同期を実現することができる。
【００４１】
【００４２】また、前記出力回路がフリップフロップ回
路であれば、簡単な構成により、しかもオフセット設定
のような格別の処理を行うことなく、ビット位相の同期
を実現することができる。
路であれば、簡単な構成により、しかもオフセット設定
のような格別の処理を行うことなく、ビット位相の同期
を実現することができる。
【図１】 本発明の一実施形態のブロック図。
【図２】 エラスティックストア方式を用いた従来例の
構成図。
構成図。
【図３】 クロック位相比較方式を用いた従来例の構成
図。
図。
【図４】 回路ブロック１７の詳細な回路図。
【図５】 タイミングチャート。
【図６】 タイミングチャート。
１ シリアル／パラレル変換回路 ２ 伝送路分周
回路 ３ フリップフロップ回路（出力回路） ４ デジタル位相比較回路 ５ 装置内分周
回路 ６ 位相比較器 ７ 制御部（制
御手段） ８ シフトレジスタ部（シフト手段） １０ モノマルチバイブレータ １１ 位相比較器 １２ 位相誤差
蓄積カウンタ １３ 分周オフセット回路 １４ 分周カウ
ンタ １５ シフトレジスタ １６ セレクタ １７ ＳＲラッチ １８ ＡＮＤゲ
ート １９ ４分周回路 ２０ ３進カウ
ンタ １ｂ エラスティックストア ４１ 書き込み
アドレス ４２ 伝送路クロック ４３ 読み出し
アドレス ４４ 装置内クロック
回路 ３ フリップフロップ回路（出力回路） ４ デジタル位相比較回路 ５ 装置内分周
回路 ６ 位相比較器 ７ 制御部（制
御手段） ８ シフトレジスタ部（シフト手段） １０ モノマルチバイブレータ １１ 位相比較器 １２ 位相誤差
蓄積カウンタ １３ 分周オフセット回路 １４ 分周カウ
ンタ １５ シフトレジスタ １６ セレクタ １７ ＳＲラッチ １８ ＡＮＤゲ
ート １９ ４分周回路 ２０ ３進カウ
ンタ １ｂ エラスティックストア ４１ 書き込み
アドレス ４２ 伝送路クロック ４３ 読み出し
アドレス ４４ 装置内クロック
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−30089（ＪＰ，Ａ) 特開 平６−77923（ＪＰ，Ａ) 特開 平６−120939（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/00 H04L 13/08
Claims (4)
- 【請求項１】 伝送路位相変動を含む伝送路クロックに
同期して伝送される伝送路信号を受信し、この伝送路信
号の位相を受信装置内の装置内クロックの位相に同期さ
せる際に、伝送路クロックを装置内クロックに置換する
伝送路位相変動吸収回路において、 前記伝送路信号を、前記伝送路クロックに同期して順次
遷移するｎビット（ｎは２以上の整数）のパラレルデー
タに変換して出力するシリアル／パラレル変換手段と、 前記伝送路クロックと、前記装置内クロックとの位相を
比較し、これらの位相差が規定の範囲からはずれた場合
に、位相比較信号を出力する位相比較器と、 この位相比較器からの位相比較信号の入力を条件とし
て、シフト信号を出力する制御手段と、 この制御手段からのシフト信号の入力を条件として、前
記装置内クロックの位相をシフトし、これを再生クロッ
クとして出力するシフト手段と、 前記シリアル／パラレル変換手段が出力するパラレルデ
ータを、前記シフト手段から供給された再生クロックに
同期して順次遷移するパラレルデータに変換して出力す
る出力回路とをもち、 前記シリアル／パラレル変換手段が出力するｎビットの
パラレルデータを構成する各ビットは、前記伝送路クロ
ックのｎクロック毎に遷移し、遷移点の位相が各ビット
毎に異なる ことを特徴とする伝送路位相変動吸収回路。 - 【請求項２】 前記伝送路信号の伝送路クロックをｎ通
りの相互に異なる位相で分周し、ｎビットの伝送路分周
クロックとする、伝送路クロック分周手段と、 装置内クロックを分周して装置内分周クロックとする、
装置内クロック分周手段とをもち、 前記シリアル／パラレル変換手段は、前記伝送路信号
を、前記ｎビットの伝送路分周クロックの各ビットに同
期して遷移するｎビットのパラレルデータに変換して出
力し、 前記位相比較器は、前記伝送路分周クロックと装置内分
周クロックとの位相を比較し、 前記シフト手段は、前記装置内分周クロックの位相をシ
フトすることを特徴とする請求項１に記載の伝送路位相
変動吸収回路。 - 【請求項３】 前記出力回路はフリップフロップ回路で
あることを特徴とする請求項１または２に記載の伝送路
位相変動吸収回路。 - 【請求項４】 伝送路位相変動を含む伝送路クロックに
同期して伝送される伝送路信号を受信し、この伝送路信
号の位相を受信装置内の装置内クロックの位相に同期さ
せる際に、伝送路クロックを装置内クロックに置換する
伝送路位相変動吸収方法において、 シリアル／パラレル変換手段は、前記伝送路信号を、前
記伝送路クロックに同期して順次遷移するｎビット（ｎ
は２以上の整数）のパラレルデータに変換して出力し、 位相比較器は、前記伝送路クロックと、前記装置内クロ
ックとの位相を比較し、これらの位相差が規定の範囲か
らはずれた場合に、位相比較信号を出力し、 制御手段は、前記位相比較信号の入力を条件として、シ
フト信号を出力し、 シフト手段は、前記シフト信号の入力を条件として、前
記装置内クロックの位相をシフトし、これを再生クロッ
クとして出力し、 出力回路は、前記パラレルデータを、前記再生クロック
に同期して順次遷移するパラレルデータに変換して出力
し、 前記シリアル／パラレル変換手段が出力するｎビットの
パラレルデータを構成する各ビットは、前記伝送路クロ
ックのｎクロック毎に遷移し、遷移点の位相が各ビット
毎に異なる ことを特徴とする伝送路位相変動吸収方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10105180A JP3088377B2 (ja) | 1998-04-15 | 1998-04-15 | 伝送路位相変動吸収回路および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10105180A JP3088377B2 (ja) | 1998-04-15 | 1998-04-15 | 伝送路位相変動吸収回路および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11298455A JPH11298455A (ja) | 1999-10-29 |
| JP3088377B2 true JP3088377B2 (ja) | 2000-09-18 |
Family
ID=14400489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10105180A Expired - Fee Related JP3088377B2 (ja) | 1998-04-15 | 1998-04-15 | 伝送路位相変動吸収回路および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3088377B2 (ja) |
-
1998
- 1998-04-15 JP JP10105180A patent/JP3088377B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11298455A (ja) | 1999-10-29 |
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