JP3084722B2 - 符号誤り訂正方式 - Google Patents
符号誤り訂正方式Info
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- JP3084722B2 JP3084722B2 JP02047656A JP4765690A JP3084722B2 JP 3084722 B2 JP3084722 B2 JP 3084722B2 JP 02047656 A JP02047656 A JP 02047656A JP 4765690 A JP4765690 A JP 4765690A JP 3084722 B2 JP3084722 B2 JP 3084722B2
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- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は符号誤り訂正方式に関し、特に多値QAM方式
におけるブロック符号による符号誤り訂正方式に関す
る。
におけるブロック符号による符号誤り訂正方式に関す
る。
従来、多値QAM方式におけるブロック符号による符号
誤り訂正方式においては、各系列が複数のデータ列から
なる２系列の信号に対して、送信側で、訂正符号化回路
によって各データ列毎に誤り訂正符号化し、変調器で搬
送波を変調して多値QAM変調搬送信号を生成し送出して
いる。受信側では多値QAM変調搬送信号を復調器で復調
し、更に誤り訂正復号化回路によって各データ列毎に復
号している。
誤り訂正方式においては、各系列が複数のデータ列から
なる２系列の信号に対して、送信側で、訂正符号化回路
によって各データ列毎に誤り訂正符号化し、変調器で搬
送波を変調して多値QAM変調搬送信号を生成し送出して
いる。受信側では多値QAM変調搬送信号を復調器で復調
し、更に誤り訂正復号化回路によって各データ列毎に復
号している。
いま、多値QAM方式として例えば256QAM方式である場
合は、各系列が４列のデータからなる２系列の信号とな
る。この４列の各データ列のビットエラーレートをそれ
ぞれP4,P3,P2,P1とし、シンボルエラーレートをPSとす
ると、 P4＝1/4PS,P3＝1/8PS,P2＝1/16PS,P1＝1/32PSの関係
がある。
合は、各系列が４列のデータからなる２系列の信号とな
る。この４列の各データ列のビットエラーレートをそれ
ぞれP4,P3,P2,P1とし、シンボルエラーレートをPSとす
ると、 P4＝1/4PS,P3＝1/8PS,P2＝1/16PS,P1＝1/32PSの関係
がある。
ここで、１重誤り訂正の場合で考えると、訂正前のビ
ットエラーレートPiと訂正後のビットエラーレートＰ′
ｉとの間に次式の関係がある。Ｐ′ｉ＝APi 2〔ｉ＝1,2,
3…〕、ここでＡはブロック長で決まる定数である。
ットエラーレートPiと訂正後のビットエラーレートＰ′
ｉとの間に次式の関係がある。Ｐ′ｉ＝APi 2〔ｉ＝1,2,
3…〕、ここでＡはブロック長で決まる定数である。
従って、誤り訂正後のビットエラーレートをそれぞれ
Ｐ′4,P′3,P′2,P′１とすると、 Ｐ′４＝AP4 2＝A/16PS 2,P′３＝AP3 2＝A/64PS 2,P′２
＝AP2 2＝A/256PS 2,P′１＝AP1 2＝A/1024PS 2となる。
Ｐ′4,P′3,P′2,P′１とすると、 Ｐ′４＝AP4 2＝A/16PS 2,P′３＝AP3 2＝A/64PS 2,P′２
＝AP2 2＝A/256PS 2,P′１＝AP1 2＝A/1024PS 2となる。
シンボル毎に４列の各データを１列にまとめたときの
ビットエラーレートPTは、 PT＝1/4（Ｐ′４＋Ｐ′３＋Ｐ′２＋Ｐ′１）＝85/40
96APS 2となる。
ビットエラーレートPTは、 PT＝1/4（Ｐ′４＋Ｐ′３＋Ｐ′２＋Ｐ′１）＝85/40
96APS 2となる。
一般に、多値QAM方式の各データ列の符号誤り率は列
毎に異なっているので、全体としての符号誤り率は最も
誤り率の大きいデータ列で決まる。従って、上述した従
来の符号誤り訂正方式では訂正能力を十分に発揮でき
ず、全体として誤り率の改善効果が少ないという欠点が
ある。
毎に異なっているので、全体としての符号誤り率は最も
誤り率の大きいデータ列で決まる。従って、上述した従
来の符号誤り訂正方式では訂正能力を十分に発揮でき
ず、全体として誤り率の改善効果が少ないという欠点が
ある。
本発明の目的は、データ列を１ブロック内で１シンボ
ル単位で入れ替えて伝送することにより、誤り訂正回路
の訂正能力を十分に発揮させて誤り率を改善させること
のできる符号誤り訂正方式を提供することにある。
ル単位で入れ替えて伝送することにより、誤り訂正回路
の訂正能力を十分に発揮させて誤り率を改善させること
のできる符号誤り訂正方式を提供することにある。
本発明の符号誤り訂正方式は、多値QAM方式における
複数のデータ列からなる２系列の信号に対するブロック
符号による符号誤り訂正方式において、前記系列のデー
タ列の最下位桁データと最上位桁データを１ブロック内
で１シンボル置きに入れ替えるデータ列変換手段を送信
側に備え；前記系列のデータ列の最下位桁データと最上
位桁データを１ブロック内で１シンボル置きに前記デー
タ列変換手段とは逆に入れ替えるデータ列逆変換手段を
受信側に備えている。また、前記データ列変換手段が前
記系列のデータ列の各桁のデータを１ブロック内で１シ
ンボル毎に順次入れ替え、前記データ列逆変換手段が前
記系列のデータ列の各桁のデータを１ブロック内で１シ
ンボル毎に前記データ列変換手段とは逆に順次入れ替え
てもよい。
複数のデータ列からなる２系列の信号に対するブロック
符号による符号誤り訂正方式において、前記系列のデー
タ列の最下位桁データと最上位桁データを１ブロック内
で１シンボル置きに入れ替えるデータ列変換手段を送信
側に備え；前記系列のデータ列の最下位桁データと最上
位桁データを１ブロック内で１シンボル置きに前記デー
タ列変換手段とは逆に入れ替えるデータ列逆変換手段を
受信側に備えている。また、前記データ列変換手段が前
記系列のデータ列の各桁のデータを１ブロック内で１シ
ンボル毎に順次入れ替え、前記データ列逆変換手段が前
記系列のデータ列の各桁のデータを１ブロック内で１シ
ンボル毎に前記データ列変換手段とは逆に順次入れ替え
てもよい。
次に図面を参照して本発明を説明する。
第１図は本発明の一実施例を示すブロック図であり、
データ列として256QAMの場合を示している。送信側に
は、誤り訂正符号化回路１、データ列変換回路２および
変調器３を備え、受信側には、復調器４、データ列逆変
換回路５および誤り訂正復号化回路６を備えている。
データ列として256QAMの場合を示している。送信側に
は、誤り訂正符号化回路１、データ列変換回路２および
変調器３を備え、受信側には、復調器４、データ列逆変
換回路５および誤り訂正復号化回路６を備えている。
送信側において、誤り訂正符号化回路１は、２系列各
４列からなる256QAM方式のデータ列10に対して誤り訂正
符号化を行ってデータ列11として出力する。データ列変
換回路２は、データ列11に対して１ブロック内で１シン
ボル単位にあらかじめ定めた列を入れ替えてデータ列変
換を行ってデータ列12を出力する。変調器３はデータ列
12で搬送波を直交変調して256QAM変調搬送信号20を生成
し送出する。
４列からなる256QAM方式のデータ列10に対して誤り訂正
符号化を行ってデータ列11として出力する。データ列変
換回路２は、データ列11に対して１ブロック内で１シン
ボル単位にあらかじめ定めた列を入れ替えてデータ列変
換を行ってデータ列12を出力する。変調器３はデータ列
12で搬送波を直交変調して256QAM変調搬送信号20を生成
し送出する。
受信側において、復調器４は、256QAM変調搬送信号20
を復調して２系列各４列からなる256QAM方式のデータ列
21を出力する。データ列逆変換回路５は、データ列21の
各４列のデータ列に対して送信側のデータ列変換回路２
で行われたデータ列変換とは逆に１ブロック内で１シン
ボル毎に入れ替えてデータ列22として出力する。誤り訂
正復号化回路６は、入力するデータ列22に対して誤り訂
正復号化を行い、データ列23として出力する。
を復調して２系列各４列からなる256QAM方式のデータ列
21を出力する。データ列逆変換回路５は、データ列21の
各４列のデータ列に対して送信側のデータ列変換回路２
で行われたデータ列変換とは逆に１ブロック内で１シン
ボル毎に入れ替えてデータ列22として出力する。誤り訂
正復号化回路６は、入力するデータ列22に対して誤り訂
正復号化を行い、データ列23として出力する。
さて、データ列変換回路２およびデータ列逆変換回路
５で行うデータ列変換の第１の実施例を第２図に示して
いる。256QAM方式の４列の各データ列を20,21,22,23の
桁で表現したとき、最下位の20桁と最上位の23桁を１ブ
ロック内で１シンボル置きに入れ替えている。すなわ
ち、データ列変換回路２によって、２系列各４列のデー
タ列11の20桁と23桁が１ブロック内で１シンボル置きに
入れ替えられてデータ列12に変換され、また、データ列
逆変換回路５によって、データ列21はデータ列変換回路
２で行われた変換とは逆に20桁と23桁が１ブロック内で
１シンボル置きに入れ替えられてデータ列11と同じ配列
のデータ列22に変換される。
５で行うデータ列変換の第１の実施例を第２図に示して
いる。256QAM方式の４列の各データ列を20,21,22,23の
桁で表現したとき、最下位の20桁と最上位の23桁を１ブ
ロック内で１シンボル置きに入れ替えている。すなわ
ち、データ列変換回路２によって、２系列各４列のデー
タ列11の20桁と23桁が１ブロック内で１シンボル置きに
入れ替えられてデータ列12に変換され、また、データ列
逆変換回路５によって、データ列21はデータ列変換回路
２で行われた変換とは逆に20桁と23桁が１ブロック内で
１シンボル置きに入れ替えられてデータ列11と同じ配列
のデータ列22に変換される。
いま、データ列の変換を行わない場合の誤り訂正前の
各桁のビットエラーレートをそれぞれP4,P3,P2,P1と
し、シンボルエラーレートをPSとすると、P4＝1/4PS,P3
＝1/8PS,P2＝1/16PS,P1＝1/32PSの関係がある。ここ
で、20桁と23桁のデータ列を１ブロック内で１シンボル
置きに入れ替えることによって、ビットエラーレートP4
およびP1がそれぞれP40およびP10になるとする。データ
列変換によってビットエラーレートが平均化されるの
で、 P40＝P10＝1/2（P4＋P1）＝1/2（1/4＋1/32）PS＝9/64P
Sとなる。
各桁のビットエラーレートをそれぞれP4,P3,P2,P1と
し、シンボルエラーレートをPSとすると、P4＝1/4PS,P3
＝1/8PS,P2＝1/16PS,P1＝1/32PSの関係がある。ここ
で、20桁と23桁のデータ列を１ブロック内で１シンボル
置きに入れ替えることによって、ビットエラーレートP4
およびP1がそれぞれP40およびP10になるとする。データ
列変換によってビットエラーレートが平均化されるの
で、 P40＝P10＝1/2（P4＋P1）＝1/2（1/4＋1/32）PS＝9/64P
Sとなる。
従って、１重誤り訂正の場合、誤り訂正後のビットエ
ラーレートをそれぞれＰ′40,P′30,P′20,P′10とする
と、 Ｐ′40＝Ｐ′10＝Ａ（9/64PS）2,P′30＝Ａ（1/8PS）
2,P′20＝Ａ（1/16PS）２となる。Ａはブロック長で決
まる定数である。
ラーレートをそれぞれＰ′40,P′30,P′20,P′10とする
と、 Ｐ′40＝Ｐ′10＝Ａ（9/64PS）2,P′30＝Ａ（1/8PS）
2,P′20＝Ａ（1/16PS）２となる。Ａはブロック長で決
まる定数である。
ここで、シンボル毎に４列の各データをまとめたとき
のビットエラーレートPT′は、 PT′＝1/4（Ｐ′40＋Ｐ′30＋Ｐ′20,＋Ｐ′10） ＝A/4（81/4096＋1/64＋ 1/256＋81/4096）PS 2 ＝60.5/4096APS 2となる。
のビットエラーレートPT′は、 PT′＝1/4（Ｐ′40＋Ｐ′30＋Ｐ′20,＋Ｐ′10） ＝A/4（81/4096＋1/64＋ 1/256＋81/4096）PS 2 ＝60.5/4096APS 2となる。
ビットエラーレートPT′を従来のビットエラーレート
PTと比較すると、約1.4倍改善される。
PTと比較すると、約1.4倍改善される。
次に、データ列変換の第２の実施例を第３図に示して
いる。この場合は、20〜23桁の各桁全体にわたり、20,2
1,22,23→21,22,23,20→22,23,20,21のように順次１ブ
ロック内で１シンボル毎に各桁が巡回するように入れ替
えている。すなわち、データ列変換回路２によって、２
系列各４列のデータ列11はデータ列12に変換され、ま
た、データ列逆変換回路５によって、データ列21はデー
タ列変換回路２で行われた変換とは逆に１ブロック内で
１シンボル毎に入れ替えられてデータ列11と同じ配列の
データ列22に変換される。
いる。この場合は、20〜23桁の各桁全体にわたり、20,2
1,22,23→21,22,23,20→22,23,20,21のように順次１ブ
ロック内で１シンボル毎に各桁が巡回するように入れ替
えている。すなわち、データ列変換回路２によって、２
系列各４列のデータ列11はデータ列12に変換され、ま
た、データ列逆変換回路５によって、データ列21はデー
タ列変換回路２で行われた変換とは逆に１ブロック内で
１シンボル毎に入れ替えられてデータ列11と同じ配列の
データ列22に変換される。
いま、データ列の変換を行わない場合の誤り訂正前の
各桁のビットエラーレートをそれぞれP4,P3,P2,P1、シ
ンボルエラーレートをPS、データ列の変換を行った場合
の各桁のビットエラーレートをそれぞれP40,P30,P20,P
10とすると、各桁全体にわたり順次１ブロック内で１シ
ンボル毎に各桁が巡回するようにデータ列を入れ替える
ので、ビットエラーレートは平均化されて、 P40＝P30＝P20＝P10＝1/4（P4＋P3＋P2＋P1）＝1/4（1/
4＋1/8＋1/16＋1/32）PS＝15/128PSとなる。
各桁のビットエラーレートをそれぞれP4,P3,P2,P1、シ
ンボルエラーレートをPS、データ列の変換を行った場合
の各桁のビットエラーレートをそれぞれP40,P30,P20,P
10とすると、各桁全体にわたり順次１ブロック内で１シ
ンボル毎に各桁が巡回するようにデータ列を入れ替える
ので、ビットエラーレートは平均化されて、 P40＝P30＝P20＝P10＝1/4（P4＋P3＋P2＋P1）＝1/4（1/
4＋1/8＋1/16＋1/32）PS＝15/128PSとなる。
従って、１重誤り訂正の場合、誤り訂正後のビットエ
ラーレートをそれぞれＰ′40,P′30,P′20,P′10とする
と、Ｐ′40＝Ｐ′30＝Ｐ′20＝Ｐ′10＝Ａ（15/128PS）
２となる。
ラーレートをそれぞれＰ′40,P′30,P′20,P′10とする
と、Ｐ′40＝Ｐ′30＝Ｐ′20＝Ｐ′10＝Ａ（15/128PS）
２となる。
ここで、シンボル毎に４列の各データを１列にまとめ
たときのビットエラーレートPT′は、 PT′＝1/4（Ｐ′40＋Ｐ′30＋Ｐ′20,＋Ｐ′１） ＝Ａ（15/128P2）２ ＝56.2/4096APS 2となる。
たときのビットエラーレートPT′は、 PT′＝1/4（Ｐ′40＋Ｐ′30＋Ｐ′20,＋Ｐ′１） ＝Ａ（15/128P2）２ ＝56.2/4096APS 2となる。
ビットエラーレートPT′を従来のビットエラーレート
PTと比較すると、約1.5倍改善される。
PTと比較すると、約1.5倍改善される。
なお、上記実施例では、256QAM方式で１重誤り訂正の
場合について説明したが、他の多値QAM方式、および１
重以上の誤り訂正の場合であっても、同様な効果が得ら
れることは明らかである。
場合について説明したが、他の多値QAM方式、および１
重以上の誤り訂正の場合であっても、同様な効果が得ら
れることは明らかである。
以上説明したように本発明によれば、送信側にデータ
列変換手段を備え、受信側にデータ列逆変換手段を備え
て、多値QAM方式の２系列の各データ列のデータを１ブ
ロック内で１シンボル単位で入れ替えてデータ列変換お
よびデータ列逆変換を行うことによって、データ列のビ
ットエラーレートを平均化することができるので、誤り
訂正回路の訂正能力を十分に発揮させて誤り率を改善さ
せることができる。
列変換手段を備え、受信側にデータ列逆変換手段を備え
て、多値QAM方式の２系列の各データ列のデータを１ブ
ロック内で１シンボル単位で入れ替えてデータ列変換お
よびデータ列逆変換を行うことによって、データ列のビ
ットエラーレートを平均化することができるので、誤り
訂正回路の訂正能力を十分に発揮させて誤り率を改善さ
せることができる。
第１図は本発明の一実施例を示すブロック図、第２図は
データ列変換の第１の実施例を示す図、第３図はデータ
列変換の第２の実施例を示す図である。 １……誤り訂正符号化回路、２……データ列変換回路、
３……変調器、４……復調器、５……データ列逆変換回
路、６……誤り訂正復号化回路、10〜12,21〜23……デ
ータ列、20……256QAM変調搬送信号。
データ列変換の第１の実施例を示す図、第３図はデータ
列変換の第２の実施例を示す図である。 １……誤り訂正符号化回路、２……データ列変換回路、
３……変調器、４……復調器、５……データ列逆変換回
路、６……誤り訂正復号化回路、10〜12,21〜23……デ
ータ列、20……256QAM変調搬送信号。
Claims (2)
- 【請求項１】多値QAM方式における複数のデータ列から
なる２系列の信号に対するブロック符号による符号誤り
訂正方式において、前記系列のデータ列の最下位桁デー
タと最上位桁データを１ブロック内で１シンボル置きに
入れ替えるデータ列変換手段を送信側に備え；前記系列
のデータ列の最下位桁データと最上位桁データを１ブロ
ック内で１シンボル置きに前記データ列変換手段とは逆
に入れ替えるデータ列逆変換手段を受信側に備えること
を特徴とする符号誤り訂正方式。 - 【請求項２】前記データ列変換手段が前記系列のデータ
列の各桁のデータを１ブロック内で１シンボル毎に順次
入れ替え、また前記データ列逆変換手段が前記系列のデ
ータ列の各桁のデータを１ブロック内で１シンボル毎に
前記データ列変換手段とは逆に順次入れ替えることを特
徴とする請求項１記載の符号誤り訂正方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02047656A JP3084722B2 (ja) | 1990-02-27 | 1990-02-27 | 符号誤り訂正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02047656A JP3084722B2 (ja) | 1990-02-27 | 1990-02-27 | 符号誤り訂正方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03249844A JPH03249844A (ja) | 1991-11-07 |
| JP3084722B2 true JP3084722B2 (ja) | 2000-09-04 |
Family
ID=12781302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02047656A Expired - Fee Related JP3084722B2 (ja) | 1990-02-27 | 1990-02-27 | 符号誤り訂正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3084722B2 (ja) |
-
1990
- 1990-02-27 JP JP02047656A patent/JP3084722B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03249844A (ja) | 1991-11-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |