JP3084722B2 - Code error correction method - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は符号誤り訂正方式に関し、特に多値QAM方式
におけるブロック符号による符号誤り訂正方式に関す
る。Description: TECHNICAL FIELD The present invention relates to a code error correction system, and more particularly, to a code error correction system using a block code in a multi-level QAM system.
従来、多値QAM方式におけるブロック符号による符号
誤り訂正方式においては、各系列が複数のデータ列から
なる２系列の信号に対して、送信側で、訂正符号化回路
によって各データ列毎に誤り訂正符号化し、変調器で搬
送波を変調して多値QAM変調搬送信号を生成し送出して
いる。受信側では多値QAM変調搬送信号を復調器で復調
し、更に誤り訂正復号化回路によって各データ列毎に復
号している。Conventionally, in a code error correction system using a block code in a multi-level QAM system, an error correction is performed for each data sequence by a correction coding circuit on a transmission side for a two-sequence signal in which each sequence is composed of a plurality of data sequences. It encodes and modulates the carrier with a modulator to generate and transmit a multilevel QAM modulated carrier signal. On the receiving side, the multi-level QAM modulated carrier signal is demodulated by a demodulator, and further decoded by an error correction decoding circuit for each data sequence.
いま、多値QAM方式として例えば256QAM方式である場
合は、各系列が４列のデータからなる２系列の信号とな
る。この４列の各データ列のビットエラーレートをそれ
ぞれP4,P3,P2,P1とし、シンボルエラーレートをPSとす
ると、 P4＝1/4PS,P3＝1/8PS,P2＝1/16PS,P1＝1/32PSの関係
がある。If the multi-level QAM system is, for example, a 256 QAM system, each sequence is a two-series signal composed of four columns of data. Assuming that the bit error rate of each of these four data strings is P 4 , P 3 , P 2 , P 1 and the symbol error rate is P S , P 4 = 1/4 P S , P 3 = 1/8 P S , P 2 = 1 / 16P S , a relationship of P 1 = 1 / 32P S.
ここで、１重誤り訂正の場合で考えると、訂正前のビ
ットエラーレートPiと訂正後のビットエラーレートＰ′
ｉとの間に次式の関係がある。Ｐ′ｉ＝APi 2〔ｉ＝1,2,
3…〕、ここでＡはブロック長で決まる定数である。Here, considering the case of singlet error correction, bit error rate P after correction and bit error rate P i before correction '
i has the following relationship. P ′ i = AP i 2 [i = 1,2,
3 ...], where A is a constant determined by the block length.
従って、誤り訂正後のビットエラーレートをそれぞれ
Ｐ′4,P′3,P′2,P′１とすると、 Ｐ′４＝AP4 2＝A/16PS 2,P′３＝AP3 2＝A/64PS 2,P′２
＝AP2 2＝A/256PS 2,P′１＝AP1 2＝A/1024PS 2となる。Therefore, when the bit error rate after error correction and each P '4, P' 3, P '2, P' 1, P '4 = AP 4 2 = A / 16P S 2, P' 3 = AP 3 2 = A / 64P S 2 , P ' 2
= The AP 2 2 = A / 256P S 2, P '1 = AP 1 2 = A / 1024P S 2.
シンボル毎に４列の各データを１列にまとめたときの
ビットエラーレートPTは、 PT＝1/4（Ｐ′４＋Ｐ′３＋Ｐ′２＋Ｐ′１）＝85/40
96APS 2となる。The bit error rate P T when four columns of data are grouped into one column for each symbol is P T = 1/4 (P ′ 4 + P ′ 3 + P ′ 2 + P ′ 1 ) = 85/40
96AP S 2
一般に、多値QAM方式の各データ列の符号誤り率は列
毎に異なっているので、全体としての符号誤り率は最も
誤り率の大きいデータ列で決まる。従って、上述した従
来の符号誤り訂正方式では訂正能力を十分に発揮でき
ず、全体として誤り率の改善効果が少ないという欠点が
ある。In general, the bit error rate of each data string of the multi-level QAM scheme is different for each row, so the overall code error rate is determined by the data string having the highest error rate. Therefore, the conventional code error correction system described above has a drawback that the correction capability cannot be sufficiently exhibited, and the effect of improving the error rate is small as a whole.
本発明の目的は、データ列を１ブロック内で１シンボ
ル単位で入れ替えて伝送することにより、誤り訂正回路
の訂正能力を十分に発揮させて誤り率を改善させること
のできる符号誤り訂正方式を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a code error correction method capable of improving the error rate by sufficiently exhibiting the correction capability of an error correction circuit by exchanging a data sequence in a block in units of one symbol and transmitting the data sequence. Is to do.
本発明の符号誤り訂正方式は、多値QAM方式における
複数のデータ列からなる２系列の信号に対するブロック
符号による符号誤り訂正方式において、前記系列のデー
タ列の最下位桁データと最上位桁データを１ブロック内
で１シンボル置きに入れ替えるデータ列変換手段を送信
側に備え；前記系列のデータ列の最下位桁データと最上
位桁データを１ブロック内で１シンボル置きに前記デー
タ列変換手段とは逆に入れ替えるデータ列逆変換手段を
受信側に備えている。また、前記データ列変換手段が前
記系列のデータ列の各桁のデータを１ブロック内で１シ
ンボル毎に順次入れ替え、前記データ列逆変換手段が前
記系列のデータ列の各桁のデータを１ブロック内で１シ
ンボル毎に前記データ列変換手段とは逆に順次入れ替え
てもよい。The code error correction method according to the present invention is a code error correction method using a block code for a two-series signal composed of a plurality of data strings in a multi-level QAM system, wherein the least significant digit data and the most significant digit data of the sequence data string are The transmitting side is provided with a data string converting means for replacing every other symbol in one block; the least significant digit data and the most significant digit data of the data string of the series are arranged every other symbol in one block. On the receiving side, there is provided a data string reverse conversion means for performing reverse conversion. The data string converting means sequentially replaces the data of each digit of the data string of the series for each symbol within one block, and the data string inverse converting means converts the data of each digit of the data string of the series to one block. The data sequence conversion means may be sequentially replaced for each symbol in the sequence.
次に図面を参照して本発明を説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示すブロック図であり、
データ列として256QAMの場合を示している。送信側に
は、誤り訂正符号化回路１、データ列変換回路２および
変調器３を備え、受信側には、復調器４、データ列逆変
換回路５および誤り訂正復号化回路６を備えている。FIG. 1 is a block diagram showing one embodiment of the present invention.
The case of 256QAM is shown as a data string. The transmission side includes an error correction encoding circuit 1, a data string conversion circuit 2, and a modulator 3, and the reception side includes a demodulator 4, a data string inverse conversion circuit 5, and an error correction decoding circuit 6. .
送信側において、誤り訂正符号化回路１は、２系列各
４列からなる256QAM方式のデータ列10に対して誤り訂正
符号化を行ってデータ列11として出力する。データ列変
換回路２は、データ列11に対して１ブロック内で１シン
ボル単位にあらかじめ定めた列を入れ替えてデータ列変
換を行ってデータ列12を出力する。変調器３はデータ列
12で搬送波を直交変調して256QAM変調搬送信号20を生成
し送出する。On the transmitting side, the error correction coding circuit 1 performs error correction coding on a data sequence 10 of 256 QAM system consisting of four columns of two sequences and outputs the data sequence 11. The data string conversion circuit 2 performs data string conversion by exchanging a predetermined string for each symbol in the block with respect to the data string 11 and outputs a data string 12. Modulator 3 is a data string
At 12, the carrier is quadrature modulated to generate and transmit a 256 QAM modulated carrier signal 20.
受信側において、復調器４は、256QAM変調搬送信号20
を復調して２系列各４列からなる256QAM方式のデータ列
21を出力する。データ列逆変換回路５は、データ列21の
各４列のデータ列に対して送信側のデータ列変換回路２
で行われたデータ列変換とは逆に１ブロック内で１シン
ボル毎に入れ替えてデータ列22として出力する。誤り訂
正復号化回路６は、入力するデータ列22に対して誤り訂
正復号化を行い、データ列23として出力する。On the receiving side, the demodulator 4 receives the 256QAM modulated carrier signal 20
Demodulates the data sequence of 256QAM system consisting of 2 columns and 4 columns each
Outputs 21. The data string reverse conversion circuit 5 converts the four data strings of the data string 21 into the data string conversion circuit 2 on the transmission side.
In contrast to the data string conversion performed in step (1), the data is replaced as a data string 22 within one block for each symbol. The error correction decoding circuit 6 performs error correction decoding on the input data sequence 22 and outputs it as a data sequence 23.
さて、データ列変換回路２およびデータ列逆変換回路
５で行うデータ列変換の第１の実施例を第２図に示して
いる。256QAM方式の４列の各データ列を20,21,22,23の
桁で表現したとき、最下位の20桁と最上位の23桁を１ブ
ロック内で１シンボル置きに入れ替えている。すなわ
ち、データ列変換回路２によって、２系列各４列のデー
タ列11の20桁と23桁が１ブロック内で１シンボル置きに
入れ替えられてデータ列12に変換され、また、データ列
逆変換回路５によって、データ列21はデータ列変換回路
２で行われた変換とは逆に20桁と23桁が１ブロック内で
１シンボル置きに入れ替えられてデータ列11と同じ配列
のデータ列22に変換される。FIG. 2 shows a first embodiment of the data string conversion performed by the data string conversion circuit 2 and the data string inverse conversion circuit 5. 2 0 each data column in the four columns of 256QAM scheme, 2 1, 2 2, 2 when represented by three digits, the 2 3-digit least significant 2 0 digits, and the top-level every other symbol within one block Have been replaced. That is, the data string conversion circuit 2, converted 2 0 digit and two 3-digit 2 sequence each 4 columns for column 11 is replaced every other symbol within one block data string 12, The data sequence inverse the conversion circuit 5, the data of the data string 21 is reverse to 2 0 digit and 2 three digits are the same sequence as the data sequence 11 is replaced every other symbol within one block conversion performed by the data string conversion circuit 2 Converted to column 22.
いま、データ列の変換を行わない場合の誤り訂正前の
各桁のビットエラーレートをそれぞれP4,P3,P2,P1と
し、シンボルエラーレートをPSとすると、P4＝1/4PS,P3
＝1/8PS,P2＝1/16PS,P1＝1/32PSの関係がある。ここ
で、20桁と23桁のデータ列を１ブロック内で１シンボル
置きに入れ替えることによって、ビットエラーレートP4
およびP1がそれぞれP40およびP10になるとする。データ
列変換によってビットエラーレートが平均化されるの
で、 P40＝P10＝1/2（P4＋P1）＝1/2（1/4＋1/32）PS＝9/64P
Sとなる。Assuming that the bit error rates of each digit before error correction when the data string is not converted are P 4 , P 3 , P 2 , and P 1 and the symbol error rate is P S , P 4 = 1 / 4P S , P 3
= 1 / 8P S, P 2 = 1 / 16P S, a relationship of P 1 = 1 / 32P S. Here, by replacing 2 0 digit and two 3-digit data sequence every other symbol within one block, the bit error rate P 4
And P 1 become P 40 and P 10 respectively. Since the bit error rate by a data string conversion is averaged, P 40 = P 10 = 1 /2 (P 4 + P 1) = 1/2 (1/4 + 1/32) PS = 9 / 64P
Becomes S.
従って、１重誤り訂正の場合、誤り訂正後のビットエ
ラーレートをそれぞれＰ′40,P′30,P′20,P′10とする
と、 Ｐ′40＝Ｐ′10＝Ａ（9/64PS）2,P′30＝Ａ（1/8PS）
2,P′20＝Ａ（1/16PS）２となる。Ａはブロック長で決
まる定数である。Therefore, when the singlet error correction, P respectively the bit error rate after error correction '40, P' 30, P When '20, P' 10, P '40 = P' 10 = A (9 / 64P S ) 2, P '30 = A (1 / 8P S)
2, P 'becomes 20 = A (1 / 16P S ) 2. A is a constant determined by the block length.
ここで、シンボル毎に４列の各データをまとめたとき
のビットエラーレートPT′は、 PT′＝1/4（Ｐ′40＋Ｐ′30＋Ｐ′20,＋Ｐ′10） ＝A/4（81/4096＋1/64＋ 1/256＋81/4096）PS 2 ＝60.5/4096APS 2となる。Here, the bit error rate P T ′ when four columns of data are grouped for each symbol is P T ′ = 1/4 (P ′ 40 + P ′ 30 + P ′ 20 , + P ′ 10 ) = A / 4 (81/4096 + 1/64 + 1/256 + 81/4096) P S 2 = 60.5 / 4096AP S 2
ビットエラーレートPT′を従来のビットエラーレート
PTと比較すると、約1.4倍改善される。The bit error rate P T ′ is the conventional bit error rate
It is about 1.4 times better than PT .
次に、データ列変換の第２の実施例を第３図に示して
いる。この場合は、20〜23桁の各桁全体にわたり、20,2
1,22,23→21,22,23,20→22,23,20,21のように順次１ブ
ロック内で１シンボル毎に各桁が巡回するように入れ替
えている。すなわち、データ列変換回路２によって、２
系列各４列のデータ列11はデータ列12に変換され、ま
た、データ列逆変換回路５によって、データ列21はデー
タ列変換回路２で行われた変換とは逆に１ブロック内で
１シンボル毎に入れ替えられてデータ列11と同じ配列の
データ列22に変換される。Next, a second embodiment of the data string conversion is shown in FIG. In this case, throughout each digit of 2 0 ~ 2 orders of magnitude, 2 0, 2
1 , 2 2 , 2 3 → 2 1 , 2 2 , 2 3 , 2 0 → 2 2 , 2 3 , 2 0 , 2 1 Have been replaced. That is, the data string conversion circuit 2
The data sequence 11 of each of the four sequences is converted into a data sequence 12, and the data sequence 21 is converted by the data sequence inverse conversion circuit 5 into one symbol in one block, contrary to the conversion performed by the data sequence conversion circuit 2. The data sequence is changed every time and converted into a data sequence 22 having the same arrangement as the data sequence 11.
いま、データ列の変換を行わない場合の誤り訂正前の
各桁のビットエラーレートをそれぞれP4,P3,P2,P1、シ
ンボルエラーレートをPS、データ列の変換を行った場合
の各桁のビットエラーレートをそれぞれP40,P30,P20,P
10とすると、各桁全体にわたり順次１ブロック内で１シ
ンボル毎に各桁が巡回するようにデータ列を入れ替える
ので、ビットエラーレートは平均化されて、 P40＝P30＝P20＝P10＝1/4（P4＋P3＋P2＋P1）＝1/4（1/
4＋1/8＋1/16＋1/32）PS＝15/128PSとなる。Now, when the data string is not converted, the bit error rate of each digit before error correction is P 4 , P 3 , P 2 , P 1 , the symbol error rate is P S , and the data string is converted P 40 each digit of the bit error rate of each, P 30, P 20, P
When 10, because each digit for each symbol in the sequence 1 block throughout each digit interchanging data string to cyclically, bit error rate is averaged, P 40 = P 30 = P 20 = P 10 = 1/4 (P 4 + P 3 + P 2 + P 1) = 1/4 (1 /
4 + 1/8 + 1/16 + 1/32) becomes P S = 15 / 128P S.
従って、１重誤り訂正の場合、誤り訂正後のビットエ
ラーレートをそれぞれＰ′40,P′30,P′20,P′10とする
と、Ｐ′40＝Ｐ′30＝Ｐ′20＝Ｐ′10＝Ａ（15/128PS）
２となる。Therefore, when the singlet error correction, when the bit error rate after error correction and P '40, P' 30, P '20, P' 10 , respectively, P '40 = P' 30 = P '20 = P' 10 = A (15 / 128P S )
It becomes 2 .
ここで、シンボル毎に４列の各データを１列にまとめ
たときのビットエラーレートPT′は、 PT′＝1/4（Ｐ′40＋Ｐ′30＋Ｐ′20,＋Ｐ′１） ＝Ａ（15/128P2）２ ＝56.2/4096APS 2となる。Here, the bit error rate P T ′ when four columns of data are combined into one column for each symbol is P T ′ = 1/4 (P ′ 40 + P ′ 30 + P ′ 20 , + P ′ 1 ) = A (15 / 128P 2 ) 2 = 56.2 / 4096AP S 2
ビットエラーレートPT′を従来のビットエラーレート
PTと比較すると、約1.5倍改善される。The bit error rate P T ′ is the conventional bit error rate
It is improved about 1.5 times compared to PT .
なお、上記実施例では、256QAM方式で１重誤り訂正の
場合について説明したが、他の多値QAM方式、および１
重以上の誤り訂正の場合であっても、同様な効果が得ら
れることは明らかである。In the above embodiment, the case of single error correction in the 256 QAM system has been described.
It is clear that the same effect can be obtained even in the case of error correction with more than two errors.
以上説明したように本発明によれば、送信側にデータ
列変換手段を備え、受信側にデータ列逆変換手段を備え
て、多値QAM方式の２系列の各データ列のデータを１ブ
ロック内で１シンボル単位で入れ替えてデータ列変換お
よびデータ列逆変換を行うことによって、データ列のビ
ットエラーレートを平均化することができるので、誤り
訂正回路の訂正能力を十分に発揮させて誤り率を改善さ
せることができる。As described above, according to the present invention, the transmitting side is provided with the data string converting means, and the receiving side is provided with the data string inverting means, so that the data of each data string of the two sequences of the multi-level QAM method is stored in one block. By performing the data sequence conversion and the data sequence inverse conversion by replacing the data sequence in units of one symbol, the bit error rate of the data sequence can be averaged. Can be improved.
第１図は本発明の一実施例を示すブロック図、第２図は
データ列変換の第１の実施例を示す図、第３図はデータ
列変換の第２の実施例を示す図である。 １……誤り訂正符号化回路、２……データ列変換回路、
３……変調器、４……復調器、５……データ列逆変換回
路、６……誤り訂正復号化回路、10〜12,21〜23……デ
ータ列、20……256QAM変調搬送信号。FIG. 1 is a block diagram showing one embodiment of the present invention, FIG. 2 is a diagram showing a first embodiment of data string conversion, and FIG. 3 is a diagram showing a second embodiment of data string conversion. . 1 ... Error correction coding circuit, 2 ... Data string conversion circuit,
3 ... modulator, 4 ... demodulator, 5 ... data string inverse conversion circuit, 6 ... error correction decoding circuit, 10-12, 21-23 ... data string, 20 ... 256 QAM modulated carrier signal.
Claims (2)
なる２系列の信号に対するブロック符号による符号誤り
訂正方式において、前記系列のデータ列の最下位桁デー
タと最上位桁データを１ブロック内で１シンボル置きに
入れ替えるデータ列変換手段を送信側に備え；前記系列
のデータ列の最下位桁データと最上位桁データを１ブロ
ック内で１シンボル置きに前記データ列変換手段とは逆
に入れ替えるデータ列逆変換手段を受信側に備えること
を特徴とする符号誤り訂正方式。In a code error correction system using a block code for a two-series signal composed of a plurality of data strings in a multi-level QAM system, the least significant digit data and the most significant digit data of the data string of the sequence are included in one block. A data sequence converting means for replacing every other symbol on the transmitting side; data for replacing the least significant digit data and the most significant digit data of the data string of the series every other symbol in one block in a reverse manner to the data string converting means. A code error correction system comprising a column inversion means on the receiving side.
列の各桁のデータを１ブロック内で１シンボル毎に順次
入れ替え、また前記データ列逆変換手段が前記系列のデ
ータ列の各桁のデータを１ブロック内で１シンボル毎に
前記データ列変換手段とは逆に順次入れ替えることを特
徴とする請求項１記載の符号誤り訂正方式。2. The data string converting means sequentially replaces data of each digit of the data string of the series for each symbol in one block, and the data string inverting means converts the data of each digit of the data string of the series. 2. The code error correction method according to claim 1, wherein the data is sequentially exchanged for each symbol in one block in the reverse order of the data sequence conversion means.
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