JP2839868B2 - 5ビット4トリット符号体系 - Google Patents
5ビット4トリット符号体系Info
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- JP2839868B2 JP2839868B2 JP8077019A JP7701996A JP2839868B2 JP 2839868 B2 JP2839868 B2 JP 2839868B2 JP 8077019 A JP8077019 A JP 8077019A JP 7701996 A JP7701996 A JP 7701996A JP 2839868 B2 JP2839868 B2 JP 2839868B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/16—Conversion to or from representation by pulses the pulses having three levels
- H03M5/18—Conversion to or from representation by pulses the pulses having three levels two levels being symmetrical with respect to the third level, i.e. balanced bipolar ternary code
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
- H04L25/4923—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes
- H04L25/4925—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes using balanced bipolar ternary codes
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- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Dc Digital Transmission (AREA)
- Detection And Correction Of Errors (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、伝送用のデータを
符号化するための方法および装置に関する。また本発明
は、詳しくはショートパケット(最低長4ビットから数
百ビットまでの)から構成されたメッセージの長距離間
(例えば約10mまたは20mよりも長距離の)の伝送
に関するが、専らこれのみに関するものではない。
符号化するための方法および装置に関する。また本発明
は、詳しくはショートパケット(最低長4ビットから数
百ビットまでの)から構成されたメッセージの長距離間
(例えば約10mまたは20mよりも長距離の)の伝送
に関するが、専らこれのみに関するものではない。
【0002】
【従来の技術】本発明は、特にコンピュータ間のメッセ
ージの伝送に関し、プロセッサと、そのプロセッサから
のメッセージを受けて、メッセージを符号化してその符
号化されたデータを伝送するためのリンクインタフェー
スとを有している各コンピュータ間のメッセージの伝送
に関する。各リンクインタフェースはまた、符号化した
データを受取り、それを復号化して、メッセージをプロ
セッサに提供するように構成されている。
ージの伝送に関し、プロセッサと、そのプロセッサから
のメッセージを受けて、メッセージを符号化してその符
号化されたデータを伝送するためのリンクインタフェー
スとを有している各コンピュータ間のメッセージの伝送
に関する。各リンクインタフェースはまた、符号化した
データを受取り、それを復号化して、メッセージをプロ
セッサに提供するように構成されている。
【0003】コンピュータによるメッセージの伝送用の
公知の書式は、いわゆるデータストローブフォーマット
(D−Sフォーマット)であって、この場合には所定の
方向に、その1つはデータ信号用、また他の1つはスト
ローブ信号用の2つの接続が行なわれる。D−Sフォー
マットは、メッセージをデータまたは制御情報のいずれ
かを含むトークンに符号化する。このメッセージフォー
マットは、本発明者らの欧州特許出願第9130471
1.4号に記載されている。
公知の書式は、いわゆるデータストローブフォーマット
(D−Sフォーマット)であって、この場合には所定の
方向に、その1つはデータ信号用、また他の1つはスト
ローブ信号用の2つの接続が行なわれる。D−Sフォー
マットは、メッセージをデータまたは制御情報のいずれ
かを含むトークンに符号化する。このメッセージフォー
マットは、本発明者らの欧州特許出願第9130471
1.4号に記載されている。
【0004】長いメッセージまたはパケットを使用する
伝送装置においては、安価で包括的なエラー検出法とし
て周期冗長コードを使用している。しかし、コンピュー
タシステム間の通信時には、パケットは非常に短く(D
−Sフォーマットで単一バイト以下に)なることがあ
り、また周期冗長コードは高価で且つオーバーヘッドが
不十分である。周期冗長コード等の高水準検査を個々の
パケットについて実施していないときには、受信したデ
ータストリームを復号化する際に迅速にエラーを検知す
ることが重要になる。このような理由からD−Sフォー
マットでは、それぞれパリティビットを含むトークンを
使用しており、また受信装置での単一ビットエラーの検
出をこれによって確保している。
伝送装置においては、安価で包括的なエラー検出法とし
て周期冗長コードを使用している。しかし、コンピュー
タシステム間の通信時には、パケットは非常に短く(D
−Sフォーマットで単一バイト以下に)なることがあ
り、また周期冗長コードは高価で且つオーバーヘッドが
不十分である。周期冗長コード等の高水準検査を個々の
パケットについて実施していないときには、受信したデ
ータストリームを復号化する際に迅速にエラーを検知す
ることが重要になる。このような理由からD−Sフォー
マットでは、それぞれパリティビットを含むトークンを
使用しており、また受信装置での単一ビットエラーの検
出をこれによって確保している。
【0005】コンピュータが、単一の光ファイバによっ
て所定の方向に接続されている場合には、各方向に単一
のデータ経路のみを使用する別のコードが必要である。
このようなコード構成は、発明者らの欧州特許出願公告
第0629067号に記載されている。欧州特許出願公
告第0629067号には、4ビットデータトークンを
単純2進変調を使用した平衡6ビット記号に符号化す
る、いわゆる6の3コードが説明されている。これは、
斯かるコードが光ファイバで伝送されているときには、
約数百mの距離に対して有効な符号体系である。このこ
とは、単一ビットエラーを多重ビットエラーに復号する
ことができる場合には、その他の符号体系と対照的であ
る。
て所定の方向に接続されている場合には、各方向に単一
のデータ経路のみを使用する別のコードが必要である。
このようなコード構成は、発明者らの欧州特許出願公告
第0629067号に記載されている。欧州特許出願公
告第0629067号には、4ビットデータトークンを
単純2進変調を使用した平衡6ビット記号に符号化す
る、いわゆる6の3コードが説明されている。これは、
斯かるコードが光ファイバで伝送されているときには、
約数百mの距離に対して有効な符号体系である。このこ
とは、単一ビットエラーを多重ビットエラーに復号する
ことができる場合には、その他の符号体系と対照的であ
る。
【0006】
【発明が解決しようとする課題】コンピュータを長距離
間(例えば約100m)で銅線ケーブルで接続する場合
には、6の3コードのボーレートが高いために、伝送中
のデータに減衰を生じる。ケーブルの減衰は周波数と共
に増加する。したがって、銅線ケーブルでメッセージを
長距離間で伝送しなければならないときには、ボーレー
トを出来るだけ小さくすることが望ましい。
間(例えば約100m)で銅線ケーブルで接続する場合
には、6の3コードのボーレートが高いために、伝送中
のデータに減衰を生じる。ケーブルの減衰は周波数と共
に増加する。したがって、銅線ケーブルでメッセージを
長距離間で伝送しなければならないときには、ボーレー
トを出来るだけ小さくすることが望ましい。
【0007】いわゆるツイストペア接続は、コンピュー
タの接続に使用することは公知であり、また4対のツイ
ストペア線を含んでいる標準ケーブルも公知である。各
ツイストペア線は、相互結合による妨害を減少するよう
に物理的に捩られた2本の単線のデータ経路を提供す
る。これらのケーブルは10 Base T Ethe
rnet およびツイストペアトークンリングに使用さ
れている。ボーレートを半分にするための1つの方法
は、伝送用に2本のツイストペア線を使用し、また受信
用にも2本のツイストペア線を使用することである。
タの接続に使用することは公知であり、また4対のツイ
ストペア線を含んでいる標準ケーブルも公知である。各
ツイストペア線は、相互結合による妨害を減少するよう
に物理的に捩られた2本の単線のデータ経路を提供す
る。これらのケーブルは10 Base T Ethe
rnet およびツイストペアトークンリングに使用さ
れている。ボーレートを半分にするための1つの方法
は、伝送用に2本のツイストペア線を使用し、また受信
用にも2本のツイストペア線を使用することである。
【0008】本発明の1つの目的は、データを3水準の
コードワードすなわち3進コードワードに符号化するこ
とにより、ボーレートを減少せしめることのできる符号
体系を提供することにある。
コードワードすなわち3進コードワードに符号化するこ
とにより、ボーレートを減少せしめることのできる符号
体系を提供することにある。
【0009】
【課題を解決するための手段】3水準コードは、例えば
4データビットを3トリット・コードワード(4B3
T)で伝送するために、2進コードに比較してボーレー
トが低くなるMS43コードなどが公知である。しか
し、これには、上に述べたように、単一のビットエラー
が多重ビットエラーに復号化され得るという欠点があ
る。
4データビットを3トリット・コードワード(4B3
T)で伝送するために、2進コードに比較してボーレー
トが低くなるMS43コードなどが公知である。しか
し、これには、上に述べたように、単一のビットエラー
が多重ビットエラーに復号化され得るという欠点があ
る。
【0010】本発明の1つの側面にしたがえば、ソース
から目標への伝送リンク上での伝送のためにデータを符
号化する方法において、 a)符号器の蓄積手段に3グループのコードワードを蓄
積して前記符号器を初期化し、前記グループは4トリッ
トコードワードの48の組み合わせから規定し、前記3
グループの各々は16のコードワードを含み、1グルー
プ内の各コードワードはそのグループ内の何れかの他の
コードワードから少なくとも2だけのハミング距離を有
していて各コードワードは5ビットシンボルから選択さ
れた4つの予め定められたビット位置の値の16の可能
な組み合わせの特定の一つと組み合わされてなり、 b)前記ソースから前記符号器の入力手段に5ビットシ
ンボルを出力し、 c)前記5ビットシンボルを受ける前記入力手段に応動
して前記符号器の前記蓄積手段中における前記グループ
の1を選択し、 d)前記入力手段で受けられた前記5ビットシンボルの
4つの予め定められたビット位置の値にしたがってコー
ドワードの前記選択されたグループから4トリットコー
ドを選択し、 e)前記符号器の出力手段から前記伝送リンクの前記目
標に前記選択された4トリットコードワードを伝送する
データの符号化方法、が提供される。
から目標への伝送リンク上での伝送のためにデータを符
号化する方法において、 a)符号器の蓄積手段に3グループのコードワードを蓄
積して前記符号器を初期化し、前記グループは4トリッ
トコードワードの48の組み合わせから規定し、前記3
グループの各々は16のコードワードを含み、1グルー
プ内の各コードワードはそのグループ内の何れかの他の
コードワードから少なくとも2だけのハミング距離を有
していて各コードワードは5ビットシンボルから選択さ
れた4つの予め定められたビット位置の値の16の可能
な組み合わせの特定の一つと組み合わされてなり、 b)前記ソースから前記符号器の入力手段に5ビットシ
ンボルを出力し、 c)前記5ビットシンボルを受ける前記入力手段に応動
して前記符号器の前記蓄積手段中における前記グループ
の1を選択し、 d)前記入力手段で受けられた前記5ビットシンボルの
4つの予め定められたビット位置の値にしたがってコー
ドワードの前記選択されたグループから4トリットコー
ドを選択し、 e)前記符号器の出力手段から前記伝送リンクの前記目
標に前記選択された4トリットコードワードを伝送する
データの符号化方法、が提供される。
【0011】したがって、本発明においては、ボーレー
トは、−1、0、1のそれぞれの水準を有するトリット
を使用することによりデータを3水準コードワード、す
なわち3進コードワードに符号化することにより減少さ
れる。
トは、−1、0、1のそれぞれの水準を有するトリット
を使用することによりデータを3水準コードワード、す
なわち3進コードワードに符号化することにより減少さ
れる。
【0012】好ましくは、グループは逐次記号の実行デ
ィジタル和を用いて選択する。したがってグループは、
実行中のコードのディジタル和をゼロ近くに維持する
か、または一定の限界内に維持して、直流平衡コードを
確保するように選択することができる。
ィジタル和を用いて選択する。したがってグループは、
実行中のコードのディジタル和をゼロ近くに維持する
か、または一定の限界内に維持して、直流平衡コードを
確保するように選択することができる。
【0013】この方法は、好ましくは前記第5ビットに
依存する追加ビットを発生させ、また前記グループを選
択するために前記追加ビットと前記実行ディジタル和と
を使用する追加の工程を含んでいる。
依存する追加ビットを発生させ、また前記グループを選
択するために前記追加ビットと前記実行ディジタル和と
を使用する追加の工程を含んでいる。
【0014】この方法は、好ましくは単一ビットエラー
の迅速な検出を行なうものであって、前記追加ビットは
好ましくはパリティビットである。
の迅速な検出を行なうものであって、前記追加ビットは
好ましくはパリティビットである。
【0015】好ましくは、実行ディジタル和が+2より
も小さく−2よりも大きいときに、第1のグループは+
1のディスパリティを有するコードワードを含み、第2
のグループは−1のディスパリティを有するコードワー
ドを含み、また第3のグループは0のディスパリティを
有するコードワードを含んでいる。
も小さく−2よりも大きいときに、第1のグループは+
1のディスパリティを有するコードワードを含み、第2
のグループは−1のディスパリティを有するコードワー
ドを含み、また第3のグループは0のディスパリティを
有するコードワードを含んでいる。
【0016】好ましくは、さらに6グループが3ペアに
配置されており、各ペアは各記号ごとに一致するか又は
反対のディスパリティを有する1組のコードワードを含
み、第1のペアは+1もしくは−1のディスパリティを
有するコードワードを含み、第2のペアは+2もしくは
−2または0のディスパリティを有するコードワードを
含み、また第3のペアは+3もしくは−3または0のデ
ィスパリティを有するコードワードを含んでいる。
配置されており、各ペアは各記号ごとに一致するか又は
反対のディスパリティを有する1組のコードワードを含
み、第1のペアは+1もしくは−1のディスパリティを
有するコードワードを含み、第2のペアは+2もしくは
−2または0のディスパリティを有するコードワードを
含み、また第3のペアは+3もしくは−3または0のデ
ィスパリティを有するコードワードを含んでいる。
【0017】本発明の第2の側面にしたがえば、それぞ
れ4トリットを有する一連のコードワードを受ける入力
回路と、コードワードをそれぞれ4つの2進ビットを有
する一連のシーケンスに変換する変換回路と、各コード
ワードのディスパリティを決定する回路と、間欠的なコ
ードワードの実行デジタル和を計算する回路と、前記実
行デジタル和およびディスパリティにより決定された各
グループにしたがって第5の2進ビットを発生するビッ
ト発生回路であって、前記グループは前記シンボルが符
号化されるものであり各グループが4トリットコードワ
ードの48の組み合わせから規定される16のコードワ
ードを有し、1グループ内の各コードワードはそのグル
ープ内の何れか他のコードワードから少なくとも2のハ
ミング距離を有し、各コードワードは4ビットの特定の
結合と組み合わされるビット発生回路と、前記4つの2
進ビットの組および前記ビット発生回路により発生され
た前記第5のビットをそれぞれ有するシンボル発生用出
力回路とをそなえたデータ受信回路、が提供される。
れ4トリットを有する一連のコードワードを受ける入力
回路と、コードワードをそれぞれ4つの2進ビットを有
する一連のシーケンスに変換する変換回路と、各コード
ワードのディスパリティを決定する回路と、間欠的なコ
ードワードの実行デジタル和を計算する回路と、前記実
行デジタル和およびディスパリティにより決定された各
グループにしたがって第5の2進ビットを発生するビッ
ト発生回路であって、前記グループは前記シンボルが符
号化されるものであり各グループが4トリットコードワ
ードの48の組み合わせから規定される16のコードワ
ードを有し、1グループ内の各コードワードはそのグル
ープ内の何れか他のコードワードから少なくとも2のハ
ミング距離を有し、各コードワードは4ビットの特定の
結合と組み合わされるビット発生回路と、前記4つの2
進ビットの組および前記ビット発生回路により発生され
た前記第5のビットをそれぞれ有するシンボル発生用出
力回路とをそなえたデータ受信回路、が提供される。
【0018】データ伝送回路は、好ましくはさらに逐次
コードワードの実行ディジタル和を計算するための実行
ディジタル和計算回路を有しており、その回路中のグル
ープ選択回路は3つのグループの1つを選択するために
一連のコードワードの実行ディジタル和を使用する。し
たがって、実行ディジタル和計算回路は、各記号を符号
化するためのグループを選択するために使用することが
でき、その結果実行ディジタル和は有限の境界(好まし
くは、コードワードの境界の+2,−2)内に維持され
る。
コードワードの実行ディジタル和を計算するための実行
ディジタル和計算回路を有しており、その回路中のグル
ープ選択回路は3つのグループの1つを選択するために
一連のコードワードの実行ディジタル和を使用する。し
たがって、実行ディジタル和計算回路は、各記号を符号
化するためのグループを選択するために使用することが
でき、その結果実行ディジタル和は有限の境界(好まし
くは、コードワードの境界の+2,−2)内に維持され
る。
【0019】グループ選択器は、好ましくは5ビット記
号の第5ビットに応じて追加のビットを発生するための
ビット発生回路を含んでおり、前記追加ビットは前記グ
ループを選択するための前記第5のビットと共に使用さ
れる。
号の第5ビットに応じて追加のビットを発生するための
ビット発生回路を含んでおり、前記追加ビットは前記グ
ループを選択するための前記第5のビットと共に使用さ
れる。
【0020】ビット発生回路は、好ましくは単一のビッ
トエラーを迅速に検出できるためのパリティビット発生
回路である。
トエラーを迅速に検出できるためのパリティビット発生
回路である。
【0021】本発明は、別の側面においては、4つの3
進トリットを有するコードワードを5つの2進ビットを
有する記号に符号化するための方法を提供する。さらに
別の側面においては、本発明は符号化の前記方法を実行
するためのデータ受信回路を提供する。
進トリットを有するコードワードを5つの2進ビットを
有する記号に符号化するための方法を提供する。さらに
別の側面においては、本発明は符号化の前記方法を実行
するためのデータ受信回路を提供する。
【0022】本発明を更に良く理解するために、またそ
の理解したところを如何に実行することができるかを示
すために、実施例により添付図面を参照して以下に説明
する。
の理解したところを如何に実行することができるかを示
すために、実施例により添付図面を参照して以下に説明
する。
【0023】
【発明の実施の形態】本発明を実施するために要求され
る基本構造について、図1を参照して最初に説明する。
図1はデータを符号化し、また復号化するために本発明
を実施するための基本回路のブロック線図である。回路
には、符号器2、復号器4、2台の出力3進シフトレジ
スタ6および8、2台のラインドライバ26および2
8、2台の入力3進シフトレジスタ10および12、な
らびに2台のラインレシーバ34および36が含まれて
いる。符号器2は、符号化されるべき第1の記号を代表
する5つの平列2進ビットSY1_ TB0〜4の最初
の集合14と、符号化されるべき第2の記号を代表する
5つの並列2進ビットSYM2_ TB0〜4の第2の
集合16とを入力として受信する。これらの記号は、符
号器に接続されたプロセッサによって提供され、伝送さ
れるべきメッセージまたはメッセージの1部を表わす。
る基本構造について、図1を参照して最初に説明する。
図1はデータを符号化し、また復号化するために本発明
を実施するための基本回路のブロック線図である。回路
には、符号器2、復号器4、2台の出力3進シフトレジ
スタ6および8、2台のラインドライバ26および2
8、2台の入力3進シフトレジスタ10および12、な
らびに2台のラインレシーバ34および36が含まれて
いる。符号器2は、符号化されるべき第1の記号を代表
する5つの平列2進ビットSY1_ TB0〜4の最初
の集合14と、符号化されるべき第2の記号を代表する
5つの並列2進ビットSYM2_ TB0〜4の第2の
集合16とを入力として受信する。これらの記号は、符
号器に接続されたプロセッサによって提供され、伝送さ
れるべきメッセージまたはメッセージの1部を表わす。
【0024】この説明の目的のために、各トリットは単
一回線上を伝送されていると見做すことができ、それぞ
れ負電圧、ゼロ電圧、および正電圧によって表わされる
3つの状態−1、0、+1を有する。
一回線上を伝送されていると見做すことができ、それぞ
れ負電圧、ゼロ電圧、および正電圧によって表わされる
3つの状態−1、0、+1を有する。
【0025】本発明にしたがえば、符号器2は第1のコ
ードワードを表わす4つの並列3進トリットCW1_T
T0〜3の第1の集合18と、第2のコードワードを表
わす4つの並列3進トリットCW2_TT0〜3の第2
の集合20とを出力する。出力3進シフトレジスタ6は
4つの並列3進トリットCW1_TT0〜3の第1の集
合18を受信し、またこれらを信号CW1_TXとし
て、直列形式で回線22に出力する。出力3進シフトレ
ジスタ8は、4つの並列3進トリットCW2_TT0〜
3の第2の集合20を受信し、またこれらを信号CW2
_TXとして直列形式で回線24に出力する。ラインド
ライバ26は、ぞの入力部で3進信号CW1_TXを受
信し、またそれを信号CW1として第1のツイストペア
接続線30に出力する。ラインドライバ28は、ぞの入
力部で3進信号CW2_TXを受信し、またそれを信号
CW1として第2のツイストペア接続線32に出力す
る。ラインレシーバ34はその入力部で信号CW1を受
信し、それを信号CW1_RXとして回線38に出力す
る。ラインレシーバ36はその入力部で信号CW2を受
信し、それを信号CW2_RXとして回線40に出力す
る。入力3進シフトレジスタ10は、その直列入力部に
信号CW1_RXを受信し、また第1の受信コードワー
ドを表わす4つの並列トリットCW1_RT0〜3の集
合42を出力する。入力3進シフトレジスタ12は、そ
の直列入力部に信号CW2_RXを受信し、また第2の
受信コードワードを表わす4つの並列トリットCW2_
RT0〜3の集合44を出力する。復号器4は、入力と
して4つの並列トリットの第1の集合42と第2の集合
44とを受信する。本発明にしたがえば、復号器4は第
1の受信記号を表わす5つの並列2進ビットSYM1_
RB0〜4の第1の集合46と、第2の受信記号を表わ
す5つの並列2進ビットSYM2_RB0〜4の第1の
集合48とを出力する。
ードワードを表わす4つの並列3進トリットCW1_T
T0〜3の第1の集合18と、第2のコードワードを表
わす4つの並列3進トリットCW2_TT0〜3の第2
の集合20とを出力する。出力3進シフトレジスタ6は
4つの並列3進トリットCW1_TT0〜3の第1の集
合18を受信し、またこれらを信号CW1_TXとし
て、直列形式で回線22に出力する。出力3進シフトレ
ジスタ8は、4つの並列3進トリットCW2_TT0〜
3の第2の集合20を受信し、またこれらを信号CW2
_TXとして直列形式で回線24に出力する。ラインド
ライバ26は、ぞの入力部で3進信号CW1_TXを受
信し、またそれを信号CW1として第1のツイストペア
接続線30に出力する。ラインドライバ28は、ぞの入
力部で3進信号CW2_TXを受信し、またそれを信号
CW1として第2のツイストペア接続線32に出力す
る。ラインレシーバ34はその入力部で信号CW1を受
信し、それを信号CW1_RXとして回線38に出力す
る。ラインレシーバ36はその入力部で信号CW2を受
信し、それを信号CW2_RXとして回線40に出力す
る。入力3進シフトレジスタ10は、その直列入力部に
信号CW1_RXを受信し、また第1の受信コードワー
ドを表わす4つの並列トリットCW1_RT0〜3の集
合42を出力する。入力3進シフトレジスタ12は、そ
の直列入力部に信号CW2_RXを受信し、また第2の
受信コードワードを表わす4つの並列トリットCW2_
RT0〜3の集合44を出力する。復号器4は、入力と
して4つの並列トリットの第1の集合42と第2の集合
44とを受信する。本発明にしたがえば、復号器4は第
1の受信記号を表わす5つの並列2進ビットSYM1_
RB0〜4の第1の集合46と、第2の受信記号を表わ
す5つの並列2進ビットSYM2_RB0〜4の第1の
集合48とを出力する。
【0026】図1では記号の第1の集合と第2の集合を
並列に受信し、また一方向のそれぞれの並列ツイストペ
アに符号化して送る配置が図示されているが、第1およ
び第2の記号集合は一方向に接続される単一のツイスト
ペアに符号化することもできる。かかる配置において
は、第1と第2の集合の記号に対応するコードワードを
交互に単一のツイストペア接続線に送信することもでき
る。
並列に受信し、また一方向のそれぞれの並列ツイストペ
アに符号化して送る配置が図示されているが、第1およ
び第2の記号集合は一方向に接続される単一のツイスト
ペアに符号化することもできる。かかる配置において
は、第1と第2の集合の記号に対応するコードワードを
交互に単一のツイストペア接続線に送信することもでき
る。
【0027】ここに説明する符号化体系によって、完全
に直流平衡化され、またViteri復号化に従い、ま
た有効なコードワード列間に少なくとも2のハミング距
離があるnB(n−1)Tの格子コードを提供される。
グループ内の各コードワードは、そのグループ内の他の
いずれのコードワードからも少なくとも2のハミング距
離を持っている。ここに説明する好ましい実施例はn=
5の系である。
に直流平衡化され、またViteri復号化に従い、ま
た有効なコードワード列間に少なくとも2のハミング距
離があるnB(n−1)Tの格子コードを提供される。
グループ内の各コードワードは、そのグループ内の他の
いずれのコードワードからも少なくとも2のハミング距
離を持っている。ここに説明する好ましい実施例はn=
5の系である。
【0028】ここで説明したように、符号器は記号ペア
を受信してコードワードペアを出力する。コードワード
ペアの各コードワードは、記号ペアのそれぞれの記号を
表わしている。4トリットの3進コードワードから得ら
れる組み合わせには81の組み合わせが可能である。し
かし、コードワードとしては、−−−−、0000およ
び++++は、これらがなんら遷移を有せず、また更に
コードワード−−−−および++++はコードの実行デ
ィジタル和(RDS)を増加させるので、使用されな
い。実行ディジタル和は、伝送開始以来、伝送されてい
る複数の−、複数の0および複数の+のディジタル和で
ある。直流平衡伝送を達成するために、実行ディジタル
和は低くあるべきである。残りの78のコードワードを
分析することによって、下記の詳細が得られる。
を受信してコードワードペアを出力する。コードワード
ペアの各コードワードは、記号ペアのそれぞれの記号を
表わしている。4トリットの3進コードワードから得ら
れる組み合わせには81の組み合わせが可能である。し
かし、コードワードとしては、−−−−、0000およ
び++++は、これらがなんら遷移を有せず、また更に
コードワード−−−−および++++はコードの実行デ
ィジタル和(RDS)を増加させるので、使用されな
い。実行ディジタル和は、伝送開始以来、伝送されてい
る複数の−、複数の0および複数の+のディジタル和で
ある。直流平衡伝送を達成するために、実行ディジタル
和は低くあるべきである。残りの78のコードワードを
分析することによって、下記の詳細が得られる。
【0029】a)18のコードワードは、ゼロのコード
ワードディスパリティを持っている。 b)17のコードワードは、−1のコードワードディス
パリティを持っており、またこの17のコードワードと
補数関係にある17のコードワードは+1のディスパリ
ティを有する。 c)10コードワードは、−2のコードワードディスパ
リティを有し、またこの10のコードワードと補数関係
にある10のコードワードは+2のディスパリティを有
する。 d)4つのコードワードは、−3のコードワードディス
パリティを有し、またこの4つのコードワードと補数関
係にある4つのコードワードは+3のディスパリティを
有する。
ワードディスパリティを持っている。 b)17のコードワードは、−1のコードワードディス
パリティを持っており、またこの17のコードワードと
補数関係にある17のコードワードは+1のディスパリ
ティを有する。 c)10コードワードは、−2のコードワードディスパ
リティを有し、またこの10のコードワードと補数関係
にある10のコードワードは+2のディスパリティを有
する。 d)4つのコードワードは、−3のコードワードディス
パリティを有し、またこの4つのコードワードと補数関
係にある4つのコードワードは+3のディスパリティを
有する。
【0030】ここで、ゼロのディスパリティを持つ18
のコードワードがそれら自体でペアになっていると考え
られ、また負のディスパリティを持つコードワードがそ
れぞれそれらと補数関係にあり、正のディスパリティを
持つコードワードとペアになっているときには、48の
コードワードがゼロのディスパリティを持っている。い
ずれのコードにおいても、そのコードができるだけ直流
平衡状態に近いように、実行ディジタル和をできる限り
ゼロに近く保持することが望ましい。好ましい実施例に
したがう符号体系はコードワードの境界で+/−2を超
えない実行ディジタル和を有している。以下に説明する
ように、コードワードの選択は、この制限内に実行ディ
ジタル和を維持するように制御される。
のコードワードがそれら自体でペアになっていると考え
られ、また負のディスパリティを持つコードワードがそ
れぞれそれらと補数関係にあり、正のディスパリティを
持つコードワードとペアになっているときには、48の
コードワードがゼロのディスパリティを持っている。い
ずれのコードにおいても、そのコードができるだけ直流
平衡状態に近いように、実行ディジタル和をできる限り
ゼロに近く保持することが望ましい。好ましい実施例に
したがう符号体系はコードワードの境界で+/−2を超
えない実行ディジタル和を有している。以下に説明する
ように、コードワードの選択は、この制限内に実行ディ
ジタル和を維持するように制御される。
【0031】ゼロのディスパリティを持つ48のコード
ワードペアは、ゼロのディスパリティを持つ17コード
ワードペアの3つの集合であると見做すことができ、便
利である。すなわち1つの集合は16集合の(b)ペア
を有し、1つの集合は10集合の(c)ペアと6集合の
(a)ペアを有し、また1つの集合は4集合の(d)ペ
アと12集合の(a)ペアとを有する。4つの2進ビッ
トは16のコードワードで完全に符号化できる。したが
って、各5ビット2進記号は、3集合の16コードワー
ドペアの1つにしたがって、5ビットの4つを符号化す
ることによって、第5ビットを負または正のディスパリ
ティを持つペアのコードワードを使用するかどうかを決
めるために使用しながら、符号化することができる。
ワードペアは、ゼロのディスパリティを持つ17コード
ワードペアの3つの集合であると見做すことができ、便
利である。すなわち1つの集合は16集合の(b)ペア
を有し、1つの集合は10集合の(c)ペアと6集合の
(a)ペアを有し、また1つの集合は4集合の(d)ペ
アと12集合の(a)ペアとを有する。4つの2進ビッ
トは16のコードワードで完全に符号化できる。したが
って、各5ビット2進記号は、3集合の16コードワー
ドペアの1つにしたがって、5ビットの4つを符号化す
ることによって、第5ビットを負または正のディスパリ
ティを持つペアのコードワードを使用するかどうかを決
めるために使用しながら、符号化することができる。
【0032】3集合の16のコードワードペアがゼロの
ディスパリティを持っていると仮定すると、1集合のみ
を選択することができるよりも、むしろ3集合の1つを
選択できることのほうが望ましい。2進記号がペアで符
号化されているときは、各記号のそれぞれ第5ビット
は、4つから1つを選択するために組み合わせて使用す
ることができる。16コードワードの各集合はアルファ
ベットで呼ばれ、またこれら3つのアルファベットは
A、BおよびCで呼ばれる。
ディスパリティを持っていると仮定すると、1集合のみ
を選択することができるよりも、むしろ3集合の1つを
選択できることのほうが望ましい。2進記号がペアで符
号化されているときは、各記号のそれぞれ第5ビット
は、4つから1つを選択するために組み合わせて使用す
ることができる。16コードワードの各集合はアルファ
ベットで呼ばれ、またこれら3つのアルファベットは
A、BおよびCで呼ばれる。
【0033】復号時にエラーを迅速に検出することがで
きるように、パリティビットを伝送される各コードワー
ドペアと対応付けさせておくことが望ましい。1つのペ
ア中の各記号のそれぞれの第5ビットを用いて、パリテ
ィビットを発生することができ、またこのパリティビッ
トは各第5ビットと組み合わせて、コードワードセット
の8つの組み合わせ、すなわちアルファベットを選択す
ることができる。パリティビットは、転送されるコード
ワード中で、特定のコードワードビットとしてではな
く、記号を符号化するために使用されるアルファベット
を選ぶことによって代表される。
きるように、パリティビットを伝送される各コードワー
ドペアと対応付けさせておくことが望ましい。1つのペ
ア中の各記号のそれぞれの第5ビットを用いて、パリテ
ィビットを発生することができ、またこのパリティビッ
トは各第5ビットと組み合わせて、コードワードセット
の8つの組み合わせ、すなわちアルファベットを選択す
ることができる。パリティビットは、転送されるコード
ワード中で、特定のコードワードビットとしてではな
く、記号を符号化するために使用されるアルファベット
を選ぶことによって代表される。
【0034】上述のように、コードの実行ディジタル和
はゼロに近くすることが望ましい。説明した実施の形態
においては、符号器がコードの実行ディジタル和を計算
し、その実行ディジタル和が正か負のいずれであるかに
よって、その実行ディジタル和をゼロまたは反対の符号
にするように、負または正のディスパリティをもつコー
ドワードペアのコードワードを選択する。したがって、
コードは直流平衡化される。さらに異なるアルファベッ
トを選択するときに異なるコードワードディスパリティ
があるように、1回を超えてアルファベットの選択が行
なわれる。本発明の好ましい実施の形態では、2回のア
ルファベット選択が行なわれる。すなわち1回は実行デ
ィジタル和が極値である場合、すなわちRDS=±2で
あるとき、また1回は実行ディジタル和が極値でない場
合、すなわち+2>RDS>−2であるときである。本
発明の好ましい実施の形態にしたがうアルファベット選
択を表1に示す。別の実施の形態では2回の異なるアル
ファベット選択を行なうこともできる。例えば、1回は
実行ディジタル和がゼロでない場合に使用され、また1
回は実行ディジタル和がゼロの場合に使用される。
はゼロに近くすることが望ましい。説明した実施の形態
においては、符号器がコードの実行ディジタル和を計算
し、その実行ディジタル和が正か負のいずれであるかに
よって、その実行ディジタル和をゼロまたは反対の符号
にするように、負または正のディスパリティをもつコー
ドワードペアのコードワードを選択する。したがって、
コードは直流平衡化される。さらに異なるアルファベッ
トを選択するときに異なるコードワードディスパリティ
があるように、1回を超えてアルファベットの選択が行
なわれる。本発明の好ましい実施の形態では、2回のア
ルファベット選択が行なわれる。すなわち1回は実行デ
ィジタル和が極値である場合、すなわちRDS=±2で
あるとき、また1回は実行ディジタル和が極値でない場
合、すなわち+2>RDS>−2であるときである。本
発明の好ましい実施の形態にしたがうアルファベット選
択を表1に示す。別の実施の形態では2回の異なるアル
ファベット選択を行なうこともできる。例えば、1回は
実行ディジタル和がゼロでない場合に使用され、また1
回は実行ディジタル和がゼロの場合に使用される。
【0035】表1の左側の部分は、実行ディジタル和が
極値であるときの好ましい実施の形態にしたがうアルフ
ァベット選択を示す。このアルファベット選択では、ア
ルファベットAはディスパリティが+/−1の16のコ
ードワードを有し、アルファベットBはディスパリティ
が+/−2の10のコードワードペアと共にディスパリ
ティが2つのーと2つの+から成る6つのコードワード
を有し、またアルファベットCはディスパリティが+/
−3の4つのコードワードペアと共に、−が1つで+が
1つのディスパリティがゼロである12のコードワード
を有している。アルファベット選択を行なうときには、
実行ディジタル和を特定の境界内に保持するようにコー
ドワードが選ばれる。説明した実施例において、実行デ
ィジタル和の特定の境界は+/−2である。
極値であるときの好ましい実施の形態にしたがうアルフ
ァベット選択を示す。このアルファベット選択では、ア
ルファベットAはディスパリティが+/−1の16のコ
ードワードを有し、アルファベットBはディスパリティ
が+/−2の10のコードワードペアと共にディスパリ
ティが2つのーと2つの+から成る6つのコードワード
を有し、またアルファベットCはディスパリティが+/
−3の4つのコードワードペアと共に、−が1つで+が
1つのディスパリティがゼロである12のコードワード
を有している。アルファベット選択を行なうときには、
実行ディジタル和を特定の境界内に保持するようにコー
ドワードが選ばれる。説明した実施例において、実行デ
ィジタル和の特定の境界は+/−2である。
【0036】極値アルファベットAにおいては、すべて
のコードワードのディスパリティが奇数であり、したが
ってこのアルファベット中のコードワード間に少なくと
も2のハミング距離がなければならない。極値アルファ
ベットBの場合には、コードワードはすべて偶数ディス
パリティであり、したがって同様にこのアルファベット
のコードワードの間に少なくとも2のハミング距離があ
る。極値アルファベットCにおいては、ディスパリティ
が偶数のものと奇数のものとがあるが、ディスパリティ
がゼロとディスパリティが+/−3のコードワード間の
差は、このアルファベットのゼロと奇数のディスパリテ
ィ数の間に少なくとも2のハミング距離のあることを意
味する。
のコードワードのディスパリティが奇数であり、したが
ってこのアルファベット中のコードワード間に少なくと
も2のハミング距離がなければならない。極値アルファ
ベットBの場合には、コードワードはすべて偶数ディス
パリティであり、したがって同様にこのアルファベット
のコードワードの間に少なくとも2のハミング距離があ
る。極値アルファベットCにおいては、ディスパリティ
が偶数のものと奇数のものとがあるが、ディスパリティ
がゼロとディスパリティが+/−3のコードワード間の
差は、このアルファベットのゼロと奇数のディスパリテ
ィ数の間に少なくとも2のハミング距離のあることを意
味する。
【0037】表1の右側の部分に、実行ディジタル和が
非極値であるときの好ましい実施の形態にしたがうアル
ファベット選択を示す。コードワード境界の実行ディジ
タル和が非極値であるときには、+/−3のディスパリ
ティを持つコードワードを使用することが望ましいが、
これはそれらのコードワードが+/−2の範囲を超える
実行ディジタル和を取るからである。そのために、非極
値が与えられている。このアルファベット選択の場合に
は、アルファベットAはディスパリティが+1の16の
コードワードを含んでおり、アルファベットBはディス
パリティ−1の16のコードワードを有し、またアルフ
ァベットCはディスパリティゼロの16のコードワード
を含んでいる。
非極値であるときの好ましい実施の形態にしたがうアル
ファベット選択を示す。コードワード境界の実行ディジ
タル和が非極値であるときには、+/−3のディスパリ
ティを持つコードワードを使用することが望ましいが、
これはそれらのコードワードが+/−2の範囲を超える
実行ディジタル和を取るからである。そのために、非極
値が与えられている。このアルファベット選択の場合に
は、アルファベットAはディスパリティが+1の16の
コードワードを含んでおり、アルファベットBはディス
パリティ−1の16のコードワードを有し、またアルフ
ァベットCはディスパリティゼロの16のコードワード
を含んでいる。
【0038】表1に示したように、記号を符号化するた
めにアルファベットにコードワードを割り当てること
は、数多くあるアルファベット割り当ての一例にすぎな
い。しかし、この割り当ては、出来るだけ体系的である
ように、また異なるアルファベット中の同一の記号に対
するコードワード間のハミング距離を最小にするように
行なわれている。
めにアルファベットにコードワードを割り当てること
は、数多くあるアルファベット割り当ての一例にすぎな
い。しかし、この割り当ては、出来るだけ体系的である
ように、また異なるアルファベット中の同一の記号に対
するコードワード間のハミング距離を最小にするように
行なわれている。
【0039】再び図1について説明する。伝送クロック
(説明を明瞭にするために図1には示されていない)の
制御下で、信号SYM1_TB0〜4およびSYM2_
TB0〜4として表わされた符号化されるべき2つの2
進記号が並列形式で符号器2に入力される。
(説明を明瞭にするために図1には示されていない)の
制御下で、信号SYM1_TB0〜4およびSYM2_
TB0〜4として表わされた符号化されるべき2つの2
進記号が並列形式で符号器2に入力される。
【0040】以下に詳細に説明する方法で、符号器2は
2つの記号を符号化して、伝送すべき2つの並列3進コ
ードワードCW1_TT0〜3およびCW2_TT0〜
3を出力する。伝送すべき2つの並列コードワードは各
出力3進シフトレジスタ6および8に並列にロードされ
る。コードワードは次いで3進シフトレジスタから直列
形式で各ラインドライバ26および28に出力され、ラ
インドライバは回線22および24のトリットを、ツイ
ストペア30および32で伝送するために、適当な3水
準信号に変換する。ラインレシーバ34および36は、
ツイストペア上の3水準信号を検出して、適当な信号水
準に変換し、入力3進シフトレジスタ10および12で
受信したトリットは直列に記憶される。それぞれの受信
されたコードワードは次いで並列形式で3進シフトレジ
スタから符号器4に出力される。信号CW1_RT0〜
3およびCW2ーRT0〜3によって表わされる受信コ
ードワードは次いで、以下に詳細に説明するように、信
号SYM1_RB0〜4およびSYM2_RB0〜4に
よってそれぞれ表わされる2つの受信記号に復号化され
る。
2つの記号を符号化して、伝送すべき2つの並列3進コ
ードワードCW1_TT0〜3およびCW2_TT0〜
3を出力する。伝送すべき2つの並列コードワードは各
出力3進シフトレジスタ6および8に並列にロードされ
る。コードワードは次いで3進シフトレジスタから直列
形式で各ラインドライバ26および28に出力され、ラ
インドライバは回線22および24のトリットを、ツイ
ストペア30および32で伝送するために、適当な3水
準信号に変換する。ラインレシーバ34および36は、
ツイストペア上の3水準信号を検出して、適当な信号水
準に変換し、入力3進シフトレジスタ10および12で
受信したトリットは直列に記憶される。それぞれの受信
されたコードワードは次いで並列形式で3進シフトレジ
スタから符号器4に出力される。信号CW1_RT0〜
3およびCW2ーRT0〜3によって表わされる受信コ
ードワードは次いで、以下に詳細に説明するように、信
号SYM1_RB0〜4およびSYM2_RB0〜4に
よってそれぞれ表わされる2つの受信記号に復号化され
る。
【0041】図2は、図1の符号器2を実現するために
使用することのできる回路のブロック線図である。図2
にはまた、図1の出力3進シフトレジスタ6および8が
含まれている。符号器2は、パリティ発生器50、アル
ファベット選択器52、第1のアルファベットコーダ5
4、第2のアルファベットコーダ56、第1の実行ディ
ジタル和計算器58、および第2の実行ディジタル和計
算器60とを有している。パリティ発生器50は入力と
して5つの並列2進ビットの第1集合14の回線14a
のビットSYM1_TB0と、5つの並列2進ビットの
第2集合16の回線16aのビットSYM2_TB0と
を受信し、また出力信号TX_PARを回線62に発生
する。アルファベット選択器52は、入力としてビット
SYM1_TB0、ビットSYM2_TB0および信号
TX_PARを受信し、また出力信号SYM1_AL
A、SYM1_ALBおよびSYM1_ALCをそれぞ
れ回線64a、64bおよび64c上に発生し、出力信
号SYM2_ALA、SYM2_ALBおよびSYM2
_ALCをそれぞれ回線66a、66bおよび66c上
に発生する。第1のアルファベットコーダ54は、入力
として5つの並列2進ビットの第1の集合の回線14b
〜14e上のビットSYM1_TB1〜4と、信号SY
M1_ALA、SYM1_ALBおよびSYM1_AL
Cと、回線68a上の信号SYM1_LSBと、回線6
8b上の信号SYM1_MSBと、回線68c上の信号
SYM1_SIGNとを受信する。第2のアルファベッ
トコーダ54は、出力として4つの並列3進ビットの第
1の集合18の回線18a〜18d上に信号CW1_T
T0〜3を発生する。第2のアルファベットコーダ56
は、入力として5つの並列2進ビットの第2集合16の
回線16b〜16e上のビットSYM2_TB1〜4
と、信号SYM2_ALA、SYM2_ALBおよびS
YM2_ALCと、回線70a上の信号SYM2_LS
Bと、回線70b上の信号SYM2_MSBと、回線7
0c上の信号SYM2_SIGNとを受信する。第2の
アルファベットコーダ54は、出力として4つの並列3
進ビットの第2の集合20の回線20a〜20d上に信
号CW1_TT0〜3を発生する。第1の実行ディジタ
ル和計算器58は、入力として信号CW1_TT0〜3
を受信し、また出力として信号SYM1_LSB、SY
M1_MSB、およびSYM1_SIGNを出力する。
第2の実行ディジタル和計算器60は、入力として信号
CW2_TT0〜3を受信し、また出力として信号SY
M2_LSB、SYM2_MSB、およびSYM2_S
IGNを出力する。パリティ発生器50、第1のアルフ
ァベットコーダ54、第2のアルファベットコーダ5
6、第1の実行ディジタル和計算器58および第2の実
行ディジタル和計算器60はそれぞれ回線72で通過ク
ロック信号TXCLKを受信する。出力3進シフトレジ
スタ6および8は回線74でクロック信号TXCLKD
2を受信し、また回線73でクロック信号SERTXC
LKを受信する。
使用することのできる回路のブロック線図である。図2
にはまた、図1の出力3進シフトレジスタ6および8が
含まれている。符号器2は、パリティ発生器50、アル
ファベット選択器52、第1のアルファベットコーダ5
4、第2のアルファベットコーダ56、第1の実行ディ
ジタル和計算器58、および第2の実行ディジタル和計
算器60とを有している。パリティ発生器50は入力と
して5つの並列2進ビットの第1集合14の回線14a
のビットSYM1_TB0と、5つの並列2進ビットの
第2集合16の回線16aのビットSYM2_TB0と
を受信し、また出力信号TX_PARを回線62に発生
する。アルファベット選択器52は、入力としてビット
SYM1_TB0、ビットSYM2_TB0および信号
TX_PARを受信し、また出力信号SYM1_AL
A、SYM1_ALBおよびSYM1_ALCをそれぞ
れ回線64a、64bおよび64c上に発生し、出力信
号SYM2_ALA、SYM2_ALBおよびSYM2
_ALCをそれぞれ回線66a、66bおよび66c上
に発生する。第1のアルファベットコーダ54は、入力
として5つの並列2進ビットの第1の集合の回線14b
〜14e上のビットSYM1_TB1〜4と、信号SY
M1_ALA、SYM1_ALBおよびSYM1_AL
Cと、回線68a上の信号SYM1_LSBと、回線6
8b上の信号SYM1_MSBと、回線68c上の信号
SYM1_SIGNとを受信する。第2のアルファベッ
トコーダ54は、出力として4つの並列3進ビットの第
1の集合18の回線18a〜18d上に信号CW1_T
T0〜3を発生する。第2のアルファベットコーダ56
は、入力として5つの並列2進ビットの第2集合16の
回線16b〜16e上のビットSYM2_TB1〜4
と、信号SYM2_ALA、SYM2_ALBおよびS
YM2_ALCと、回線70a上の信号SYM2_LS
Bと、回線70b上の信号SYM2_MSBと、回線7
0c上の信号SYM2_SIGNとを受信する。第2の
アルファベットコーダ54は、出力として4つの並列3
進ビットの第2の集合20の回線20a〜20d上に信
号CW1_TT0〜3を発生する。第1の実行ディジタ
ル和計算器58は、入力として信号CW1_TT0〜3
を受信し、また出力として信号SYM1_LSB、SY
M1_MSB、およびSYM1_SIGNを出力する。
第2の実行ディジタル和計算器60は、入力として信号
CW2_TT0〜3を受信し、また出力として信号SY
M2_LSB、SYM2_MSB、およびSYM2_S
IGNを出力する。パリティ発生器50、第1のアルフ
ァベットコーダ54、第2のアルファベットコーダ5
6、第1の実行ディジタル和計算器58および第2の実
行ディジタル和計算器60はそれぞれ回線72で通過ク
ロック信号TXCLKを受信する。出力3進シフトレジ
スタ6および8は回線74でクロック信号TXCLKD
2を受信し、また回線73でクロック信号SERTXC
LKを受信する。
【0042】ここで、図2の符号器2の操作について図
3〜図6を参照して説明する。
3〜図6を参照して説明する。
【0043】図3に、本発明の好ましい実施の形態にし
たがうパリティ発生器の構成を示す。パリティ発生器5
0は、ラッチSn−2 80、ラッチSn−1 82、
ラッチSm 84、および2つのモジュロ−2加算器8
6と88とを有している。モジュロ−2加算器86と8
6とはそれぞれ2つの入力と1つの出力を備えている。
たがうパリティ発生器の構成を示す。パリティ発生器5
0は、ラッチSn−2 80、ラッチSn−1 82、
ラッチSm 84、および2つのモジュロ−2加算器8
6と88とを有している。モジュロ−2加算器86と8
6とはそれぞれ2つの入力と1つの出力を備えている。
【0044】モジュロ−2加算器86は、1つの入力と
してラッチSn−2 80の出力を受信し、また別の入
力として回線16aのビットSYM2_ TB0を受信
する。モジュロ−2加算器86の出力はモジュロ−2入
力の和であって、ラッチSn−1 82への出力を形成
する。モジュロ−2加算器88は、1つの入力としてラ
ッチSn−1 82を受信し、またもう1つの別の入力
として回線14aのSYM1_ TB0を受信する。モ
ジュロ−2加算器88の出力は、その入力の和である
が、ラッチSn84への入力を形成する。ラッチSn8
4の出力は回線62の信号TX_ PARおよびラッチ
Sn−2への出力を形成する。ラッチ機構はすべて回線
72のクロック信号TXCLKによって保持される。
してラッチSn−2 80の出力を受信し、また別の入
力として回線16aのビットSYM2_ TB0を受信
する。モジュロ−2加算器86の出力はモジュロ−2入
力の和であって、ラッチSn−1 82への出力を形成
する。モジュロ−2加算器88は、1つの入力としてラ
ッチSn−1 82を受信し、またもう1つの別の入力
として回線14aのSYM1_ TB0を受信する。モ
ジュロ−2加算器88の出力は、その入力の和である
が、ラッチSn84への入力を形成する。ラッチSn8
4の出力は回線62の信号TX_ PARおよびラッチ
Sn−2への出力を形成する。ラッチ機構はすべて回線
72のクロック信号TXCLKによって保持される。
【0045】パリティ発生器50は、重畳コーダであっ
て、ビットSYM2_TB0、SYM1_TB0、およ
びTXーPARの過去および現在の価によってパリティ
ビットTX_PARを発生する。パリティビットTXー
PARはクロックTXCLKの各周期ごとに更新され
る。クロックTXCLKの各周期ごとに、符号器2の入
力の5つの並列2進ビットの第1および第2の集合1
4、16が更新される。その結果、パリティビットTX
_PARは符号化されるべき記号の新しいペアごとに更
新される。重畳コーダについての状態遷移表を表II
に、また対応する格子図を図4に示す。この格子図は表
IIの状態遷移の別の表現である。
て、ビットSYM2_TB0、SYM1_TB0、およ
びTXーPARの過去および現在の価によってパリティ
ビットTX_PARを発生する。パリティビットTXー
PARはクロックTXCLKの各周期ごとに更新され
る。クロックTXCLKの各周期ごとに、符号器2の入
力の5つの並列2進ビットの第1および第2の集合1
4、16が更新される。その結果、パリティビットTX
_PARは符号化されるべき記号の新しいペアごとに更
新される。重畳コーダについての状態遷移表を表II
に、また対応する格子図を図4に示す。この格子図は表
IIの状態遷移の別の表現である。
【0046】この好ましい実施の形態中で使用する重畳
コードはシステマティックコードであって、そのうちで
符号化すべき記号のビットSYM1_TB0およびSY
M2_TB0は直接使用され、またパリティビットTX
_PARはこれら2つのビットの現在の価および以前の
価のパリティ関数である。このような重畳コードはIE
EE Communication Magazin
e、1987年2月、Vol.25、No.2、14頁
の図3aに開示されている。これによって、以下に復号
器4の詳細な説明中で述べるように復号中の単一ビット
のエラーを簡単に検査することができる。
コードはシステマティックコードであって、そのうちで
符号化すべき記号のビットSYM1_TB0およびSY
M2_TB0は直接使用され、またパリティビットTX
_PARはこれら2つのビットの現在の価および以前の
価のパリティ関数である。このような重畳コードはIE
EE Communication Magazin
e、1987年2月、Vol.25、No.2、14頁
の図3aに開示されている。これによって、以下に復号
器4の詳細な説明中で述べるように復号中の単一ビット
のエラーを簡単に検査することができる。
【0047】したがって、記号の新しいペアが符号器2
の入力に与えられた時には、パリティビットTX_PA
Rの更新値が伝送クロック信号TXCLKのエッジの後
に発生する。
の入力に与えられた時には、パリティビットTX_PA
Rの更新値が伝送クロック信号TXCLKのエッジの後
に発生する。
【0048】図2のアルファベット選択器52は、この
好ましい実施の形態においては、その入力の現在の状態
に応じてその出力を発生する1つの論理ブロックであ
る。アルファベット選択器は信号SYM1_TB0、S
YM2_TB0およびTX_PARの価に応じて第1お
よび第2のペアの符号化アルファベットを選択する。ア
ルファベットの選択を表IIIに示したが、これは実施
例としてのみ示したものである。表IIIの詳細から、
このアルファベットの割り当ては単に集合み合わせ論理
を用いて達成することができる。したがって、記号の新
しいペアが符号器2の入力に与えられた後に、アルファ
ベット選択器52の出力がクロック信号のエッジの新し
い信号TX_PARに応じて更新される。したがって、
信号SYM1_ALA、SYM1_ALBおよびSYM
1_ALCが、そのアルファベットにしたがって第1の
記号が符号化されるように設定され、また信号SYM2
_ALA、SYM2_ALBおよびSYM2_ALC
が、そのアルファベットにしたがって第2の記号が符号
化されるように設定される。
好ましい実施の形態においては、その入力の現在の状態
に応じてその出力を発生する1つの論理ブロックであ
る。アルファベット選択器は信号SYM1_TB0、S
YM2_TB0およびTX_PARの価に応じて第1お
よび第2のペアの符号化アルファベットを選択する。ア
ルファベットの選択を表IIIに示したが、これは実施
例としてのみ示したものである。表IIIの詳細から、
このアルファベットの割り当ては単に集合み合わせ論理
を用いて達成することができる。したがって、記号の新
しいペアが符号器2の入力に与えられた後に、アルファ
ベット選択器52の出力がクロック信号のエッジの新し
い信号TX_PARに応じて更新される。したがって、
信号SYM1_ALA、SYM1_ALBおよびSYM
1_ALCが、そのアルファベットにしたがって第1の
記号が符号化されるように設定され、また信号SYM2
_ALA、SYM2_ALBおよびSYM2_ALC
が、そのアルファベットにしたがって第2の記号が符号
化されるように設定される。
【0049】SYM1_TB0、SYM2_TB0およ
びTX_PARの所定の価に対する表IIIに於けるア
ルファベットの割り当ては、多数ある割り当ての1例に
過ぎず、選ぶことができる。
びTX_PARの所定の価に対する表IIIに於けるア
ルファベットの割り当ては、多数ある割り当ての1例に
過ぎず、選ぶことができる。
【0050】図5は、本発明の好ましい実施の形態にし
たがう第1のアルファベットコーダ54の構成の説明図
である。第1のアルファベットコーダ54はアルファベ
ット集合選択器100、極値アルファベット選択器10
2、非極値アルファベット選択器104、Aディスパリ
ティ選択器106、Bディスパリティ選択器108、C
ディスパリティ選択器110、コードワード選択器11
2、アルファベットメモリ114、およびANDゲート
116を有している。コードワード選択器112は、入
力として回線14b〜14eの信号SYM1_TB1〜
4および回線72のクロック信号TXCLKを受信す
る。コードワード選択器112は、アルファベットメモ
リ114への入力を形成する回線120に16の信号を
出力する。ANDゲート116は、反転入力部で回線6
8aの信号SYM1_LSBを受信し、また非反転入力
部で回線68bの信号SYM_MSBを受信し、またそ
の回線122の出力部で信号EXTREMEを発生す
る。Aディスパリティ選択器106、B選択器108、
およびCディスパリティ選択器110は、それぞれの選
択入力部で回線68cの信号SYM1_SIGNを受信
し、またそれぞれのクロック入力部で回線151のクロ
ック信号TXCLKD1を受信する。Aディスパリティ
選択器106は、また入力としてアルファベットメモリ
114からの回線124で4つのトリットEXTAM0
〜3を受信し、またアルファベットメモリ114からの
回線126で4つのトリットEXTAP0〜3を受信
し、回線136に出力信号EXTA0〜3を発生する。
Bディスパリティ選択器108もまた、入力としてアル
ファベットメモリ114からの回線128で4つのトリ
ットEXTBM0〜3を受信し、またアルファベットメ
モリ114からの回線130で4つのトリットEXTB
P0〜3を受信し、回線138に出力信号EXTB1〜
3を発生する。極値アルファベットC選択器110もま
た、入力としてアルファベットメモリからの回線130
で4つのトリットEXTCM0〜3を受信し、またこの
アルファベットメモリからの回線132で4つのトリッ
トEXTCP0〜3を受信し、回線140に出力信号E
XTC0〜3を発生する。極値アルファベット選択器1
02および非極値アルファベット選択器104はそれぞ
れの選択入力部で回線64a、64bおよび64cの信
号SYM1_ALA、SYM1_ALBおよびSYM1
_ALCをそれぞれ受信し、またそれぞれのクロック入
力部でクロック信号TXCLKD1を受信する。極値ア
ルファベット選択器102はさらに入力として、信号E
XTA0〜3、EXTB0〜3およびEXTC0〜3を
受信し、また回線148に4つの出力信号ETXB0〜
3を発生する。非極値アルファベット選択器104はさ
らにアルファベットメモリ114からの回線142で信
号NEXTA0〜3を、アルファベットメモリ114か
らの回線144で信号を受信しNEXTB0〜3を、ま
たアルファベットメモリ114からの回線146で信号
を受信しNEXTC0〜3を受信し、回線150に出力
信号NEXT0〜3を発生する。アルファベット集合選
択器100は、選択入力部の信号EXTREMEと、信
号EXT0〜3および信号NEXT0〜3と、クロック
入力部のクロック信号TXCLKD1とを受信し、出力
回線18a〜18dに信号CW1_TT0〜3を発生す
る。
たがう第1のアルファベットコーダ54の構成の説明図
である。第1のアルファベットコーダ54はアルファベ
ット集合選択器100、極値アルファベット選択器10
2、非極値アルファベット選択器104、Aディスパリ
ティ選択器106、Bディスパリティ選択器108、C
ディスパリティ選択器110、コードワード選択器11
2、アルファベットメモリ114、およびANDゲート
116を有している。コードワード選択器112は、入
力として回線14b〜14eの信号SYM1_TB1〜
4および回線72のクロック信号TXCLKを受信す
る。コードワード選択器112は、アルファベットメモ
リ114への入力を形成する回線120に16の信号を
出力する。ANDゲート116は、反転入力部で回線6
8aの信号SYM1_LSBを受信し、また非反転入力
部で回線68bの信号SYM_MSBを受信し、またそ
の回線122の出力部で信号EXTREMEを発生す
る。Aディスパリティ選択器106、B選択器108、
およびCディスパリティ選択器110は、それぞれの選
択入力部で回線68cの信号SYM1_SIGNを受信
し、またそれぞれのクロック入力部で回線151のクロ
ック信号TXCLKD1を受信する。Aディスパリティ
選択器106は、また入力としてアルファベットメモリ
114からの回線124で4つのトリットEXTAM0
〜3を受信し、またアルファベットメモリ114からの
回線126で4つのトリットEXTAP0〜3を受信
し、回線136に出力信号EXTA0〜3を発生する。
Bディスパリティ選択器108もまた、入力としてアル
ファベットメモリ114からの回線128で4つのトリ
ットEXTBM0〜3を受信し、またアルファベットメ
モリ114からの回線130で4つのトリットEXTB
P0〜3を受信し、回線138に出力信号EXTB1〜
3を発生する。極値アルファベットC選択器110もま
た、入力としてアルファベットメモリからの回線130
で4つのトリットEXTCM0〜3を受信し、またこの
アルファベットメモリからの回線132で4つのトリッ
トEXTCP0〜3を受信し、回線140に出力信号E
XTC0〜3を発生する。極値アルファベット選択器1
02および非極値アルファベット選択器104はそれぞ
れの選択入力部で回線64a、64bおよび64cの信
号SYM1_ALA、SYM1_ALBおよびSYM1
_ALCをそれぞれ受信し、またそれぞれのクロック入
力部でクロック信号TXCLKD1を受信する。極値ア
ルファベット選択器102はさらに入力として、信号E
XTA0〜3、EXTB0〜3およびEXTC0〜3を
受信し、また回線148に4つの出力信号ETXB0〜
3を発生する。非極値アルファベット選択器104はさ
らにアルファベットメモリ114からの回線142で信
号NEXTA0〜3を、アルファベットメモリ114か
らの回線144で信号を受信しNEXTB0〜3を、ま
たアルファベットメモリ114からの回線146で信号
を受信しNEXTC0〜3を受信し、回線150に出力
信号NEXT0〜3を発生する。アルファベット集合選
択器100は、選択入力部の信号EXTREMEと、信
号EXT0〜3および信号NEXT0〜3と、クロック
入力部のクロック信号TXCLKD1とを受信し、出力
回線18a〜18dに信号CW1_TT0〜3を発生す
る。
【0051】アルファベットメモリ114は実際上はル
ックアップテーブルであって、また上に説明したように
表1の内容を含んでいる。その入力部で符号化されるべ
き1つの記号の4つのビットSYM1_TB1〜4に応
じて、コードワード選択器112はその16の出力回線
120の1つを起動し、その結果コードワードを選択す
る表Iの列を選択する。コードワード選択器112の出
力120は、符号化すべきすべての新しい記号に対する
クロック信号TXCLKの各周期ごとに更新される。1
6の回線120の1つのみが1度に起動されることは、
理解されるところであろう。
ックアップテーブルであって、また上に説明したように
表1の内容を含んでいる。その入力部で符号化されるべ
き1つの記号の4つのビットSYM1_TB1〜4に応
じて、コードワード選択器112はその16の出力回線
120の1つを起動し、その結果コードワードを選択す
る表Iの列を選択する。コードワード選択器112の出
力120は、符号化すべきすべての新しい記号に対する
クロック信号TXCLKの各周期ごとに更新される。1
6の回線120の1つのみが1度に起動されることは、
理解されるところであろう。
【0052】信号SYM1_ LSBおよびSYM1_
MSBは、第1のアルファベットコーダから、最後の
伝送コードワード、すなわち第1のアルファベットコー
ダ54から出力される最後のコードワードのコードワー
ド境界までの、伝送コードワードの実行ディジタル和を
表わしている。実行デジタル和の計算については、図6
を参照して以下に詳細に説明する。コードワード境界で
の実行ディジタル和の価は2を超えるべきではないとい
うことは、本コードの既に説明した好ましい実施の形態
の性質である。第1のペアアルファベットコーダ54に
は、実行ディジタル和の価が2を超えるときにはエラー
のフラグを立て、伝送を中断する回路を含めることもで
きる。斯かる回路は図5には示されていないが、しかし
斯かる回路を構成することは、当業者の範疇内にある。
MSBは、第1のアルファベットコーダから、最後の
伝送コードワード、すなわち第1のアルファベットコー
ダ54から出力される最後のコードワードのコードワー
ド境界までの、伝送コードワードの実行ディジタル和を
表わしている。実行デジタル和の計算については、図6
を参照して以下に詳細に説明する。コードワード境界で
の実行ディジタル和の価は2を超えるべきではないとい
うことは、本コードの既に説明した好ましい実施の形態
の性質である。第1のペアアルファベットコーダ54に
は、実行ディジタル和の価が2を超えるときにはエラー
のフラグを立て、伝送を中断する回路を含めることもで
きる。斯かる回路は図5には示されていないが、しかし
斯かる回路を構成することは、当業者の範疇内にある。
【0053】ANDゲート116は、表1の極値アルフ
ァベット集合または非極値アルファベット集合を選択す
るかどうかを決定するために使用される。実行ディジタ
ル和の価がゼロ(SYM1_LSB=SYM1_MSB
=0)または1(SYM1_LSB=1、SYM1_M
SB=0)であるときは、信号EXTREMEはゼロで
ある。実行ディジタル和の価が2(SYM1_LSB=
0、SYM1_MSB=1)または1であるときは、信
号EXTREMEは高水準にある。
ァベット集合または非極値アルファベット集合を選択す
るかどうかを決定するために使用される。実行ディジタ
ル和の価がゼロ(SYM1_LSB=SYM1_MSB
=0)または1(SYM1_LSB=1、SYM1_M
SB=0)であるときは、信号EXTREMEはゼロで
ある。実行ディジタル和の価が2(SYM1_LSB=
0、SYM1_MSB=1)または1であるときは、信
号EXTREMEは高水準にある。
【0054】信号SYM1_SIGNは、実行ディジタ
ル和が負または正であるかどうかを示す。実行ディジタ
ル和が負であるときは、Aディスパリティ選択器10
6、Bディスパリティ選択器108、およびCディスパ
リティ選択器110は正のディスパリティをもつコード
ワードを選択する。実行ディジタル和が正であるとき
は、Aディスパリティ選択器106、Bディスパリティ
選択器108、およびCディスパリティ選択器110は
負のディスパリティをもつコードワードを選択する。
ル和が負または正であるかどうかを示す。実行ディジタ
ル和が負であるときは、Aディスパリティ選択器10
6、Bディスパリティ選択器108、およびCディスパ
リティ選択器110は正のディスパリティをもつコード
ワードを選択する。実行ディジタル和が正であるとき
は、Aディスパリティ選択器106、Bディスパリティ
選択器108、およびCディスパリティ選択器110は
負のディスパリティをもつコードワードを選択する。
【0055】図5および表Iについて説明する。Aディ
スパリティ選択器106は、信号SYM1_SIGNに
応じて信号EXTA0〜3を形成するように、信号EX
TAM0〜3またはEXTAP0〜3のいずれかを接続
する。信号EXTAM0〜3は、ディスパリティ −1
(マイナス1)を持つ極値アルファベットA中のコード
ワードのトリット位置を表わしており、信号EXTAP
0〜3は、ディスパリティ +1(プラス1)を持つ極
値アルファベットA中のコードワードのトリット位置を
表わしている。Bディスパリティ選択器108は、信号
SYM1_SIGNに応じて信号EXTB0〜3を形成
するように、信号EXTBM0〜3またはEXTBP0
〜3のいずれかを接続する。信号EXTBM0〜3は、
ディスパリティ −2(またはゼロ)を持つ極値アルフ
ァベットB中のコードワードのトリット位置を表わして
おり、信号EXTBP0〜3は、ディスパリティ +2
(またはゼロ)を持つ極値アルファベットB中のコード
ワードのトリット位置を表わしている。Cディスパリテ
ィ選択器110は、信号SYM1_SIGNに応じて信
号EXTC0〜3を形成するように、信号EXTCM0
〜3またはEXTCP0〜3のいずれかを接続する。信
号EXTCM0〜3は、ディスパリティ −3(または
ゼロ)を持つ極値アルファベットC中のコードワードの
トリット位置を表わしており、信号EXTCP0〜3
は、ディスパリティ +3(またはゼロ)を持つ極値ア
ルファベットC中のコードワードのトリット位置を表わ
している。
スパリティ選択器106は、信号SYM1_SIGNに
応じて信号EXTA0〜3を形成するように、信号EX
TAM0〜3またはEXTAP0〜3のいずれかを接続
する。信号EXTAM0〜3は、ディスパリティ −1
(マイナス1)を持つ極値アルファベットA中のコード
ワードのトリット位置を表わしており、信号EXTAP
0〜3は、ディスパリティ +1(プラス1)を持つ極
値アルファベットA中のコードワードのトリット位置を
表わしている。Bディスパリティ選択器108は、信号
SYM1_SIGNに応じて信号EXTB0〜3を形成
するように、信号EXTBM0〜3またはEXTBP0
〜3のいずれかを接続する。信号EXTBM0〜3は、
ディスパリティ −2(またはゼロ)を持つ極値アルフ
ァベットB中のコードワードのトリット位置を表わして
おり、信号EXTBP0〜3は、ディスパリティ +2
(またはゼロ)を持つ極値アルファベットB中のコード
ワードのトリット位置を表わしている。Cディスパリテ
ィ選択器110は、信号SYM1_SIGNに応じて信
号EXTC0〜3を形成するように、信号EXTCM0
〜3またはEXTCP0〜3のいずれかを接続する。信
号EXTCM0〜3は、ディスパリティ −3(または
ゼロ)を持つ極値アルファベットC中のコードワードの
トリット位置を表わしており、信号EXTCP0〜3
は、ディスパリティ +3(またはゼロ)を持つ極値ア
ルファベットC中のコードワードのトリット位置を表わ
している。
【0056】信号SYM1_ALA、SYM1_ALB
およびSYM1_ALは、コードワードがどのアルファ
ベットから取られるかを決定し、また前に説明したよう
に、アルファベット選択器によって決定される。極値ア
ルファベット選択器102は、信号EXTA0〜3、E
XTB0〜3またはEXTC0〜3の3つの集合の1つ
が、信号SYM1_ALA、SYM1_ALBおよびS
YM1_ALCによって選択されたアルファベットに応
じて信号EXT0〜3を形成する。
およびSYM1_ALは、コードワードがどのアルファ
ベットから取られるかを決定し、また前に説明したよう
に、アルファベット選択器によって決定される。極値ア
ルファベット選択器102は、信号EXTA0〜3、E
XTB0〜3またはEXTC0〜3の3つの集合の1つ
が、信号SYM1_ALA、SYM1_ALBおよびS
YM1_ALCによって選択されたアルファベットに応
じて信号EXT0〜3を形成する。
【0057】実行ディジタル和が非極値であるときに
は、非極値アルファベット選択器104が利用されて、
信号NEXTA0〜3、NEXTB0〜3またはNEX
TC0〜3の3つの集合の1つがアルファベット選択信
号SYM1_ALA、SYM1_ALBおよびSYM1
_ALCに応じて出力信号NEXT1〜3を形成するよ
うに接続される。表1によれば、信号NEXTA0〜3
は非極値アルファベットBのコードワードのトリット位
置を表わしており、また信号NEXTC0〜3は非極値
アルファベットCのコードワードのトリット位置を表わ
している。
は、非極値アルファベット選択器104が利用されて、
信号NEXTA0〜3、NEXTB0〜3またはNEX
TC0〜3の3つの集合の1つがアルファベット選択信
号SYM1_ALA、SYM1_ALBおよびSYM1
_ALCに応じて出力信号NEXT1〜3を形成するよ
うに接続される。表1によれば、信号NEXTA0〜3
は非極値アルファベットBのコードワードのトリット位
置を表わしており、また信号NEXTC0〜3は非極値
アルファベットCのコードワードのトリット位置を表わ
している。
【0058】アルファベット集合選択器100は、信号
EXTREMEによって制御されて、信号EXT0〜3
またはNEXT0〜3のいずれかを接続して出力信号C
W1_TT0〜3を形成する。したがってアルファベッ
ト集合選択器100は、表Iの左側または右側のいずれ
のアルファベットを、実行ディジタル和が極値であるか
または非極値であるかにしたがって用いるかを決定す
る。
EXTREMEによって制御されて、信号EXT0〜3
またはNEXT0〜3のいずれかを接続して出力信号C
W1_TT0〜3を形成する。したがってアルファベッ
ト集合選択器100は、表Iの左側または右側のいずれ
のアルファベットを、実行ディジタル和が極値であるか
または非極値であるかにしたがって用いるかを決定す
る。
【0059】コードワード選択器112への入力はクロ
ック信号TXCLKによってラッチされ、またAディス
パリティ選択器106、Bディスパリティ選択器10
8、Cディスパリティ選択器110、極値アルファベッ
ト選択器102、非極値アルファベット選択器104お
よびアルファベット集合選択器100においては、すべ
てそれらのイネーブルおよびクロック入力はクロック信
号TXCLKD1によってラッチされ、これらの制御入
力は符号化すべきすべての新しい記号に対してクロック
信号TXCLKおよびTXCLKD1の各周期毎に更新
される。コードワード選択器112は、パリティ発生器
50のクロック動作を行なうのと同じクロック信号TX
CLKによってクロック動作を開始する。しかし、図5
に示すように第1のアルファベットコーダの別のエレメ
ントをクロック動作するクロック信号は、信号SYM1
ALA、SYM1_ALB、およびSYM1_ALC
が符号化すべき新しい記号に応じてそれぞれの新しい値
に定着するための時間を持つことができるように、クロ
ック信号TXCLKよりも遅延しなければならない。し
たがって、クロック信号TXCLKD1は、わずかに遅
延したクロック信号TXCLKにすぎない。
ック信号TXCLKによってラッチされ、またAディス
パリティ選択器106、Bディスパリティ選択器10
8、Cディスパリティ選択器110、極値アルファベッ
ト選択器102、非極値アルファベット選択器104お
よびアルファベット集合選択器100においては、すべ
てそれらのイネーブルおよびクロック入力はクロック信
号TXCLKD1によってラッチされ、これらの制御入
力は符号化すべきすべての新しい記号に対してクロック
信号TXCLKおよびTXCLKD1の各周期毎に更新
される。コードワード選択器112は、パリティ発生器
50のクロック動作を行なうのと同じクロック信号TX
CLKによってクロック動作を開始する。しかし、図5
に示すように第1のアルファベットコーダの別のエレメ
ントをクロック動作するクロック信号は、信号SYM1
ALA、SYM1_ALB、およびSYM1_ALC
が符号化すべき新しい記号に応じてそれぞれの新しい値
に定着するための時間を持つことができるように、クロ
ック信号TXCLKよりも遅延しなければならない。し
たがって、クロック信号TXCLKD1は、わずかに遅
延したクロック信号TXCLKにすぎない。
【0060】さらに図2に戻って説明する。3進出力シ
フトレジスタ6を並列にロードする回線74上のクロッ
ク信号TXCLKD2は、信号CW2_TT0〜3が出
力3進シフトレジスタへシフトされる前に定着化できる
ように、クロック信号TXCLKD1に比例して遅延す
ることが重要である。トリットはクロック信号TXCL
Kの4倍の周波数を持ち、クロック信号TXCLKD2
に比例して遅延するクロックSERTXCLKによって
連続して出力シフトレジスタからクロック動作される。
フトレジスタ6を並列にロードする回線74上のクロッ
ク信号TXCLKD2は、信号CW2_TT0〜3が出
力3進シフトレジスタへシフトされる前に定着化できる
ように、クロック信号TXCLKD1に比例して遅延す
ることが重要である。トリットはクロック信号TXCL
Kの4倍の周波数を持ち、クロック信号TXCLKD2
に比例して遅延するクロックSERTXCLKによって
連続して出力シフトレジスタからクロック動作される。
【0061】したがって、クロック信号TXCLKのエ
ッジには、符号器2への入力部に与えられた新しい記号
ペアに応じて、そのペアの第1の記号の4ビットSYM
1_TB1〜4がコードワード選択器112中にラッチ
され、1列のアルファベットメモリ114が回線120
の1つによって選択される。クロック信号TXCLKD
1のエッジは次に第1のアルファベットコーダ54の別
の回路をラッチし、新しい記号に応じて送信される新し
いコードワードが信号CW1_TT0〜3として出力3
進シフトレジスタ6に出力される。次いでクロック信号
TXCLKD2のエッジは、3進シフトレジスタを並列
にロードし、連続して送信されるコードワードがその後
クロック信号TXCLKD2の制御の下にシフトされ
る。
ッジには、符号器2への入力部に与えられた新しい記号
ペアに応じて、そのペアの第1の記号の4ビットSYM
1_TB1〜4がコードワード選択器112中にラッチ
され、1列のアルファベットメモリ114が回線120
の1つによって選択される。クロック信号TXCLKD
1のエッジは次に第1のアルファベットコーダ54の別
の回路をラッチし、新しい記号に応じて送信される新し
いコードワードが信号CW1_TT0〜3として出力3
進シフトレジスタ6に出力される。次いでクロック信号
TXCLKD2のエッジは、3進シフトレジスタを並列
にロードし、連続して送信されるコードワードがその後
クロック信号TXCLKD2の制御の下にシフトされ
る。
【0062】第2のアルファベットコーダ56と出力3
進シフトレジスタ8の動作は、信号を適切に変更させた
場合には、第1のアルファベットコーダ54と出力3進
シフトレジスタ6の動作と同じである。第1と第2のア
ルファベットコーダが並列に作動するので、通過クロッ
ク信号TXCLKの周期に応じて、コードワードCW1
_TT0〜3とCW2_TT0〜3のペアが記号SYM
1_TB0〜4とSYM2_TB0〜4のペアから発生
する。
進シフトレジスタ8の動作は、信号を適切に変更させた
場合には、第1のアルファベットコーダ54と出力3進
シフトレジスタ6の動作と同じである。第1と第2のア
ルファベットコーダが並列に作動するので、通過クロッ
ク信号TXCLKの周期に応じて、コードワードCW1
_TT0〜3とCW2_TT0〜3のペアが記号SYM
1_TB0〜4とSYM2_TB0〜4のペアから発生
する。
【0063】図6に本発明の好ましい実施の形態にした
がう第1の実行ディジタル和計算器58の構成を示す。
第1の実行ディジタル和計算器は4つの3進から2進へ
の変換器170〜176、マグニチュード符号計算器1
78、2進加算器180、および3ビットレジスタ18
2を有している。各3進から2進への変換器170〜1
76は、入力として回線18a〜18dのそれぞれの3
進ビットCW1_TT0〜3を受信し、回線184a〜
184dの入力トリットの値を表わすそれぞれの信号M
AG0〜MAG3を発生し、また回線186a〜186
dの入力トリットの符号を表わすそれぞれの信号S0〜
S3を発生し、回線72のクロック信号TXCLKを受
信する。マグニチュード符号計算器178は入力として
信号MAG0〜3およびS0〜3を受信し、回線188
a、188b、および188cの信号CWLSB、CW
MSB、およびCWSをそれぞれ出力する。2進加算器
180は、回線190a、190b、および190cの
信号PREVLSB、PREVMSB、およびPREV
Sと共に、入力として信号CWLSB、CWMSB、お
よびCWSをそれぞれ受信し、回線68a、68b、お
よび68cの信号SYM1_LSB、SYM1_MS
B、およびSYM1_SIGNをそれぞれ発生する。3
ビットレジスタ182は、3ビット入力として信号SY
M1_LSB、SYM1_MSB0、およびSYM1_
SIGNを受信し、それぞれの3ビット出力として信号
PREVLSB、PREVMSB、およびPREVSを
発生し、クロック信号TXCLKによってクロック動作
される。
がう第1の実行ディジタル和計算器58の構成を示す。
第1の実行ディジタル和計算器は4つの3進から2進へ
の変換器170〜176、マグニチュード符号計算器1
78、2進加算器180、および3ビットレジスタ18
2を有している。各3進から2進への変換器170〜1
76は、入力として回線18a〜18dのそれぞれの3
進ビットCW1_TT0〜3を受信し、回線184a〜
184dの入力トリットの値を表わすそれぞれの信号M
AG0〜MAG3を発生し、また回線186a〜186
dの入力トリットの符号を表わすそれぞれの信号S0〜
S3を発生し、回線72のクロック信号TXCLKを受
信する。マグニチュード符号計算器178は入力として
信号MAG0〜3およびS0〜3を受信し、回線188
a、188b、および188cの信号CWLSB、CW
MSB、およびCWSをそれぞれ出力する。2進加算器
180は、回線190a、190b、および190cの
信号PREVLSB、PREVMSB、およびPREV
Sと共に、入力として信号CWLSB、CWMSB、お
よびCWSをそれぞれ受信し、回線68a、68b、お
よび68cの信号SYM1_LSB、SYM1_MS
B、およびSYM1_SIGNをそれぞれ発生する。3
ビットレジスタ182は、3ビット入力として信号SY
M1_LSB、SYM1_MSB0、およびSYM1_
SIGNを受信し、それぞれの3ビット出力として信号
PREVLSB、PREVMSB、およびPREVSを
発生し、クロック信号TXCLKによってクロック動作
される。
【0064】符号化すべき新しい記号がクロック信号T
XCLKの制御によって符号器2に与えられると、送信
されたばかりのコードワードのトリットが3進から2進
への変換器170〜176にラッチされ、これらのトリ
ットの2進等価値がマグニチュード符号計算器178内
に合計される。マグニチュード符号計算器178は送信
されたばかりのコードワードのディスパリティを表わす
これらのビットの和を、信号CWLSB、CWMSB、
およびCWSとして与える。信号CWLSBは送信され
たばかりのコードワードのディスパリティの最下位ビッ
トを表わし、信号CWMSBは送信されたばかりのコー
ドワードのディスパリティの最上位ビットを表わし、ま
た信号CWSは送信されたばかりのコードワードのディ
スパリティの符号を表わす。クロック信号TXCLKの
制御の下に、レジスタ182もまた、3進から2進への
変換器170〜176にラッチされ、そのディスパリテ
ィが現在信号CWLSB、CWMSB、およびCWSと
表わされるコードワードが送信されるのに先だって、最
下位ビット、最上位ビット、およびコードの実行ディジ
タル和計算器の符号を表わす更新された信号PREVL
SB、PREVMSB、およびPREVSを2進加算器
180の入力部に与える。2進加算器180は、信号S
YM1_LSB、SYM1_MSB、およびSYM1_
SIGNによって表わされる更新された実行ディジタル
和計算器を供するために、送信されたばかりのコードワ
ードのディスパリティを実行ディジタル和計算器に加え
る。SYM1_LSBは現在の実行ディジタル和計算器
の最下位のビットを表わし、SYM1_MSBは現在の
実行ディジタル和計算器の最上位のビットを表わし、ま
たSYM1_SIGNは現在の実行ディジタル和計算器
の符号を表わす。信号SYM1_LSB、SYM1_M
SB、およびSYM1_SIGNは次に、図5を参照し
て上記で述べたとおり、イネーブルを更新し、遅延クロ
ック信号TXCLKD1の次のエッジの第1のアルファ
ベットコーダ54の選択回路の入力を選択する。
XCLKの制御によって符号器2に与えられると、送信
されたばかりのコードワードのトリットが3進から2進
への変換器170〜176にラッチされ、これらのトリ
ットの2進等価値がマグニチュード符号計算器178内
に合計される。マグニチュード符号計算器178は送信
されたばかりのコードワードのディスパリティを表わす
これらのビットの和を、信号CWLSB、CWMSB、
およびCWSとして与える。信号CWLSBは送信され
たばかりのコードワードのディスパリティの最下位ビッ
トを表わし、信号CWMSBは送信されたばかりのコー
ドワードのディスパリティの最上位ビットを表わし、ま
た信号CWSは送信されたばかりのコードワードのディ
スパリティの符号を表わす。クロック信号TXCLKの
制御の下に、レジスタ182もまた、3進から2進への
変換器170〜176にラッチされ、そのディスパリテ
ィが現在信号CWLSB、CWMSB、およびCWSと
表わされるコードワードが送信されるのに先だって、最
下位ビット、最上位ビット、およびコードの実行ディジ
タル和計算器の符号を表わす更新された信号PREVL
SB、PREVMSB、およびPREVSを2進加算器
180の入力部に与える。2進加算器180は、信号S
YM1_LSB、SYM1_MSB、およびSYM1_
SIGNによって表わされる更新された実行ディジタル
和計算器を供するために、送信されたばかりのコードワ
ードのディスパリティを実行ディジタル和計算器に加え
る。SYM1_LSBは現在の実行ディジタル和計算器
の最下位のビットを表わし、SYM1_MSBは現在の
実行ディジタル和計算器の最上位のビットを表わし、ま
たSYM1_SIGNは現在の実行ディジタル和計算器
の符号を表わす。信号SYM1_LSB、SYM1_M
SB、およびSYM1_SIGNは次に、図5を参照し
て上記で述べたとおり、イネーブルを更新し、遅延クロ
ック信号TXCLKD1の次のエッジの第1のアルファ
ベットコーダ54の選択回路の入力を選択する。
【0065】第2の実行ディジタル和計算器60は、第
1の実行ディジタル和計算器58と同じで、コードワー
ド・ペアの第2のコードワードの対応するビットについ
て同時に演算を行なう。
1の実行ディジタル和計算器58と同じで、コードワー
ド・ペアの第2のコードワードの対応するビットについ
て同時に演算を行なう。
【0066】図7は図1の復号器4の構成を示すブロッ
ク線図である。図7にはまた図1の入力3進レジスタ1
0および12が含まれる。復号器4は第1の復号化メモ
リ200、第2の復号化メモリ202、第1のアルファ
ベット復号化回路204、第2の復号化メモリ206、
ビット回復回路208、パリティ検査器210、および
ORゲート212を有する。
ク線図である。図7にはまた図1の入力3進レジスタ1
0および12が含まれる。復号器4は第1の復号化メモ
リ200、第2の復号化メモリ202、第1のアルファ
ベット復号化回路204、第2の復号化メモリ206、
ビット回復回路208、パリティ検査器210、および
ORゲート212を有する。
【0067】第1の復号化メモリ200は、回線42の
信号CW1_RT0〜3を受信し、回線46の信号SY
M1_RB1〜4、回線214a、214b、および2
14cのそれぞれの信号SYM1_RXCWMSB、S
YM1_RXCWLSB、およびSYM1_RXCW
S、ならびに回線218の信号CW1_RXERROR
を出力する。第2の復号化メモリ202は回線44の信
号CW2 RT0〜3を受信し、回線46の信号SYM
2_RB1〜4、回線216a、216b、および21
6cのそれぞれの信号SYM2_RXCWMSB、SY
M2_RXCWLSB、およびSYM2_RXCWS、
ならびに回線220の信号CW2_RXERRORを出
力する。第1のアルファベット復号化回路204は入力
として信号SYM1_RXCWMSB、SYM1_RX
CWLSB、およびSYM1_RXCWSを受信し、回
線224a、224b、224cのそれぞれの出力SY
M1_RALA、SYM1_RALB、およびSYM1
_RALC、ならびに回線215の信号SYM1_ER
RORを発生する。第2のペアアルファベット復号化回
路206は、入力として信号SYM1_RXCWMS
B、SYM1_RXCWLSB、およびSYM1_RX
CWSを受信し、回線226a、226b、226cの
それぞれの出力SYM2_RALA、SYM2_RAL
B、およびSYM2_RALC、ならびに回線217の
信号SYM2_ERRORを発生する。ビット回復回路
208は、入力として信号SYM1_RALA、SYM
1_RALB、SYM1_RALC、SYM2_RAL
A、SYM2_RALB、およびSYM2_RALCを
入力し、回線228の信号RX_PARと共に、出力と
して回線46aの信号SYM1_RB0、および回線4
8aの信号SYM2_RB0を発生する。パリティ検査
器210は、入力として信号CW1_RB0、CW2_
RB0、およびRX_PARを入力し、回線230の信
号PAR_ERRORを発生する。ORゲート212
は、信号CW1_ERROR、CW2_ERROR、P
AR_ERROR、SYM1_ERROR、およびSY
M2_ERRORをそれぞれ受信する5つの入力部を有
しており、回線232の出力RX_ERRORを発生す
る。第1と第2の復号化メモリは、回線222のクロッ
ク信号RXCLKD1を受信し、第1と第2のアルファ
ベット復号化回路は、クロック信号RXCLKばかりで
なく回線223のクロック信号RXCLKD2をそれぞ
れ受信し、またパリティ検査器は回線229のクロック
信号RXCLKD3を受信する。入力3進シフトレジス
タ10および12は、回線234のクロック信号RXS
ERCLKおよび回線221のクロック信号RXCLK
を受信する。
信号CW1_RT0〜3を受信し、回線46の信号SY
M1_RB1〜4、回線214a、214b、および2
14cのそれぞれの信号SYM1_RXCWMSB、S
YM1_RXCWLSB、およびSYM1_RXCW
S、ならびに回線218の信号CW1_RXERROR
を出力する。第2の復号化メモリ202は回線44の信
号CW2 RT0〜3を受信し、回線46の信号SYM
2_RB1〜4、回線216a、216b、および21
6cのそれぞれの信号SYM2_RXCWMSB、SY
M2_RXCWLSB、およびSYM2_RXCWS、
ならびに回線220の信号CW2_RXERRORを出
力する。第1のアルファベット復号化回路204は入力
として信号SYM1_RXCWMSB、SYM1_RX
CWLSB、およびSYM1_RXCWSを受信し、回
線224a、224b、224cのそれぞれの出力SY
M1_RALA、SYM1_RALB、およびSYM1
_RALC、ならびに回線215の信号SYM1_ER
RORを発生する。第2のペアアルファベット復号化回
路206は、入力として信号SYM1_RXCWMS
B、SYM1_RXCWLSB、およびSYM1_RX
CWSを受信し、回線226a、226b、226cの
それぞれの出力SYM2_RALA、SYM2_RAL
B、およびSYM2_RALC、ならびに回線217の
信号SYM2_ERRORを発生する。ビット回復回路
208は、入力として信号SYM1_RALA、SYM
1_RALB、SYM1_RALC、SYM2_RAL
A、SYM2_RALB、およびSYM2_RALCを
入力し、回線228の信号RX_PARと共に、出力と
して回線46aの信号SYM1_RB0、および回線4
8aの信号SYM2_RB0を発生する。パリティ検査
器210は、入力として信号CW1_RB0、CW2_
RB0、およびRX_PARを入力し、回線230の信
号PAR_ERRORを発生する。ORゲート212
は、信号CW1_ERROR、CW2_ERROR、P
AR_ERROR、SYM1_ERROR、およびSY
M2_ERRORをそれぞれ受信する5つの入力部を有
しており、回線232の出力RX_ERRORを発生す
る。第1と第2の復号化メモリは、回線222のクロッ
ク信号RXCLKD1を受信し、第1と第2のアルファ
ベット復号化回路は、クロック信号RXCLKばかりで
なく回線223のクロック信号RXCLKD2をそれぞ
れ受信し、またパリティ検査器は回線229のクロック
信号RXCLKD3を受信する。入力3進シフトレジス
タ10および12は、回線234のクロック信号RXS
ERCLKおよび回線221のクロック信号RXCLK
を受信する。
【0068】作動中、回線234上のクロック信号RX
SERCLKの制御下において、入力3進シフトレジス
タ10は、逐次的に1連の第1の4つのトリット・コー
ドワードを回線38上の信号CW1 RXとして受信
し、また入力3進シフトレジスタ12は、逐次的に1連
の第2の4つのトリット・コードワードを回線40上の
信号CW2 RXとして受信する。同時に受信された第
1および第2のコードワードはコードワードの対を形成
する。逐次入力されたコードワードは、クロック信号R
XSERCLKの1/4の周波数を有するクロック信号
RXCLKの制御下において並列に入力3進シフトレジ
スタから出力される。したがって、第1のツイストペア
接続30上に伝送された逐次コードワードは、回線42
aから40d上の信号CW1 RT0−3として並列形
式で現われ、また第2のツイストペア接続32上に伝送
された逐次コードワードは、回線44aから44d上の
信号CW2 RTO−3として並列形式で現われる。コ
ードワードは、したがって、第1の復号化メモリ200
および第2の復号化メモリ202の各1つずつに対して
の並列形式で提示される。
SERCLKの制御下において、入力3進シフトレジス
タ10は、逐次的に1連の第1の4つのトリット・コー
ドワードを回線38上の信号CW1 RXとして受信
し、また入力3進シフトレジスタ12は、逐次的に1連
の第2の4つのトリット・コードワードを回線40上の
信号CW2 RXとして受信する。同時に受信された第
1および第2のコードワードはコードワードの対を形成
する。逐次入力されたコードワードは、クロック信号R
XSERCLKの1/4の周波数を有するクロック信号
RXCLKの制御下において並列に入力3進シフトレジ
スタから出力される。したがって、第1のツイストペア
接続30上に伝送された逐次コードワードは、回線42
aから40d上の信号CW1 RT0−3として並列形
式で現われ、また第2のツイストペア接続32上に伝送
された逐次コードワードは、回線44aから44d上の
信号CW2 RTO−3として並列形式で現われる。コ
ードワードは、したがって、第1の復号化メモリ200
および第2の復号化メモリ202の各1つずつに対して
の並列形式で提示される。
【0069】第1および第2の復号化メモリはクロック
信号RXCLKD1によりクロック動作を開始するの
で、コードワードはその中でラッチされる。クロック信
号RXCLKD1は遅延クロック信号RXCLKであ
る。したがって、入力3進シフトレジスタの並列出力
は、出力後まもなく復号化メモリ内にクロック入力され
る。第1および第2の復号化メモリは、両方とも表IV
のような簡単なルックアップテーブルを含んでいる。
信号RXCLKD1によりクロック動作を開始するの
で、コードワードはその中でラッチされる。クロック信
号RXCLKD1は遅延クロック信号RXCLKであ
る。したがって、入力3進シフトレジスタの並列出力
は、出力後まもなく復号化メモリ内にクロック入力され
る。第1および第2の復号化メモリは、両方とも表IV
のような簡単なルックアップテーブルを含んでいる。
【0070】表IVは表Iを反転させたもので、これら
の表はラッチした3進コードワードに対しては、4ビッ
ト2進復号化とコードワード・ディスパリティを示して
いることがわかる。それぞれのルックアップテーブル内
の各コードワードのディスパリティを記憶するというよ
りも、それぞれのルックアップテーブルから出力された
各コードワードのコードワード・ディスパリティを計算
する回路が提供されることになる。かかる回路は、図6
に関して上記したように、4つの3進−2進変換器、マ
グニチュード符号計算器を使用して構成することができ
る。
の表はラッチした3進コードワードに対しては、4ビッ
ト2進復号化とコードワード・ディスパリティを示して
いることがわかる。それぞれのルックアップテーブル内
の各コードワードのディスパリティを記憶するというよ
りも、それぞれのルックアップテーブルから出力された
各コードワードのコードワード・ディスパリティを計算
する回路が提供されることになる。かかる回路は、図6
に関して上記したように、4つの3進−2進変換器、マ
グニチュード符号計算器を使用して構成することができ
る。
【0071】したがって、入力信号CW1 RT0−3
に応答して復号化メモリの特定の行が選択され、よって
表IVのルックアップテーブルが選択され、また特定の4
ビット2進記号が信号SYM1 RB0−4として出力
され、また入力コードワードのディスパリティが信号S
YM1 RXCWMSB、SYM1 RXCWLSBお
よびSYM1 RXCWS信号として出力される。SY
M1 RXCWMSBは第1のコードワード・ディスパ
リティの最上位のビットであり、信号SYM1RXCW
LSBは第1のコードワード・ディスパリティの最下位
のビットであり、また信号SYM1 RXCWSはコー
ドワード・ディスパリティの符号を表す。第1のコード
ワード・ディスパリティは、下記に記述するように、ア
ルファベットであって、そこからコードワードを符号化
したアルファベットを確定するために使用される。
に応答して復号化メモリの特定の行が選択され、よって
表IVのルックアップテーブルが選択され、また特定の4
ビット2進記号が信号SYM1 RB0−4として出力
され、また入力コードワードのディスパリティが信号S
YM1 RXCWMSB、SYM1 RXCWLSBお
よびSYM1 RXCWS信号として出力される。SY
M1 RXCWMSBは第1のコードワード・ディスパ
リティの最上位のビットであり、信号SYM1RXCW
LSBは第1のコードワード・ディスパリティの最下位
のビットであり、また信号SYM1 RXCWSはコー
ドワード・ディスパリティの符号を表す。第1のコード
ワード・ディスパリティは、下記に記述するように、ア
ルファベットであって、そこからコードワードを符号化
したアルファベットを確定するために使用される。
【0072】受信したコードワードのディスパリティが
ゼロのときには、復号化の目的のために、受信したコー
ドワードがその中にゼロを2つ保有しているか、または
ゼロを保有していないかを知る必要がある。本発明のこ
の実施の形態では、コードワード・ディスパリティがゼ
ロのときには、信号SYM1 RXCWSはコードワー
ドがゼロを2つ含んでいるかゼロを含んでいないかを指
示するために使用される。
ゼロのときには、復号化の目的のために、受信したコー
ドワードがその中にゼロを2つ保有しているか、または
ゼロを保有していないかを知る必要がある。本発明のこ
の実施の形態では、コードワード・ディスパリティがゼ
ロのときには、信号SYM1 RXCWSはコードワー
ドがゼロを2つ含んでいるかゼロを含んでいないかを指
示するために使用される。
【0073】第2の復号化メモリの動作は第1の復号化
メモリの動作と同じであり、適切な異なる信号を伴って
いる。第2のコードワードのディスパリティは、回線2
16aから216c上に2進形式で出力される。信号S
YM2 RXCWMSBは第2のコードワード・ディス
パリティの最上位のビットであり、信号SYM2 RX
CWLSBは第2のコードワード・ディスパリティの最
下位のビットであり、また信号SYM2 RXCWSは
第2のコードワード・ディスパリティの符号を表す。第
2のコードワードのディスパリティは、同様に第2のコ
ードワードを符号化したアルファベットを確定するため
に使用される。
メモリの動作と同じであり、適切な異なる信号を伴って
いる。第2のコードワードのディスパリティは、回線2
16aから216c上に2進形式で出力される。信号S
YM2 RXCWMSBは第2のコードワード・ディス
パリティの最上位のビットであり、信号SYM2 RX
CWLSBは第2のコードワード・ディスパリティの最
下位のビットであり、また信号SYM2 RXCWSは
第2のコードワード・ディスパリティの符号を表す。第
2のコードワードのディスパリティは、同様に第2のコ
ードワードを符号化したアルファベットを確定するため
に使用される。
【0074】コードワード −−−−、0000、およ
び++++は使用されないので、これらのコードワード
が検出したときには、復号化メモリのルックアップテー
ブルはそれぞれのエラー信号CW1 ERRORおよび
CW2 ERRORを出力する。
び++++は使用されないので、これらのコードワード
が検出したときには、復号化メモリのルックアップテー
ブルはそれぞれのエラー信号CW1 ERRORおよび
CW2 ERRORを出力する。
【0075】第1および第2のコードワードのディスパ
リティを表すビットは、第1のアルファベット復号化回
路204および第2のアルファベット復号化回路206
のそれぞれへの入力を形成する。第1のアルファベット
復号化204回路の動作を、ここで図8に関連して以下
に記述する。
リティを表すビットは、第1のアルファベット復号化回
路204および第2のアルファベット復号化回路206
のそれぞれへの入力を形成する。第1のアルファベット
復号化204回路の動作を、ここで図8に関連して以下
に記述する。
【0076】図8に関して、第1のアルファベット復号
化回路は、2進加算器240、3ビットラッチ242お
よびアルファベット復号化メモリ244を含んでいる。
2進加算器は、信号SYM1 RXCWMSB、SYM
1 RXCWLSBおよびSYM1 RXCWSを第1
の入力集合として受信し、またそれぞれの回線246
a、246bおよび246c上のSYM1 RXSUM
MSB、SYM1 RXSUMLSBおよびSYM1
RXSUMSを受信する。2進加算器はそれぞれの回線
248a、248bおよび248c上にSYM1 RX
MSB、SYM1RXLSBおよびSYM1 RXSを
出力する。ラッチ242は信号SYM1RXMSB、S
YM1 RXLSBおよびSYM1 RXSを受信し、
クロック信号RXCLKの制御下において信号SYM1
RXSUMMSB、SYM1RXSUMLSBおよび
SYM1 RXSUMSを出力する。アルファベット復
号化メモリは、第1の入力集合として、信号SYM1
RXCWMSB、SYM1 RXCWLSBおよびSY
M1 RXCWSを受信し、第2の入力集合として、信
号SYM1 RXMSB、SYM1 RXLSBおよび
SYM1 RXSを受信し、また回線224a、224
bおよび224c上に信号SYM1 RALA、SYM
1 RALBおよびSYM1 RALCを出力し、また
クロック信号RXCLKD2の制御下において信号SY
M1 ERRORを出力する。
化回路は、2進加算器240、3ビットラッチ242お
よびアルファベット復号化メモリ244を含んでいる。
2進加算器は、信号SYM1 RXCWMSB、SYM
1 RXCWLSBおよびSYM1 RXCWSを第1
の入力集合として受信し、またそれぞれの回線246
a、246bおよび246c上のSYM1 RXSUM
MSB、SYM1 RXSUMLSBおよびSYM1
RXSUMSを受信する。2進加算器はそれぞれの回線
248a、248bおよび248c上にSYM1 RX
MSB、SYM1RXLSBおよびSYM1 RXSを
出力する。ラッチ242は信号SYM1RXMSB、S
YM1 RXLSBおよびSYM1 RXSを受信し、
クロック信号RXCLKの制御下において信号SYM1
RXSUMMSB、SYM1RXSUMLSBおよび
SYM1 RXSUMSを出力する。アルファベット復
号化メモリは、第1の入力集合として、信号SYM1
RXCWMSB、SYM1 RXCWLSBおよびSY
M1 RXCWSを受信し、第2の入力集合として、信
号SYM1 RXMSB、SYM1 RXLSBおよび
SYM1 RXSを受信し、また回線224a、224
bおよび224c上に信号SYM1 RALA、SYM
1 RALBおよびSYM1 RALCを出力し、また
クロック信号RXCLKD2の制御下において信号SY
M1 ERRORを出力する。
【0077】ラッチ242の出力上の信号SYM1 R
XSUMMSB、SYM1 RXSUMLSBおよびS
YM1 RXSUMSは、受信した前のコードワードま
でのコードの実行ディジタル和である、すなわちそのデ
ィスパリティが信号SYM1RXCWMSB、SYM1
RXCWLSBおよびSYM1 RXCWSとして現
在表されてるコードワードの直前に受信したコードワー
ドである。信号SYM1 RXSUMMSBは実行ディ
ジタル和の最上位のビットを表し、信号SYM1 RX
SUMLSBは実行ディジタル和の最下位のビットを表
し、また信号SYM1 RXSUMSは実行ディジタル
和の符号を表す。2進加算器は、現コードワード・ディ
スパリティを前の実行ディジタル和に加えて、現在受信
しているコードワードのディスパリティを含んでいる新
しい実行ディジタル和を信号SYM1 RXMSB、S
YM1 RXLSBおよびSYM1 RXSとして発生
させる。信号SYM1 RXMSBは新しい実行ディジ
タル和の最上位のビットを表し、信号SYM1 RXL
SBは新しい実行ディジタル和の最下位のビットを表
し、また信号SYM1 RXSは新しい実行ディジタル
和の符号を表す。
XSUMMSB、SYM1 RXSUMLSBおよびS
YM1 RXSUMSは、受信した前のコードワードま
でのコードの実行ディジタル和である、すなわちそのデ
ィスパリティが信号SYM1RXCWMSB、SYM1
RXCWLSBおよびSYM1 RXCWSとして現
在表されてるコードワードの直前に受信したコードワー
ドである。信号SYM1 RXSUMMSBは実行ディ
ジタル和の最上位のビットを表し、信号SYM1 RX
SUMLSBは実行ディジタル和の最下位のビットを表
し、また信号SYM1 RXSUMSは実行ディジタル
和の符号を表す。2進加算器は、現コードワード・ディ
スパリティを前の実行ディジタル和に加えて、現在受信
しているコードワードのディスパリティを含んでいる新
しい実行ディジタル和を信号SYM1 RXMSB、S
YM1 RXLSBおよびSYM1 RXSとして発生
させる。信号SYM1 RXMSBは新しい実行ディジ
タル和の最上位のビットを表し、信号SYM1 RXL
SBは新しい実行ディジタル和の最下位のビットを表
し、また信号SYM1 RXSは新しい実行ディジタル
和の符号を表す。
【0078】したがって、アルファベット復号化メモリ
244への2つの入力集合は、受信したコードワードの
ディスパリティおよび新しいコードワードが受信された
後のコードの新しい実行ディジタル和を表す。これらの
2つの値は、クロック信号RXCLKD2の制御下にお
いて、アルファベット復号化メモリ内にラッチされる。
アルファベット復号化メモリはルックアップテーブルを
記憶する。ルックアップテーブルの内容は表Vに示す。
244への2つの入力集合は、受信したコードワードの
ディスパリティおよび新しいコードワードが受信された
後のコードの新しい実行ディジタル和を表す。これらの
2つの値は、クロック信号RXCLKD2の制御下にお
いて、アルファベット復号化メモリ内にラッチされる。
アルファベット復号化メモリはルックアップテーブルを
記憶する。ルックアップテーブルの内容は表Vに示す。
【0079】表Vに関して、受信したコードワード・デ
ィスパリティはアルファベット復号化メモリの行アドレ
スを形成し、またコードの新しい実行ディジタル和はア
ルファベット復号化メモリの列アドレスを形成する。し
たがって、アルファベット復号化メモリの出力の1つは
受信したコードワードおよび新しい実行ディジタル和の
ディスパリティのマグニチュード符号に依存して高く設
定され、コードワードが符号化されたアルファベットが
確定される。上記に説明したように、コードワード・デ
ィスパリティの値がゼロのときには、ディスパリティの
符号は、コードワードがゼロを2つ有するかゼロを有し
ていないのかを指示する。よって、信号SYM1 RA
LA、SYM1 RALBまたはSYM1 RALCの
1つが設定される。また受信コードワード・ディスパリ
ティおよび新実行ディジタル和の組み合わせが幾つかあ
り、これはエラーが生じたことを示すもので、このよう
な場合にはエラー信号SYM1 ERRORが設定され
ることを注意すべきである。
ィスパリティはアルファベット復号化メモリの行アドレ
スを形成し、またコードの新しい実行ディジタル和はア
ルファベット復号化メモリの列アドレスを形成する。し
たがって、アルファベット復号化メモリの出力の1つは
受信したコードワードおよび新しい実行ディジタル和の
ディスパリティのマグニチュード符号に依存して高く設
定され、コードワードが符号化されたアルファベットが
確定される。上記に説明したように、コードワード・デ
ィスパリティの値がゼロのときには、ディスパリティの
符号は、コードワードがゼロを2つ有するかゼロを有し
ていないのかを指示する。よって、信号SYM1 RA
LA、SYM1 RALBまたはSYM1 RALCの
1つが設定される。また受信コードワード・ディスパリ
ティおよび新実行ディジタル和の組み合わせが幾つかあ
り、これはエラーが生じたことを示すもので、このよう
な場合にはエラー信号SYM1 ERRORが設定され
ることを注意すべきである。
【0080】アルファベット復号化メモリ244はクロ
ック信号RXCLKD2によりクロック動作を開始し、
これは遅延クロック信号RXCLKD1であるため、ア
ルファベット復号化メモリへの入力は、ラッチ2進加算
器の出力が第1の復号化メモリ200の最新化された出
力に応答して最新化された後に整定する時間を有する。
ック信号RXCLKD2によりクロック動作を開始し、
これは遅延クロック信号RXCLKD1であるため、ア
ルファベット復号化メモリへの入力は、ラッチ2進加算
器の出力が第1の復号化メモリ200の最新化された出
力に応答して最新化された後に整定する時間を有する。
【0081】第2のアルファベット復号化回路206
は、アルファベットでそこから第2のコードワードが符
号化されたアルファベットを確定するために第1のペア
アルファベット復号化回路と全く同じ方法で同時に動作
し、したがって信号SYM2RALA、SYM2 RA
LBまたはSYM2 RALCまたはSYM2 ERR
ORの1つを設定する。
は、アルファベットでそこから第2のコードワードが符
号化されたアルファベットを確定するために第1のペア
アルファベット復号化回路と全く同じ方法で同時に動作
し、したがって信号SYM2RALA、SYM2 RA
LBまたはSYM2 RALCまたはSYM2 ERR
ORの1つを設定する。
【0082】個々のアルファベットでそこから各コード
が符号化された個々のアルファベットの確定は、次に、
対の各記号の第5のビットを確定するために、ビット回
復回路208によって使用される。ビット回復回路は、
信号SYM1 RALA、SYM1 RALB、SYM
1 RALC、SYM2 RALA、SYM2 RAL
BおよびSYM2 RALCの現在の状態に依存して出
力SYM1 RB0、SYM2 RB0およびRX P
ARを設定する組合せ論理を含んでいる。組合せ論理は
表VIにしたがって出力を設定する。表VIは表III
を反転したものである。
が符号化された個々のアルファベットの確定は、次に、
対の各記号の第5のビットを確定するために、ビット回
復回路208によって使用される。ビット回復回路は、
信号SYM1 RALA、SYM1 RALB、SYM
1 RALC、SYM2 RALA、SYM2 RAL
BおよびSYM2 RALCの現在の状態に依存して出
力SYM1 RB0、SYM2 RB0およびRX P
ARを設定する組合せ論理を含んでいる。組合せ論理は
表VIにしたがって出力を設定する。表VIは表III
を反転したものである。
【0083】各記号のために第5ビットSYM1 RB
0およびSYM2 RB0を発生させて復号化を完了
し、したがって、コンピュータを介して経由されるそれ
ぞれの集合46および48として、記号対の2つの記号
が並列に与えられる。好ましい実施の形態はパリティー
検査器210の形式でエラー検出回路もまた提供し、こ
れは単一ビットエラーを迅速に検出する。パリティー検
査器210の動作は図9に関連して説明する。
0およびSYM2 RB0を発生させて復号化を完了
し、したがって、コンピュータを介して経由されるそれ
ぞれの集合46および48として、記号対の2つの記号
が並列に与えられる。好ましい実施の形態はパリティー
検査器210の形式でエラー検出回路もまた提供し、こ
れは単一ビットエラーを迅速に検出する。パリティー検
査器210の動作は図9に関連して説明する。
【0084】図9に関連して、パリティー検査器210
は、ラッチSn−2 260、ラッチSn−1 26
2、およびラッチSn 264、2つのモジュロ−2加
算器266および268、および排他的ORゲート27
0を含んでいる。ラッチは全てクロック信号RXCLK
D3であって、ビット回復回路208の出力がパリティ
ー検査器内にラッチされる前に第1および第2のアルフ
ァベット復号化回路の最新化された出力に応答して整定
する時間を持てるようにクロック信号RXCLKD2関
連して遅延せしめられるクロック信号RXCLKD3に
よりクロック動作を開始する。
は、ラッチSn−2 260、ラッチSn−1 26
2、およびラッチSn 264、2つのモジュロ−2加
算器266および268、および排他的ORゲート27
0を含んでいる。ラッチは全てクロック信号RXCLK
D3であって、ビット回復回路208の出力がパリティ
ー検査器内にラッチされる前に第1および第2のアルフ
ァベット復号化回路の最新化された出力に応答して整定
する時間を持てるようにクロック信号RXCLKD2関
連して遅延せしめられるクロック信号RXCLKD3に
よりクロック動作を開始する。
【0085】モジュロ−2加算器266および268
は、それぞれ2つの入力および1つの出力を有する。モ
ジュロ−2加算器266は1つの入力としてラッチSn
−2260の出力を受信し、またもう1つの入力として
回線48a上にビットSYM2 RB0を受信する。モ
ジュロ−2加算器266の出力は、その入力のモジュロ
−2の和であり、ラッチSn−1 262への入力を形
成する。モジュロ−2加算器268は1つの入力として
回線46a上にビットSYM1 RB0を受信し、もう
1つの入力としてラッチSn−1 262の出力を受信
する。モジュロ−2加算器268の出力は、その入力の
モジュロ−2の和であり、ラッチSn−264への入力
を形成する。ラッチSn−264の出力は回線272上
に信号MATCHPARITYを形成し、またSn−ラ
ッチ260への入力を形成する。排他的ORは2つの入
力を受信し:回線228上に信号RX−PARおよび回
線272上に信号MATCHPARITY、また出力回
路271上に信号PARERRORを発生させる。
は、それぞれ2つの入力および1つの出力を有する。モ
ジュロ−2加算器266は1つの入力としてラッチSn
−2260の出力を受信し、またもう1つの入力として
回線48a上にビットSYM2 RB0を受信する。モ
ジュロ−2加算器266の出力は、その入力のモジュロ
−2の和であり、ラッチSn−1 262への入力を形
成する。モジュロ−2加算器268は1つの入力として
回線46a上にビットSYM1 RB0を受信し、もう
1つの入力としてラッチSn−1 262の出力を受信
する。モジュロ−2加算器268の出力は、その入力の
モジュロ−2の和であり、ラッチSn−264への入力
を形成する。ラッチSn−264の出力は回線272上
に信号MATCHPARITYを形成し、またSn−ラ
ッチ260への入力を形成する。排他的ORは2つの入
力を受信し:回線228上に信号RX−PARおよび回
線272上に信号MATCHPARITY、また出力回
路271上に信号PARERRORを発生させる。
【0086】パリティ検査器210は、排他的ORゲー
ト270を除き、符号器のパリティー発生器50と全く
同じである。信号MATCHPARITYは、パリティ
発生器50内に信号TX PARを発生させるために使
われたように、対応する記号対の回復ビットを使用して
パリティ検査器内に発生する。したがって、信号MAT
CHPARITYが回復パリティビットRX PARと
同一でないときには、エラーが生じていることになり信
号PAR ERRORが設定される。
ト270を除き、符号器のパリティー発生器50と全く
同じである。信号MATCHPARITYは、パリティ
発生器50内に信号TX PARを発生させるために使
われたように、対応する記号対の回復ビットを使用して
パリティ検査器内に発生する。したがって、信号MAT
CHPARITYが回復パリティビットRX PARと
同一でないときには、エラーが生じていることになり信
号PAR ERRORが設定される。
【0087】全てのエラー信号PAR ERROR、C
W1 ERROR、SYM1 ERROR、CW2 E
RROR、SYM2 ERRORは復号器4のORゲー
ト212に入力され、ORゲートの出力は復号器4を制
御する回路にエラーのフラグを立てるために用いられる
エラー信号RX ERRORを形成する。
W1 ERROR、SYM1 ERROR、CW2 E
RROR、SYM2 ERRORは復号器4のORゲー
ト212に入力され、ORゲートの出力は復号器4を制
御する回路にエラーのフラグを立てるために用いられる
エラー信号RX ERRORを形成する。
【0088】クロック信号RXCLK、RXCLKD
1、RXCLKD2、RXCLKD3およびRXSER
CLKのクロック信号源は、本発明の範囲を超えるもの
である。各クロック信号RXCLKD1、RXCLKD
2、RXCLKD3およびRXSERCLKは、クロッ
クRXCLKから誘導することもできる。クロックRX
CLKはクロック信号TXCLKから誘導し、またクロ
ック信号TXCLKに同期させることもできる。別の方
法として、クロック信号RXCLKは、オーバーサンプ
リングなどの技術を使用して復号器で入来コードワード
をから回復することもできる。
1、RXCLKD2、RXCLKD3およびRXSER
CLKのクロック信号源は、本発明の範囲を超えるもの
である。各クロック信号RXCLKD1、RXCLKD
2、RXCLKD3およびRXSERCLKは、クロッ
クRXCLKから誘導することもできる。クロックRX
CLKはクロック信号TXCLKから誘導し、またクロ
ック信号TXCLKに同期させることもできる。別の方
法として、クロック信号RXCLKは、オーバーサンプ
リングなどの技術を使用して復号器で入来コードワード
をから回復することもできる。
【0089】上記の好ましい実施の形態において、記号
の符号化用のコードワードを選択するためのアルファベ
ットグループは、コードの実行ディジタル和をはじめ種
々のパラメータを使用して選択できることを説明した。
これらのグループを選択するために実行ディジタル和を
使用することにより、コードワードの実行ディジタル和
は有限のバウンド内に維持されることになる。しかし、
他の異なる公知の技術を使用してアルファベットグルー
プを選択することも可能である。かかる技術の1つに、
符号化データをスクランブルし、このスクランブルした
データを使用してコードワードを選択するためのアルフ
ァベットグループを無作為に選択するものも含まれる。
このような技術によれば、コードが有限の境界内に留ま
る確率が高いために、統計的に直流平衡化されるコード
が達成される。
の符号化用のコードワードを選択するためのアルファベ
ットグループは、コードの実行ディジタル和をはじめ種
々のパラメータを使用して選択できることを説明した。
これらのグループを選択するために実行ディジタル和を
使用することにより、コードワードの実行ディジタル和
は有限のバウンド内に維持されることになる。しかし、
他の異なる公知の技術を使用してアルファベットグルー
プを選択することも可能である。かかる技術の1つに、
符号化データをスクランブルし、このスクランブルした
データを使用してコードワードを選択するためのアルフ
ァベットグループを無作為に選択するものも含まれる。
このような技術によれば、コードが有限の境界内に留ま
る確率が高いために、統計的に直流平衡化されるコード
が達成される。
【0090】
【表1】
【0091】
【表2】
【0092】
【表3】
【0093】
【表4】
【0094】
【表5】
【0095】
【表6】
【0096】
【表7】
【0097】
【表8】
【図1】本発明を実施するための伝送回路および受信回
路のブロック線図。
路のブロック線図。
【図2】図1の伝送回路で使用することのできる符号器
のブロック線図。
のブロック線図。
【図3】本発明の好ましい実施の形態にしたがうパリテ
ィ発生器の構成の説明図。
ィ発生器の構成の説明図。
【図4】図3のパリティ発生器の状態変換を示す格子
図。
図。
【図5】本発明の好ましい実施の形態にしたがうアルフ
ァベット符号器の構成の説明図。
ァベット符号器の構成の説明図。
【図6】本発明の好ましい実施の形態にしたがう実行デ
ィジタル和を計算するための回路の説明図。
ィジタル和を計算するための回路の説明図。
【図7】図1の受信回路で使用することのできる復号器
のブロック線図。
のブロック線図。
【図8】本発明の好ましい実施の形態にしたがうアルフ
ァベット復号器の構成の説明図。
ァベット復号器の構成の説明図。
【図9】本発明の好ましい実施の形態にしたがうパリテ
ィ検査器の構成の説明図。
ィ検査器の構成の説明図。
2 符号器 4 復号器 6 出力3進シフトレジスタ 10 入力3進シフトレジスタ 50 パリティ発生器 52 アルファベット選択器 54 第1のアルファベットコーダ 58 第1の実行ディジタル和計算器 100 アルファベット集合選択器 102 極値アルファベット選択器 104 非極値アルファベット選択器 106 Aディスパリティ選択器 170 3進−2進変換器 178 マグニチュード符号計算器 180 2進加算器 182 3ビットレジスタ 200 第1の復号化メモリ 204 第1のアルファベット復号化回路 208 ビット回復回路 210 パリティ検査器 212 理論和ゲート 240 2進加算器 242 ラッチ 244 アルファベット復号化メモリ 266 モジュロ2加算器 270 排他的ORゲート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−9152(JP,A) 特開 昭59−61340(JP,A) 特開 昭59−183559(JP,A) 米国特許4003041(US,A) (58)調査した分野(Int.Cl.6,DB名) H03M 7/14 H04L 25/49
Claims (22)
- 【請求項1】ソースから目標への伝送リンク上での伝送
のためにデータを符号化する方法において、 a)符号器の蓄積手段に3グループのコードワードを蓄
積して前記符号器を初期化し、前記グループは4トリッ
トコードワードの48の組み合わせから規定し、前記3
グループの各々は16のコードワードを含み、1グルー
プ内の各コードワードはそのグループ内の何れかの他の
コードワードから少なくとも2だけのハミング距離を有
していて各コードワードは5ビットシンボルから選択さ
れた4つの予め定められたビット位置の値の16の可能
な組み合わせの特定の一つと組み合わされてなり、 b)前記ソースから前記符号器の入力手段に5ビットシ
ンボルを出力し、 c)前記5ビットシンボルを受ける前記入力手段に応動
して前記符号器の前記蓄積手段中における前記グループ
の1を選択し、 d)前記入力手段で受けられた前記5ビットシンボルの
4つの予め定められたビット位置の値にしたがってコー
ドワードの前記選択されたグループから4トリットコー
ドを選択し、 e)前記符号器の出力手段から前記伝送リンクの前記目
標に前記選択された4トリットコードワードを伝送する
データの符号化方法。 - 【請求項2】請求項1記載のデータの符号化方法におい
て、 前記グループの一つを選択するステップは、 計算し、次いで間欠的に符号化されたシンボルの実行デ
ジタル和を用いるデータの符号化方法。 - 【請求項3】請求項1または2記載のデータの符号化方
法において、 前記グループの一つを選択するステップは、 前記5ビットシンボルの他のビットによって付加的なビ
ットを発生し、前記実行デジタル和とともに前記付加ビ
ットおよび前記他のビットを用いて前記グループを選択
するステップをさらに有するデータの符号化方法。 - 【請求項4】請求項3記載のデータの符号化方法におい
て、 前記付加ビットは、パリティビットであるデータの符号
化方法。 - 【請求項5】請求項4記載のデータの符号化方法におい
て、 前記付加ビットを発生するステップは、畳み込み関数を
用いるデータの符号化方法。 - 【請求項6】各々5つの2進ビットを有する一連のシン
ボルを受けるように接続された入力回路と、 4トリットコードワードの48の組み合わせから規定さ
れた16のコードワードを含む3グループを蓄積する手
段であって、1グループ内の各コードワードはそのグル
ープの何れかの他のコードワードから少なくとも2のハ
ミング距離を有し、各コードワードは1つの5ビットシ
ンボルから選択された4つの予め定められたビット位置
の値の16の組み合わせの特定の一つを組み合わされる
ものである蓄積する手段と、 シンボルを符号化するため、前記蓄積手段内のコードワ
ードの3つのグループの一つを選択するように接続され
たグループ選択回路と、 前記蓄積手段に接続され、そのシンボルのために選択さ
れた前記グループにしたがって前記5ビットシンボルの
4つのビット位置の値によりコードワードを発生する符
号化回路と、 前記符号化回路に接続され、一連の4トリットコードワ
ードを伝送する出力回路とをそなえたデータ伝送回路。 - 【請求項7】請求項6記載のデータ伝送回路において、 間欠的なコードワードの実行デジタル和を計算するため
の実行デジタル和計算回路をそなえ、前記グループ選択
回路は、間欠的な実行デジタル和を用いて前記3つのグ
ループの1を選択するようにしたデータ伝送回路。 - 【請求項8】請求項6または7記載のデータ伝送回路に
おいて、 前記グループ選択回路は、 前記入力回路で受けられた5ビットシンボルの第5番目
のビット位置の値により付加的なビットであって、前記
付加的なビットは前記5番目のビット位置の値とともに
用いられるものを発生する回路をそなえるデータ伝送回
路。 - 【請求項9】請求項8記載のデータ伝送回路において、 前記ビット発生回路は、パリティビット発生回路である
データ伝送回路。 - 【請求項10】ソースからの伝送リンク上で受けられた
一連のコードワードであって、各コードワードが4つの
3進トリットを有するものを、それぞれが5つの2進ビ
ットを有する一連のシンボルに、目標で復号化する方法
において、 a)復号器の蓄積手段に、前記コードワードを符号化す
る3グループのコードワードを蓄積することにより前記
復号器を初期化するステップであって、前記グループの
各々は4トリットコードワードの48の組み合わせから
選択された16のコードワードを有するものであり、1
つのグループ内の各コードワードはそのグループ内の何
れか他のコードワードから少なくとも2つのハミング距
離を有するものであり、各コードワードは4つの予め定
められたビット位置の値の16の組み合わせの特定の一
つと組み合わされたものであるステップ、 b)前記伝送リンク上の復号器の入力手段で一連の4ト
リットコードワードを受けるステップ、 c)前記目標に、前記復号器の前記入力手段で受けた各
コードワードの4つの3進トリットにより前記復号器の
出力手段に4つの2進ビットを出力するステップ、 d)前記復号器の前記入力手段で受けられた各コードワ
ードのディスパリティを決定するステップ、 e)前記復号器の前記入力手段で受けられた一連のコー
ドワードの実行デジタル和を計算するステップ、 f)前記実行デジタル和およびディスパリティを用いて
前記復号器の前記蓄積手段における3グループのコード
ワードの一つを選択するステップ、 g)前記決定されたグループにしたがい4つの2進ビッ
トの各組に5番目の2進ビットを発生するステップ、 h)前記復号器の出力手段で前記目標に前記5番目の2
進ビットを出力するステップ、 をそなえた一連のコードワードを復号化する方法。 - 【請求項11】請求項10記載のコードワードを復号化
する方法において、 前記5番目のビットを発生するステップは、 前記決定されたグループにしたがって第1のパリティビ
ットを発生し、 前記5番目の2進ビットにより第2のパリティビットを
発生し、 前記第1および第2のビットを比較し、前記ビットの差
がエラーを示すコードワードを復号化する方法。 - 【請求項12】請求項11記載のコードワードを復号化
する方法において、 前記第2パリティビットを発生するステップは、畳み込
み関数を用いるコードワードを復号化する方法。 - 【請求項13】それぞれ4トリットを有する一連のコー
ドワードを受ける入力回路と、 コードワードをそれぞれ4つの2進ビットを有する一連
のシーケンスに変換する変換回路と、 各コードワードのディスパリティを決定する回路と、 間欠的なコードワードの実行デジタル和を計算する回路
と、 前記実行デジタル和およびディスパリティにより決定さ
れた各グループにしたがって第5の2進ビットを発生す
るビット発生回路であって、前記グループは前記シンボ
ルが符号化されるものであり各グループが4トリットコ
ードワードの48の組み合わせから規定される16のコ
ードワードを有し、1グループ内の各コードワードはそ
のグループ内の何れか他のコードワードから少なくとも
2のハミング距離を有し、各コードワードは4ビットの
特定の結合と組み合わされるビット発生回路と、 前記4つの2進ビットの組および前記ビット発生回路に
より発生された前記第5のビットをそれぞれ有するシン
ボル発生用出力回路とをそなえたデータ受信回路。 - 【請求項14】請求項13記載のデータ受信回路におい
て、 前記決定されたグループにしたがって第1のパリティビ
ットを発生する第1パリティビット発生器と、 前記第5の2進ビットにより第2のパリティビットを発
生する第2のパリティビット発生器と、 前記第1および第2のパリティビットを比較する比較回
路であって、前記ビットの差がエラーを表す比較回路と
をそなえたデータ受信回路。 - 【請求項15】請求項6ないし9または13ないし14
記載のデータ受信回路において、 前記グループは、+1のディスパリティを持つコードワ
ードを含む第1のグループ、−1のディスパリティを持
つコードワードを含む第2のグループ、および0のディ
スパリティを持つ第3のグループをそなえ、前記実行デ
ジタル和が+2より小さくかつ−2より大きいとき使用
されるデータ受信回路。 - 【請求項16】請求項15記載のデータ受信回路におい
て、 3対に構成された6つの更なるグループがあり、 各対は、各シンボルに対して合致したまたは反対のディ
スパリティを持つ一対のコードワードを含み、前記第1
の対は+1または−1のディスパリティを持つコードワ
ードを含み、前記第2の対は+2または−2のディスパ
リティを持つコードワードを含み、前記第3のグループ
は+3または−3のディスパリティを持つコードワード
を含み、実行デジタル和が±2であるとき用いるデータ
受信回路。 - 【請求項17】請求項16記載のデータ受信回路におい
て、 前記第2の対および前記第3の対は、ゼロディスパリテ
ィを持つコードワードを含み、前記コードワードはそれ
ら自体が対をなすゼロパリティを持つデータ受信回路。 - 【請求項18】請求項17に記載の方法において、 第2のペアがゼロのディスパリティを持つがゼロを有し
ないコードワードを含んでおり、また第3のペアがゼロ
のディスパリティと2つのゼロを含んでいることを特徴
とする方法。 - 【請求項19】請求項1ないし5または10ないし12
の何れかに記載の方法において、 前記グループは、+1のディスパリティを有するコード
ワードを含む第1のグループ、−1のディスパリティを
有するコードワードを含む第2のグループ、0のディス
パリティを有するコードワードを含む第3のグループを
そなえ、前記実行デジタル和が+2より小さく−2より
大きいとき使用される方法。 - 【請求項20】請求項19記載の方法において、 3対に構成される更なる6つのグループがあり、 各対は、各シンボルに対して合致したまたは反対のディ
スパリティを持つ一対のコードワードを有し、前記第1
の対は+1または−1のディスパリティを持つコードワ
ードを含み、前記第2の対は+2または−2のディスパ
リティを持つコードワードを含み、前記第3の対は+3
または−3のディスパリティを持つコードワードを含
み、前記実行デジタル和が±2であるとき使用される方
法。 - 【請求項21】請求項20記載の方法において、 前記第3の対は、ゼロパリティを持つコードワードをさ
らに含み、このコードワードはそれら自体が対をなすゼ
ロディスパリティである方法。 - 【請求項22】請求項21記載の方法において、 前記第2の対は、ゼロディスパリティを持つがゼロは持
たないコードワードを含み、前記第3の対はゼロディス
パリティおよび2つのゼロを持つコードワードを含む方
法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GBGB9506470.5A GB9506470D0 (en) | 1995-03-29 | 1995-03-29 | 5b4t coding scheme |
GB9506470.5 | 1995-03-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08335884A JPH08335884A (ja) | 1996-12-17 |
JP2839868B2 true JP2839868B2 (ja) | 1998-12-16 |
Family
ID=10772126
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8077019A Expired - Fee Related JP2839868B2 (ja) | 1995-03-29 | 1996-03-29 | 5ビット4トリット符号体系 |
Country Status (5)
Country | Link |
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