JPH08335955A - データ伝送用の符号化方法および装置 - Google Patents
データ伝送用の符号化方法および装置Info
- Publication number
- JPH08335955A JPH08335955A JP8077148A JP7714896A JPH08335955A JP H08335955 A JPH08335955 A JP H08335955A JP 8077148 A JP8077148 A JP 8077148A JP 7714896 A JP7714896 A JP 7714896A JP H08335955 A JPH08335955 A JP H08335955A
- Authority
- JP
- Japan
- Prior art keywords
- codewords
- circuit
- bit
- bits
- disparity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
- H04L25/4923—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes
- H04L25/4925—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes using balanced bipolar ternary codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/16—Conversion to or from representation by pulses the pulses having three levels
- H03M5/18—Conversion to or from representation by pulses the pulses having three levels two levels being symmetrical with respect to the third level, i.e. balanced bipolar ternary code
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Dc Digital Transmission (AREA)
- Detection And Correction Of Errors (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【課題】 ツイストペア接続を利用することができ、ま
たさらにボーレートを減少せしめることのできる符号化
方法および装置を提供する。 【解決手段】 それぞれn個の2進ビットを有する第1
および第2の記号を、それぞれn−1個の3進トリット
を有する第1および第2のコードワードに符号化する方
法であって、符号化すべき記号の数に適合する多数のコ
ードワードを有するグループであって、各コードワード
がn−1ビットの特定の組み合わせと関係している少な
くとも3つのグループを、n−1個のトリットのすべて
の可能な組み合わせから選択する段階と、前記グループ
の1つを選択するために、第1および第2の記号のおの
おのから予め選択したビットを一括して使用する段階
と、それぞれの各記号の他のn−1個のビットに応じ
て、その記号に対して選択されたグループにしたがっ
て、前記第1および第2のコードワードを発生する段階
とを有する。
たさらにボーレートを減少せしめることのできる符号化
方法および装置を提供する。 【解決手段】 それぞれn個の2進ビットを有する第1
および第2の記号を、それぞれn−1個の3進トリット
を有する第1および第2のコードワードに符号化する方
法であって、符号化すべき記号の数に適合する多数のコ
ードワードを有するグループであって、各コードワード
がn−1ビットの特定の組み合わせと関係している少な
くとも3つのグループを、n−1個のトリットのすべて
の可能な組み合わせから選択する段階と、前記グループ
の1つを選択するために、第1および第2の記号のおの
おのから予め選択したビットを一括して使用する段階
と、それぞれの各記号の他のn−1個のビットに応じ
て、その記号に対して選択されたグループにしたがっ
て、前記第1および第2のコードワードを発生する段階
とを有する。
Description
【0001】
【発明の属する技術分野】本発明は、伝送用のデータを
符号化するための方法および装置に関する。そして本発
明は、詳しくはショートパケット(最低長4ビットから
数百ビットまでの)から構成されたメッセージの長距離
間(例えば約10mまたは20mよりも長距離)の伝送
に関するが、専らこれのみに関係するものではない。
符号化するための方法および装置に関する。そして本発
明は、詳しくはショートパケット(最低長4ビットから
数百ビットまでの)から構成されたメッセージの長距離
間(例えば約10mまたは20mよりも長距離)の伝送
に関するが、専らこれのみに関係するものではない。
【0002】
【従来の技術】本発明は、特にコンピュータ間のメッセ
ージの伝送に関し、プロセッサと、そのプロセッサから
のメッセージを受けて、メッセージを符号化してその符
号化されたデータを伝送するためのリンクインタフェー
スとを有している各コンピュータ間のメッセージの伝送
に関する。各リンクインタフェースはまた符号化したデ
ータを受取り、それを復号化して、メッセージをプロセ
ッサに提供するように構成されている。
ージの伝送に関し、プロセッサと、そのプロセッサから
のメッセージを受けて、メッセージを符号化してその符
号化されたデータを伝送するためのリンクインタフェー
スとを有している各コンピュータ間のメッセージの伝送
に関する。各リンクインタフェースはまた符号化したデ
ータを受取り、それを復号化して、メッセージをプロセ
ッサに提供するように構成されている。
【0003】コンピュータによるメッセージ伝送用の公
知の書式は、いわゆるデータストローブフォーマット
(D−Sフォーマット)であって、この場合には所定の
方向に、その1つはデータ信号用、また他の1つはスト
ローブ信号用の2つの接続が行なわれる。D−Sフォー
マットは、メッセージをデータまたは制御情報のいずれ
かを含むトークンに符号化する。このメッセージフォー
マットは、本発明者らの欧州特許出願第9130471
1.4号に記載されている。
知の書式は、いわゆるデータストローブフォーマット
(D−Sフォーマット)であって、この場合には所定の
方向に、その1つはデータ信号用、また他の1つはスト
ローブ信号用の2つの接続が行なわれる。D−Sフォー
マットは、メッセージをデータまたは制御情報のいずれ
かを含むトークンに符号化する。このメッセージフォー
マットは、本発明者らの欧州特許出願第9130471
1.4号に記載されている。
【0004】長いメッセージまたはパケットを使用する
伝送装置においては、安価で包括的なエラー検出法とし
て周期冗長コードを使用している。しかしコンピュータ
システム間の通信時には、パケットは非常に短く(D−
Sフォーマットで単一バイト以下に)なることがあり、
また周期冗長コードは高価で且つオーバーヘッドが不十
分である。周期冗長コード等の高水準検査を個々のパケ
ットについて実施していないときには、受信したデータ
ストリームを復号化する際に迅速にエラーを検知するこ
とが重要になる。このような理由からD−Sフォーマッ
トでは、それぞれパリティビットを含むトークンを使用
しており、また受信装置での単一ビットエラーの検出を
これによって確保している。
伝送装置においては、安価で包括的なエラー検出法とし
て周期冗長コードを使用している。しかしコンピュータ
システム間の通信時には、パケットは非常に短く(D−
Sフォーマットで単一バイト以下に)なることがあり、
また周期冗長コードは高価で且つオーバーヘッドが不十
分である。周期冗長コード等の高水準検査を個々のパケ
ットについて実施していないときには、受信したデータ
ストリームを復号化する際に迅速にエラーを検知するこ
とが重要になる。このような理由からD−Sフォーマッ
トでは、それぞれパリティビットを含むトークンを使用
しており、また受信装置での単一ビットエラーの検出を
これによって確保している。
【0005】コンピュータが単一の光ファイバによって
所定の方向に接続されている場合には、各方向に単一の
データ経路のみを使用する別のコードが必要である。こ
のようなコード構成は、発明者らの欧州特許出願公告第
0629067号に記載されている。欧州特許出願公告
第0629067号には、4ビットデータトークンを単
純2進変調を使用した平衡6ビット記号に符号化する、
いわゆる6の3コードが説明されている。これは、斯か
るコードが光ファイバで伝送されているときには、約数
百mの距離に対して有効な符号体系である。このこと
は、単一ビットエラーを多重ビットエラーに復号するこ
とができる場合には、その他の符号体系と対照的であ
る。
所定の方向に接続されている場合には、各方向に単一の
データ経路のみを使用する別のコードが必要である。こ
のようなコード構成は、発明者らの欧州特許出願公告第
0629067号に記載されている。欧州特許出願公告
第0629067号には、4ビットデータトークンを単
純2進変調を使用した平衡6ビット記号に符号化する、
いわゆる6の3コードが説明されている。これは、斯か
るコードが光ファイバで伝送されているときには、約数
百mの距離に対して有効な符号体系である。このこと
は、単一ビットエラーを多重ビットエラーに復号するこ
とができる場合には、その他の符号体系と対照的であ
る。
【0006】
【発明が解決しようとする課題】コンピュータを長距離
間(例えば約100mの)で銅線ケーブルで接続する場
合には、6の3コードのボーレートが高いために、伝送
中のデータに減衰を生じる。ケーブルの減衰は周波数と
共に増加する。したがって、銅線ケーブルでメッセージ
を長距離間で伝送しなければならないときには、ボーレ
ートを出来るだけ小さくすることが望ましい。
間(例えば約100mの)で銅線ケーブルで接続する場
合には、6の3コードのボーレートが高いために、伝送
中のデータに減衰を生じる。ケーブルの減衰は周波数と
共に増加する。したがって、銅線ケーブルでメッセージ
を長距離間で伝送しなければならないときには、ボーレ
ートを出来るだけ小さくすることが望ましい。
【0007】いわゆるツイストペア接続はコンピュータ
の接続に使用することは公知であり、また4対のツイス
トペア線を含んでいる標準ケーブルも公知である。各ツ
イストペア線は、相互結合による妨害を減少するように
物理的に捩られた2本の単線のデータ経路を提供する。
これらのケーブルは10 Base T Ethern
et およびツイストペアトークンリングに使用されて
いる。ボーレートを半分にするための1つの方法は、伝
送用に2本のツイストペア線を使用し、また受信用にも
2本のツイストペア線を使用することである。
の接続に使用することは公知であり、また4対のツイス
トペア線を含んでいる標準ケーブルも公知である。各ツ
イストペア線は、相互結合による妨害を減少するように
物理的に捩られた2本の単線のデータ経路を提供する。
これらのケーブルは10 Base T Ethern
et およびツイストペアトークンリングに使用されて
いる。ボーレートを半分にするための1つの方法は、伝
送用に2本のツイストペア線を使用し、また受信用にも
2本のツイストペア線を使用することである。
【0008】本発明の1つの目的は、ツイストペア接続
を利用することができ、またさらにボーレートを減少せ
しめることのできる符号体系を提供することにある。ボ
ーレートは、さらにデータを3水準のコードワードすな
わち3進コードワードに符号化することにより減少され
得る。
を利用することができ、またさらにボーレートを減少せ
しめることのできる符号体系を提供することにある。ボ
ーレートは、さらにデータを3水準のコードワードすな
わち3進コードワードに符号化することにより減少され
得る。
【0009】
【課題を解決するための手段】3水準コードは、例えば
4データビットを3トリット・コードワード(4B3
T)で伝送するために、2進コードに比較してボーレー
トが低くなるMS43コードなどが公知である。しか
し、これには、上に述べたように、単一のビットエラー
が多重ビットエラーに復号化され得るという欠点があ
る。
4データビットを3トリット・コードワード(4B3
T)で伝送するために、2進コードに比較してボーレー
トが低くなるMS43コードなどが公知である。しか
し、これには、上に述べたように、単一のビットエラー
が多重ビットエラーに復号化され得るという欠点があ
る。
【0010】本発明の1つの側面にしたがえば、それぞ
れn個の2進ビットを有する第1および第2の記号を、
それぞれn−1個の3進トリットを有するそれぞれの第
1および第2のコードワードに符号化する方法であっ
て、n−1個のトリットのすべての可能な組み合わせか
ら、少なくとも2つのグループであって、各グループが
符号化すべき記号の数に適合する多数のコードワード数
を有しており、各コードワードがn−1ビットの特定の
組み合わせと関連しているグループを選択する段階と、
第1および第2の記号の各々から予め選択したビットを
一緒に使用して、前記グループの1つを選択する段階
と、それぞれの各記号の他のn−1ビットに応じて、そ
の記号に対して選択されたグループにしたがって、前記
第1および第2のコードワードを発生する段階とを、含
む方法が提供されている。
れn個の2進ビットを有する第1および第2の記号を、
それぞれn−1個の3進トリットを有するそれぞれの第
1および第2のコードワードに符号化する方法であっ
て、n−1個のトリットのすべての可能な組み合わせか
ら、少なくとも2つのグループであって、各グループが
符号化すべき記号の数に適合する多数のコードワード数
を有しており、各コードワードがn−1ビットの特定の
組み合わせと関連しているグループを選択する段階と、
第1および第2の記号の各々から予め選択したビットを
一緒に使用して、前記グループの1つを選択する段階
と、それぞれの各記号の他のn−1ビットに応じて、そ
の記号に対して選択されたグループにしたがって、前記
第1および第2のコードワードを発生する段階とを、含
む方法が提供されている。
【0011】したがって、本発明においては、ボーレー
トは、−1、0、1のそれぞれの水準を有するトリット
を使用することによりデータを3水準コードワード、す
なわち3進コードワードに符号化することによりさらに
減少される。
トは、−1、0、1のそれぞれの水準を有するトリット
を使用することによりデータを3水準コードワード、す
なわち3進コードワードに符号化することによりさらに
減少される。
【0012】この方法は、好ましくは前記の予め選択し
たビットに応じて追加ビットを発生させ、また前記グル
ープを選択するために前記追加ビットと前記の予め選択
したビットとを使用する追加の段階を含んでいる。
たビットに応じて追加ビットを発生させ、また前記グル
ープを選択するために前記追加ビットと前記の予め選択
したビットとを使用する追加の段階を含んでいる。
【0013】この方法は、好ましくは単一ビットエラー
の迅速な検出を行なうものであって、前記追加ビットは
好ましくはパリティビットである。
の迅速な検出を行なうものであって、前記追加ビットは
好ましくはパリティビットである。
【0014】好ましくは、直流平衡化コードを確保する
ためにコードの実行ディジタル和はゼロに近いかまたは
有限バウンド内に維持され、その方法がさらに各データ
経路上の逐次符号化記号の実行ディジタル和を計算する
ことと、またそれぞれの実行ディジタル和を用いて各記
号を符号化するためのグループを選択することとを含ん
でいる。
ためにコードの実行ディジタル和はゼロに近いかまたは
有限バウンド内に維持され、その方法がさらに各データ
経路上の逐次符号化記号の実行ディジタル和を計算する
ことと、またそれぞれの実行ディジタル和を用いて各記
号を符号化するためのグループを選択することとを含ん
でいる。
【0015】好ましくは、実行ディジタル和が+2より
も小さく−2よりも大きいときに使用するために3つの
コードワードのグループがあり、第1のグループが+1
のディスパリティを有するコードワードを含んでおり、
第2のグループが−1のディスパリティを有するコード
ワードを含み、また第3のグループが0のディスパリテ
ィを有するコードワードを含んでいる。
も小さく−2よりも大きいときに使用するために3つの
コードワードのグループがあり、第1のグループが+1
のディスパリティを有するコードワードを含んでおり、
第2のグループが−1のディスパリティを有するコード
ワードを含み、また第3のグループが0のディスパリテ
ィを有するコードワードを含んでいる。
【0016】好ましくは、さらに6グループが3ペアに
配置されており、各ペアは各記号ごとに一致するか又は
反対のディスパリティを有する1組のコードワードを含
み、第1のペアは+1もしくは−1のディスパリティを
有するコードワードを含み、第2のペアは+2もしくは
−2または0のディスパリティを有するコードワードを
含み、また第3のペアは+3もしくは−3または0のデ
ィスパリティを有するコードワードを含んでいる。
配置されており、各ペアは各記号ごとに一致するか又は
反対のディスパリティを有する1組のコードワードを含
み、第1のペアは+1もしくは−1のディスパリティを
有するコードワードを含み、第2のペアは+2もしくは
−2または0のディスパリティを有するコードワードを
含み、また第3のペアは+3もしくは−3または0のデ
ィスパリティを有するコードワードを含んでいる。
【0017】本発明の第2の側面にしたがえば、データ
伝送回路であって、それぞれがn個の2進ビットを有す
る第1および第2の記号を受信するための入力回路と、
前記第1および第2の記号を、それぞれn−1個の3進
トリットを有するそれぞれの第1および第2コードワー
ドに符号化するための符号化回路であって、かつ第1お
よび第2記号のそれぞれから予め選択したビットを使用
して複数のグループの1つを選択するグループ選択回路
を含んでいる符号化回路であり、前記グループがn−1
個のトリットのすべての可能な組み合わせから選択され
ており、かつ符号化すべき記号の数に適合する多数のコ
ードワードを有しており、各コードワードがn−1個の
ビットの特定の組み合わせに関連しており、各それぞれ
の記号の他のn−1個のビットに応じて、前記第1およ
び第2のコードワードをその記号に対して選択されたグ
ループにしたがって発生するように操作可能である符号
化回路と、第1および第2のコードワードを伝送するた
めの出力回路とを含んでいる。
伝送回路であって、それぞれがn個の2進ビットを有す
る第1および第2の記号を受信するための入力回路と、
前記第1および第2の記号を、それぞれn−1個の3進
トリットを有するそれぞれの第1および第2コードワー
ドに符号化するための符号化回路であって、かつ第1お
よび第2記号のそれぞれから予め選択したビットを使用
して複数のグループの1つを選択するグループ選択回路
を含んでいる符号化回路であり、前記グループがn−1
個のトリットのすべての可能な組み合わせから選択され
ており、かつ符号化すべき記号の数に適合する多数のコ
ードワードを有しており、各コードワードがn−1個の
ビットの特定の組み合わせに関連しており、各それぞれ
の記号の他のn−1個のビットに応じて、前記第1およ
び第2のコードワードをその記号に対して選択されたグ
ループにしたがって発生するように操作可能である符号
化回路と、第1および第2のコードワードを伝送するた
めの出力回路とを含んでいる。
【0018】グループ選択器は、好ましくは前記の予め
選択したビットに応じて追加のビットを発生するための
ビット発生回路を含んでおり、前記追加ビットは前記グ
ループを選択するための前記の予め選択したビットと共
に使用される。
選択したビットに応じて追加のビットを発生するための
ビット発生回路を含んでおり、前記追加ビットは前記グ
ループを選択するための前記の予め選択したビットと共
に使用される。
【0019】ビット発生回路は、好ましくは単一のビッ
トエラーを迅速に検出できるためのパリティビット発生
回路である。
トエラーを迅速に検出できるためのパリティビット発生
回路である。
【0020】データ伝送回路は、好ましくは各データ経
路の逐次符号化記号の実行ディジタル和を計算するため
の実行ディジタル和計算回路を有している。実行ディジ
タル和計算回路は、好ましくは符号化回路に接続され、
それぞれの実行ディジタル和は各記号を符号化するため
のグループを選択するのに使用するように操作可能であ
り、その結果実行ディジタル和を有限バウンド(好まし
くはコードワードの境界の+/−2)内に維持する。
路の逐次符号化記号の実行ディジタル和を計算するため
の実行ディジタル和計算回路を有している。実行ディジ
タル和計算回路は、好ましくは符号化回路に接続され、
それぞれの実行ディジタル和は各記号を符号化するため
のグループを選択するのに使用するように操作可能であ
り、その結果実行ディジタル和を有限バウンド(好まし
くはコードワードの境界の+/−2)内に維持する。
【0021】本発明は、別の側面においては、n−1個
の3進トリットを有する第1および第2のコードワード
をそれぞれがn個の2進ビットを有する第1および第2
の記号に復号化するための方法を提供する。
の3進トリットを有する第1および第2のコードワード
をそれぞれがn個の2進ビットを有する第1および第2
の記号に復号化するための方法を提供する。
【0022】さらに別の側面においては、本発明は符号
化の前記方法を実行するためのデータ受信回路を提供す
る。
化の前記方法を実行するためのデータ受信回路を提供す
る。
【0023】本発明を更に良く理解するために、またそ
の理解したところを如何に実行することができるかを示
すために、実施例により添付図面を参照して以下に説明
する。
の理解したところを如何に実行することができるかを示
すために、実施例により添付図面を参照して以下に説明
する。
【0024】
【発明の実施の形態】本発明を実施するために要求され
る基本構造について、図1を参照して最初に説明する。
図1はデータを符号化し、また復号化するために本発明
を実施するための基本回路のブロック線図である。回路
には、符号器2、復号器4、2台の出力3進シフトレジ
スタ6および8、2台のラインドライバ26および2
8、2台の入力3進シフトレジスタ10および12、お
よび2台のラインレシーバ34および36とが含まれて
いる。符号器2は、符号化されるべき第1の記号を代表
する5つの並列2進ビットSY1_TB0〜4の最初の
集合14と、符号化されるべき第2の記号を代表する5
つの並列2進ビットSYM2_TB0〜4の第2の集合
16とを入力として受信する。これらの記号は符号器に
接続されたプロセッサによって提供され、伝送されるべ
きメッセージまたはメッセージの1部を表わす。
る基本構造について、図1を参照して最初に説明する。
図1はデータを符号化し、また復号化するために本発明
を実施するための基本回路のブロック線図である。回路
には、符号器2、復号器4、2台の出力3進シフトレジ
スタ6および8、2台のラインドライバ26および2
8、2台の入力3進シフトレジスタ10および12、お
よび2台のラインレシーバ34および36とが含まれて
いる。符号器2は、符号化されるべき第1の記号を代表
する5つの並列2進ビットSY1_TB0〜4の最初の
集合14と、符号化されるべき第2の記号を代表する5
つの並列2進ビットSYM2_TB0〜4の第2の集合
16とを入力として受信する。これらの記号は符号器に
接続されたプロセッサによって提供され、伝送されるべ
きメッセージまたはメッセージの1部を表わす。
【0025】この説明の目的のために、各トリットは単
一回線上を伝送されていると見做すことができ、まそれ
ぞれ負電圧、ゼロ電圧、および正電圧によって表わされ
る3つの状態−1、0、+1を有する。
一回線上を伝送されていると見做すことができ、まそれ
ぞれ負電圧、ゼロ電圧、および正電圧によって表わされ
る3つの状態−1、0、+1を有する。
【0026】本発明によれば、符号器2は第1のコード
ワードを表わす4つの並列3進トリットCW1_TT0
〜3の第1の集合18と、第2のコードワードを表わす
4つの並列3進トリットCW2_TT0〜3の第2の集
合20とを出力する。出力3進シフトレジスタ6は4つ
の並列3進トリットCW1_TT0〜3の第1の集合1
8を受信し、またこれらを信号CW1_TXとして、直
列形式で回線22に出力する。出力3進シフトレジスタ
8は、4つの並列3進トリットCW2_TT0〜3の第
2の集合20を受信し、またこれらを信号CW2_TX
として直列形式で回線24に出力する。ラインドライバ
26は、ぞの入力部で3進信号CW1_TXを受信し、
またそれを信号CW1として第1のツイストペア接続線
30に出力する。ラインドライバ28は、ぞの入力部で
3進信号CW2_TXを受信し、またそれを信号CW1
として第2のツイストペア接続線32に出力する。ライ
ンレシーバ34はその入力部で信号CW1を受信し、そ
れを信号CW1_RXとして回線38に出力する。ライ
ンレシーバ36はその入力部で信号CW2を受信し、そ
れを信号CW2_RXとして回線40に出力する。入力
3進シフトレジスタ10は、その直列入力部に信号CW
1_RXを受信し、また第1の受信コードワードを表わ
す4つの並列トリットCW1_RT0〜3の集合42を
出力する。入力3進シフトレジスタ12は、その直列入
力部に信号CW2_RXを受信し、また第2の受信コー
ドワードを表わす4つの並列トリットCW2_RT0〜
3の集合44を出力する。復号器4は、入力として4つ
の並列トリットの第1の集合42と第2の集合44とを
受信する。本発明によれば、復号器4は第1の受信記号
を表わす5つの並列2進ビットSYM1_RB0〜4の
第1の集合46と、第2の受信記号を表わす5つの並列
2進ビットSYM2_RB0〜4の第1の集合48とを
出力する。
ワードを表わす4つの並列3進トリットCW1_TT0
〜3の第1の集合18と、第2のコードワードを表わす
4つの並列3進トリットCW2_TT0〜3の第2の集
合20とを出力する。出力3進シフトレジスタ6は4つ
の並列3進トリットCW1_TT0〜3の第1の集合1
8を受信し、またこれらを信号CW1_TXとして、直
列形式で回線22に出力する。出力3進シフトレジスタ
8は、4つの並列3進トリットCW2_TT0〜3の第
2の集合20を受信し、またこれらを信号CW2_TX
として直列形式で回線24に出力する。ラインドライバ
26は、ぞの入力部で3進信号CW1_TXを受信し、
またそれを信号CW1として第1のツイストペア接続線
30に出力する。ラインドライバ28は、ぞの入力部で
3進信号CW2_TXを受信し、またそれを信号CW1
として第2のツイストペア接続線32に出力する。ライ
ンレシーバ34はその入力部で信号CW1を受信し、そ
れを信号CW1_RXとして回線38に出力する。ライ
ンレシーバ36はその入力部で信号CW2を受信し、そ
れを信号CW2_RXとして回線40に出力する。入力
3進シフトレジスタ10は、その直列入力部に信号CW
1_RXを受信し、また第1の受信コードワードを表わ
す4つの並列トリットCW1_RT0〜3の集合42を
出力する。入力3進シフトレジスタ12は、その直列入
力部に信号CW2_RXを受信し、また第2の受信コー
ドワードを表わす4つの並列トリットCW2_RT0〜
3の集合44を出力する。復号器4は、入力として4つ
の並列トリットの第1の集合42と第2の集合44とを
受信する。本発明によれば、復号器4は第1の受信記号
を表わす5つの並列2進ビットSYM1_RB0〜4の
第1の集合46と、第2の受信記号を表わす5つの並列
2進ビットSYM2_RB0〜4の第1の集合48とを
出力する。
【0027】図1では、記号の第1の集合と第2の集合
を並列に受信し、また一方向のそれぞれの並列ツイスト
ペアに符号化して送る配置が図示されているが、第1お
よび第2の記号集合は一方向に接続される単一のツイス
トペアに符号化することもできる。かかる配置において
は、第1と第2の集合の記号に対応するコードワードを
交互に単一のツイストペア接続線に送信することもでき
る。
を並列に受信し、また一方向のそれぞれの並列ツイスト
ペアに符号化して送る配置が図示されているが、第1お
よび第2の記号集合は一方向に接続される単一のツイス
トペアに符号化することもできる。かかる配置において
は、第1と第2の集合の記号に対応するコードワードを
交互に単一のツイストペア接続線に送信することもでき
る。
【0028】ここに説明する符号化技術によって、完全
に直流平衡化され、またViteri復号化に従い、ま
た有効なコードワード列間に少なくとも2のハミング距
離があるnB(n−1)Tの格子コードを提供される。
グループ内の各コードワードは、そのグループ内の他の
いずれのコードワードからも少なくとも2のハミング距
離を持っている。ここに説明する好ましい実施例は、n
=5の系である。
に直流平衡化され、またViteri復号化に従い、ま
た有効なコードワード列間に少なくとも2のハミング距
離があるnB(n−1)Tの格子コードを提供される。
グループ内の各コードワードは、そのグループ内の他の
いずれのコードワードからも少なくとも2のハミング距
離を持っている。ここに説明する好ましい実施例は、n
=5の系である。
【0029】ここで説明したように、符号器は記号ペア
を受信してコードワードペアを出力する。コードワード
ペアの各コードワードは、記号ペアのそれぞれの記号を
表わしている。4トリットの3進コードワードから得ら
れる組み合わせには、81の組み合わせが可能である。
しかし、コードワードとしては、−−−−、0000お
よび++++は、これらがなんら遷移を有せず、また更
にコードワード−−−−および++++はコードの実行
ディジタル和(RDS)を増加させるので、使用されな
い。実行ディジタル和は、伝送開始以来伝送されている
複数の−、複数の0および複数の+のディジタル和であ
る。直流平衡伝送を達成するために、実行ディジタル和
は低くあるべきである。残りの78のコードワードを分
析することによって、下記の詳細が得られる。
を受信してコードワードペアを出力する。コードワード
ペアの各コードワードは、記号ペアのそれぞれの記号を
表わしている。4トリットの3進コードワードから得ら
れる組み合わせには、81の組み合わせが可能である。
しかし、コードワードとしては、−−−−、0000お
よび++++は、これらがなんら遷移を有せず、また更
にコードワード−−−−および++++はコードの実行
ディジタル和(RDS)を増加させるので、使用されな
い。実行ディジタル和は、伝送開始以来伝送されている
複数の−、複数の0および複数の+のディジタル和であ
る。直流平衡伝送を達成するために、実行ディジタル和
は低くあるべきである。残りの78のコードワードを分
析することによって、下記の詳細が得られる。
【0030】a)18のコードワードは、ゼロのコード
ワードディスパリティを持っている。
ワードディスパリティを持っている。
【0031】b)17のコードワードは、−1のコード
ワードディスパリティを持っており、またこの17のコ
ードワードと補数関係にある17のコードワードは+1
のディスパリティを有する。
ワードディスパリティを持っており、またこの17のコ
ードワードと補数関係にある17のコードワードは+1
のディスパリティを有する。
【0032】c)10コードワードは、−2のコードワ
ードディスパリティを有し、またこの10のコードワー
ドと補数関係にある10のコードワードは、+2のディ
スパリティを有する。
ードディスパリティを有し、またこの10のコードワー
ドと補数関係にある10のコードワードは、+2のディ
スパリティを有する。
【0033】d)4つのコードワードは、−3のコード
ワードディスパリティを有し、またこの4つのコードワ
ードと補数関係にある4つのコードワードは、+3のデ
ィスパリティを有する。
ワードディスパリティを有し、またこの4つのコードワ
ードと補数関係にある4つのコードワードは、+3のデ
ィスパリティを有する。
【0034】ここで、ゼロのディスパリティを持つ18
のコードワードがそれら自体でベアになっていると考え
られ、また負のディスパリティを持つコードワードがそ
れぞれそれらと補数関係にあり、正のディスパリティを
持つコードワードとペアになっているときには、48の
コードワードがゼロのディスパリティを持っている。い
ずれのコードにおいても、そのコードができるだけ直流
平衡状態に近いように、実行ディジタル和をできる限り
ゼロに近く保持することが望ましい。好ましい実施例に
したがう符号体系は、コードワードの境界で+/−2を
超えない実行ディジタル和を有している。以下に説明す
るように、コードワードの選択は、この制限内に実行デ
ィジタル和を維持するように制御される。
のコードワードがそれら自体でベアになっていると考え
られ、また負のディスパリティを持つコードワードがそ
れぞれそれらと補数関係にあり、正のディスパリティを
持つコードワードとペアになっているときには、48の
コードワードがゼロのディスパリティを持っている。い
ずれのコードにおいても、そのコードができるだけ直流
平衡状態に近いように、実行ディジタル和をできる限り
ゼロに近く保持することが望ましい。好ましい実施例に
したがう符号体系は、コードワードの境界で+/−2を
超えない実行ディジタル和を有している。以下に説明す
るように、コードワードの選択は、この制限内に実行デ
ィジタル和を維持するように制御される。
【0035】ゼロのディスパリティを持つ48のコード
ワードペアは、ゼロのディスパリティを持つ17コード
ワードペアの3つの集合であると見做すことができ、便
利である。すなわち1つの集合は16集合の(b)ペア
を有し、1つの集合は10集合の(c)ペアと6集合の
(a)ペアを有し、また1つの集合は4集合の(d)ペ
アと12集合の(a)ペアとを有する。4つの2進ビッ
トは16のコードワードで完全に符号化できる。したが
って、各5ビット2進記号は、3集合の16コードワー
ドペアの1つにしたがって、5ビットの4つを符号化す
ることによって、第5ビットを負または正のディスパリ
ティを持つペアのコードワードを使用するかどうかをき
めるために使用しながら、符号化することができる。
ワードペアは、ゼロのディスパリティを持つ17コード
ワードペアの3つの集合であると見做すことができ、便
利である。すなわち1つの集合は16集合の(b)ペア
を有し、1つの集合は10集合の(c)ペアと6集合の
(a)ペアを有し、また1つの集合は4集合の(d)ペ
アと12集合の(a)ペアとを有する。4つの2進ビッ
トは16のコードワードで完全に符号化できる。したが
って、各5ビット2進記号は、3集合の16コードワー
ドペアの1つにしたがって、5ビットの4つを符号化す
ることによって、第5ビットを負または正のディスパリ
ティを持つペアのコードワードを使用するかどうかをき
めるために使用しながら、符号化することができる。
【0036】3集合の16のコードワードペアがゼロの
ディスパリティを持っていると仮定すると、1集合のみ
を選択することができるよりも、むしろ3集合の1つを
選択できることのほうが望ましい。2進記号がペアで符
号化されているときは、各記号のそれぞれ第5ビット
は、4つから1つを選択するために組み合わせて使用す
ることができる。16コードワードの各集合はアルファ
ベットで呼ばれ、またこれら3つのアルファベットは
A、BおよびCで呼ばれる。
ディスパリティを持っていると仮定すると、1集合のみ
を選択することができるよりも、むしろ3集合の1つを
選択できることのほうが望ましい。2進記号がペアで符
号化されているときは、各記号のそれぞれ第5ビット
は、4つから1つを選択するために組み合わせて使用す
ることができる。16コードワードの各集合はアルファ
ベットで呼ばれ、またこれら3つのアルファベットは
A、BおよびCで呼ばれる。
【0037】復号時にエラーを迅速に検出することがで
きるように、パリティビットを伝送される各コードワー
ドペアと対応付けさせておくことが望ましい。1つのペ
ア中の各記号のそれぞれの第5ビットを用いて、パリテ
ィビットを発生することができ、またこのパリティビッ
トは各第5ビットと組み合わせて、コードワードセット
の8つの組み合わせ、すなわちアルファベットを選択す
ることができる。パリティビットは、転送されるコード
ワード中で、特定のコードワードビットとしてではな
く、記号を符号化するために使用されるアルファベット
を選ぶことによって代表される。
きるように、パリティビットを伝送される各コードワー
ドペアと対応付けさせておくことが望ましい。1つのペ
ア中の各記号のそれぞれの第5ビットを用いて、パリテ
ィビットを発生することができ、またこのパリティビッ
トは各第5ビットと組み合わせて、コードワードセット
の8つの組み合わせ、すなわちアルファベットを選択す
ることができる。パリティビットは、転送されるコード
ワード中で、特定のコードワードビットとしてではな
く、記号を符号化するために使用されるアルファベット
を選ぶことによって代表される。
【0038】上で述べたように、コードの実行ディジタ
ル和はゼロに近くすることが望ましい。説明した実施の
形態においては、符号器がコードの実行ディジタル和を
計算し、その実行ディジタル和が正、負のいずれである
かによって、その実行ディジタル和をゼロまたは反対の
符号にするように、負または正のディスパリティを持つ
コードワードペアのコードワードを選択する。したがっ
て、コードは直流平衡化される。さらに異なるアルファ
ベットを選択するときに異なるコードワードディスパリ
ティがあるように、1回を超えてアルファベットの選択
が行なわれる。本発明の好ましい実施の形態では、2回
のアルファベット選択が行なわれる。すなわち1回は実
行ディジタル和が極値である場合、すなわちRDS=±
2であるとき、また1回は実行ディジタル和が極値でな
い場合、すなわち+2>RDS>−2であるときであ
る。本発明の好ましい実施の形態にしたがうアルファベ
ット選択を表1に示す。別の実施の形態では、2回の異
なるアルファベット選択を行なうこともできる。例え
ば、1回は実行ディジタル和がゼロでない場合に使用さ
れ、また1回は実行ディジタル和がゼロの場合に使用さ
れる。
ル和はゼロに近くすることが望ましい。説明した実施の
形態においては、符号器がコードの実行ディジタル和を
計算し、その実行ディジタル和が正、負のいずれである
かによって、その実行ディジタル和をゼロまたは反対の
符号にするように、負または正のディスパリティを持つ
コードワードペアのコードワードを選択する。したがっ
て、コードは直流平衡化される。さらに異なるアルファ
ベットを選択するときに異なるコードワードディスパリ
ティがあるように、1回を超えてアルファベットの選択
が行なわれる。本発明の好ましい実施の形態では、2回
のアルファベット選択が行なわれる。すなわち1回は実
行ディジタル和が極値である場合、すなわちRDS=±
2であるとき、また1回は実行ディジタル和が極値でな
い場合、すなわち+2>RDS>−2であるときであ
る。本発明の好ましい実施の形態にしたがうアルファベ
ット選択を表1に示す。別の実施の形態では、2回の異
なるアルファベット選択を行なうこともできる。例え
ば、1回は実行ディジタル和がゼロでない場合に使用さ
れ、また1回は実行ディジタル和がゼロの場合に使用さ
れる。
【0039】表1の左側の部分は、実行ディジタル和が
極値であるときの好ましい実施の形態にしたがうアルフ
ァベット選択を示す。このアルファベット選択では、ア
ルファベットAはディスパリティが+/−1の16のコ
ードワードを有し、アルファベットBはディスパリティ
が+/−2の10のコードワードペアと共に、ディスパ
リティが2つのーと2つの+から成る6つのコードワー
ドを有し、またアルファベットCはディスパリティが+
/−3の4つのコードワードペアと共に、−が1つで+
が1つのディスパリティがゼロである12のコードワー
ドを有している。アルファベット選択を行なうときに
は、実行ディジタル和を特定の境界内に保持するように
コードワードが選ばれる。説明した実施例において、実
行ディジタル和の特定の境界は+/−2である。
極値であるときの好ましい実施の形態にしたがうアルフ
ァベット選択を示す。このアルファベット選択では、ア
ルファベットAはディスパリティが+/−1の16のコ
ードワードを有し、アルファベットBはディスパリティ
が+/−2の10のコードワードペアと共に、ディスパ
リティが2つのーと2つの+から成る6つのコードワー
ドを有し、またアルファベットCはディスパリティが+
/−3の4つのコードワードペアと共に、−が1つで+
が1つのディスパリティがゼロである12のコードワー
ドを有している。アルファベット選択を行なうときに
は、実行ディジタル和を特定の境界内に保持するように
コードワードが選ばれる。説明した実施例において、実
行ディジタル和の特定の境界は+/−2である。
【0040】極値アルファベットAにおいては、すべて
のコードワードのディスパリティが奇数であり、したが
ってこのアルファベット中のコードワード間に少なくと
も2のハミング距離がなければならない。極値アルファ
ベットBの場合には、コードワードはすべて偶数ディス
パリティであり、したがって同様にこのアルファベット
のコードワードの間に少なくとも2のハミング距離があ
る。極値アルファベットCにおいては、ディスパリティ
が偶数のものと奇数のものとがあるが、ディスパリティ
がゼロとディスパリティが+/−3のコードワード間の
差は、このアルファベットのゼロと奇数のディスパリテ
ィ数の間に少なくとも2のハミング距離のあることを意
味する。
のコードワードのディスパリティが奇数であり、したが
ってこのアルファベット中のコードワード間に少なくと
も2のハミング距離がなければならない。極値アルファ
ベットBの場合には、コードワードはすべて偶数ディス
パリティであり、したがって同様にこのアルファベット
のコードワードの間に少なくとも2のハミング距離があ
る。極値アルファベットCにおいては、ディスパリティ
が偶数のものと奇数のものとがあるが、ディスパリティ
がゼロとディスパリティが+/−3のコードワード間の
差は、このアルファベットのゼロと奇数のディスパリテ
ィ数の間に少なくとも2のハミング距離のあることを意
味する。
【0041】表1の右側の部分に、実行ディジタル和が
非極値であるときの好ましい実施の形態にしたがうアル
ファベット選択を示す。コードワード境界の実行ディジ
タル和が非極値であるときには、+/−3のディスパリ
ティを持つコードワードを使用することが望ましいが、
これはそれらのコードワードが+/−2の範囲を超える
実行ディジタル和を取るからである。そのために、非極
値が与えられている。このアルファベット選択の場合に
は、アルファベットAはディスパリティが+1の16の
コードワードを含んでおり、アルファベットBはディス
パリティ−1の16のコードワードを有し、またアルフ
ァベットCはディスパリティゼロの16のコードワード
を含んでいる。
非極値であるときの好ましい実施の形態にしたがうアル
ファベット選択を示す。コードワード境界の実行ディジ
タル和が非極値であるときには、+/−3のディスパリ
ティを持つコードワードを使用することが望ましいが、
これはそれらのコードワードが+/−2の範囲を超える
実行ディジタル和を取るからである。そのために、非極
値が与えられている。このアルファベット選択の場合に
は、アルファベットAはディスパリティが+1の16の
コードワードを含んでおり、アルファベットBはディス
パリティ−1の16のコードワードを有し、またアルフ
ァベットCはディスパリティゼロの16のコードワード
を含んでいる。
【0042】表1に示したように、記号を符号化するた
めにアルファベットにコードワードを割り当てること
は、数多くあるアルファベット割り当ての一例にすぎな
い。しかし、この割り当ては、出来るだけ体系的である
ように、また異なるアルファベット中の同一の記号に対
するコードワード間のハミング距離を最小にするように
行なわれている。
めにアルファベットにコードワードを割り当てること
は、数多くあるアルファベット割り当ての一例にすぎな
い。しかし、この割り当ては、出来るだけ体系的である
ように、また異なるアルファベット中の同一の記号に対
するコードワード間のハミング距離を最小にするように
行なわれている。
【0043】再び図1について説明する。伝送クロック
(説明を明瞭にするために図1には示されていない)の
制御下で、信号SYM1_TB0〜4およびSYM2_
TB0〜4として表わされた符号化されるべき2つの2
進記号が並列形式で符号器2に入力される。以下に詳細
に説明する方法で、符号器2は2つの記号を符号化し
て、伝送すべき2つの並列3進コードワードCW1_T
T0〜3およびCW2_TT0〜3を出力する。伝送す
べき2つの並列コードワードは、各出力3進シフトレジ
スタ6および8に並列にロードされる。コードワードは
次いで3進シフトレジスタから直列形式で各ラインドラ
イバ26および28に出力され、ラインドライバは回線
22および24のトリットを、ツイストペア30および
32で伝送するために、適当な3水準信号に変換する。
ラインレシーバ34および36は、ツイストペア上の3
水準信号を検出して、適当な信号水準に変換し、入力3
進シフトレジスタ10および12で受信したトリットは
直列に記憶される。それぞれの受信されたコードワード
は、次いで並列形式で3進シフトレジスタから符号器4
に出力される。信号CW1_RT0〜3およびCW2ー
RT0〜3によって表わされる受信コードワードは次い
で、以下に詳細に説明するように、信号SYM1_RB
0〜4およびSYM2_RB0〜4によってそれぞれ表
わされる2つの受信記号に復号化される。
(説明を明瞭にするために図1には示されていない)の
制御下で、信号SYM1_TB0〜4およびSYM2_
TB0〜4として表わされた符号化されるべき2つの2
進記号が並列形式で符号器2に入力される。以下に詳細
に説明する方法で、符号器2は2つの記号を符号化し
て、伝送すべき2つの並列3進コードワードCW1_T
T0〜3およびCW2_TT0〜3を出力する。伝送す
べき2つの並列コードワードは、各出力3進シフトレジ
スタ6および8に並列にロードされる。コードワードは
次いで3進シフトレジスタから直列形式で各ラインドラ
イバ26および28に出力され、ラインドライバは回線
22および24のトリットを、ツイストペア30および
32で伝送するために、適当な3水準信号に変換する。
ラインレシーバ34および36は、ツイストペア上の3
水準信号を検出して、適当な信号水準に変換し、入力3
進シフトレジスタ10および12で受信したトリットは
直列に記憶される。それぞれの受信されたコードワード
は、次いで並列形式で3進シフトレジスタから符号器4
に出力される。信号CW1_RT0〜3およびCW2ー
RT0〜3によって表わされる受信コードワードは次い
で、以下に詳細に説明するように、信号SYM1_RB
0〜4およびSYM2_RB0〜4によってそれぞれ表
わされる2つの受信記号に復号化される。
【0044】図2は、図1の符号器2を実現するために
使用することのできる回路のブロック線図である。図2
にはまた、図1の出力3進シフトレジスタ6および8が
含まれている。符号器2は、パリティ発生器50、アル
ファベット選択器52、第1のアルファベットコーダ5
4、第2のアルファベットコーダ56、第1の実行ディ
ジタル和計算器58、および第2の実行ディジタル和計
算器60とを有している。パリティ発生器50は、入力
として5つの並列2進ビットの第1集合14の回線14
aのビットSYM1_TB0と、5つの並列2進ビット
の第2集合16の回線16aのビットSYM2_TB0
とを受信し、また出力信号TX_PARを回線62に発
生する。アルファベット選択器52は、入力としてビッ
トSYM1_TB0、ビットSYM2_TB0および信
号TX_PARを受信し、また出力信号SYM1_AL
A、SYM1_ALBおよびSYM1_ALCをそれぞ
れ回線64a、64bおよび64c上に発生し、出力信
号SYM2_ALA、SYM2_ALBおよびSYM2
_ALCをそれぞれ回線66a、66bおよび66c上
に発生する。第1のアルファベットコーダ54は、入力
として5つの並列2進ビットの第1の集合の回線14b
〜14e上のビットSYM1_TB1〜4と、信号SY
M1_ALA、SYM1_ALBおよびSYM1_AL
Cと、回線68a上の信号SYM1_LSBと、回線6
8b上の信号SYM1_MSBと、回線68c上の信号
SYM1_SIGNとを受信する。第2のアルファベッ
トコーダ54は、出力として4つの並列3進ビットの第
1の集合18の回線18a〜18d上に信号CW1_T
T0〜3を発生する。第2のアルファベットコーダ56
は、入力として5つの並列2進ビットの第2集合16の
回線16b〜16e上のビットSYM2_TB1〜4
と、信号SYM2_ALA、SYM2_ALBおよびS
YM2_ALCと、回線70a上の信号SYM2_LS
Bと、回線70b上の信号SYM2_MSBと、回線7
0c上の信号SYM2_SIGNとを受信する。第2の
アルファベットコーダ54は、出力として4つの並列3
進ビットの第2の集合20の回線20a〜20d上に信
号CW1_TT0〜3を発生する。第1の実行ディジタ
ル和計算器58は、入力として信号CW1_TT0〜3
を受信し、また出力として信号SYM1_LSB、SY
M1_MSB、およびSYM1_SIGNを出力する。
第2の実行ディジタル和計算器60は、入力として信号
CW2_TT0〜3を受信し、また出力として信号SY
M2_LSB、SYM2_MSB、およびSYM2_S
IGNを出力する。パリティ発生器50、第1のアルフ
ァベットコーダ54、第2のアルファベットコーダ5
6、第1の実行ディジタル和計算器58および第2の実
行ディジタル和計算器60はそれぞれ回線72で通過ク
ロック信号TXCLKを受信する。出力3進シフトレジ
スタ6および8は回線74でクロック信号TXCLKD
2を受信し、また回線73でクロック信号SERTXC
LKを受信する。
使用することのできる回路のブロック線図である。図2
にはまた、図1の出力3進シフトレジスタ6および8が
含まれている。符号器2は、パリティ発生器50、アル
ファベット選択器52、第1のアルファベットコーダ5
4、第2のアルファベットコーダ56、第1の実行ディ
ジタル和計算器58、および第2の実行ディジタル和計
算器60とを有している。パリティ発生器50は、入力
として5つの並列2進ビットの第1集合14の回線14
aのビットSYM1_TB0と、5つの並列2進ビット
の第2集合16の回線16aのビットSYM2_TB0
とを受信し、また出力信号TX_PARを回線62に発
生する。アルファベット選択器52は、入力としてビッ
トSYM1_TB0、ビットSYM2_TB0および信
号TX_PARを受信し、また出力信号SYM1_AL
A、SYM1_ALBおよびSYM1_ALCをそれぞ
れ回線64a、64bおよび64c上に発生し、出力信
号SYM2_ALA、SYM2_ALBおよびSYM2
_ALCをそれぞれ回線66a、66bおよび66c上
に発生する。第1のアルファベットコーダ54は、入力
として5つの並列2進ビットの第1の集合の回線14b
〜14e上のビットSYM1_TB1〜4と、信号SY
M1_ALA、SYM1_ALBおよびSYM1_AL
Cと、回線68a上の信号SYM1_LSBと、回線6
8b上の信号SYM1_MSBと、回線68c上の信号
SYM1_SIGNとを受信する。第2のアルファベッ
トコーダ54は、出力として4つの並列3進ビットの第
1の集合18の回線18a〜18d上に信号CW1_T
T0〜3を発生する。第2のアルファベットコーダ56
は、入力として5つの並列2進ビットの第2集合16の
回線16b〜16e上のビットSYM2_TB1〜4
と、信号SYM2_ALA、SYM2_ALBおよびS
YM2_ALCと、回線70a上の信号SYM2_LS
Bと、回線70b上の信号SYM2_MSBと、回線7
0c上の信号SYM2_SIGNとを受信する。第2の
アルファベットコーダ54は、出力として4つの並列3
進ビットの第2の集合20の回線20a〜20d上に信
号CW1_TT0〜3を発生する。第1の実行ディジタ
ル和計算器58は、入力として信号CW1_TT0〜3
を受信し、また出力として信号SYM1_LSB、SY
M1_MSB、およびSYM1_SIGNを出力する。
第2の実行ディジタル和計算器60は、入力として信号
CW2_TT0〜3を受信し、また出力として信号SY
M2_LSB、SYM2_MSB、およびSYM2_S
IGNを出力する。パリティ発生器50、第1のアルフ
ァベットコーダ54、第2のアルファベットコーダ5
6、第1の実行ディジタル和計算器58および第2の実
行ディジタル和計算器60はそれぞれ回線72で通過ク
ロック信号TXCLKを受信する。出力3進シフトレジ
スタ6および8は回線74でクロック信号TXCLKD
2を受信し、また回線73でクロック信号SERTXC
LKを受信する。
【0045】ここで、図2の符号器2の操作について、
図3ないし図6を参照して説明する。
図3ないし図6を参照して説明する。
【0046】図3に本発明の好ましい実施の形態にした
がうパリティ発生器の構成を示す。パリティ発生器50
は、ラッチSn−2 80、ラッチSn−1 82、ラ
ッチSm 84、および2つのモジュロ−2加算器86
と88とを有している。モジュロ−2加算器86と86
はそれぞれ2つの入力と1つの出力を備えている。モジ
ュロ−2加算器86は、1つの入力としてラッチSn−
2 80の出力を受信し、また別の入力として回線16
aのビットSYM2_TB0を受信する。モジュロ−2
加算器86の出力はモジュロ−2入力の和であって、ラ
ッチSn−182への出力を形成する。モジュロ−2加
算器88は、1つの入力としてラッチSn−1 82を
受信し、またもう1つの別の入力として回線14aのS
YM1_TB0を受信する。モジュロ−2加算器88の
出力は、ぞの入力の和であるが、ラッチSn84への入
力を形成する。ラッチSn84の出力は回線62の信号
TX_PARおよびラッチSn−2への出力を形成す
る。ラッチ機構はすべて回線72のクロック信号TXC
LKによって保持される。
がうパリティ発生器の構成を示す。パリティ発生器50
は、ラッチSn−2 80、ラッチSn−1 82、ラ
ッチSm 84、および2つのモジュロ−2加算器86
と88とを有している。モジュロ−2加算器86と86
はそれぞれ2つの入力と1つの出力を備えている。モジ
ュロ−2加算器86は、1つの入力としてラッチSn−
2 80の出力を受信し、また別の入力として回線16
aのビットSYM2_TB0を受信する。モジュロ−2
加算器86の出力はモジュロ−2入力の和であって、ラ
ッチSn−182への出力を形成する。モジュロ−2加
算器88は、1つの入力としてラッチSn−1 82を
受信し、またもう1つの別の入力として回線14aのS
YM1_TB0を受信する。モジュロ−2加算器88の
出力は、ぞの入力の和であるが、ラッチSn84への入
力を形成する。ラッチSn84の出力は回線62の信号
TX_PARおよびラッチSn−2への出力を形成す
る。ラッチ機構はすべて回線72のクロック信号TXC
LKによって保持される。
【0047】パリティ発生器50は、重畳コーダであっ
て、ビットSYM2_TB0、SYM1_TB0、およ
びTXーPARの過去および現在の価によってパリティ
ビットTX_PARを発生する。パリティビットTXー
PARは、クロックTXCLKの各周期ごとに更新され
る。クロックTXCLKの各周期ごとに、符号器2の入
力の5つの並列2進ビットの第1および第2の集合1
4、16が更新される。その結果、パリティビットTX
_PARは符号化されるべき記号の新しいペアごとに更
新される。重畳コーダについての状態遷移表を表II
に、また対応する格子図を図4に示す。この格子図は、
表IIの状態遷移の別の表現である。
て、ビットSYM2_TB0、SYM1_TB0、およ
びTXーPARの過去および現在の価によってパリティ
ビットTX_PARを発生する。パリティビットTXー
PARは、クロックTXCLKの各周期ごとに更新され
る。クロックTXCLKの各周期ごとに、符号器2の入
力の5つの並列2進ビットの第1および第2の集合1
4、16が更新される。その結果、パリティビットTX
_PARは符号化されるべき記号の新しいペアごとに更
新される。重畳コーダについての状態遷移表を表II
に、また対応する格子図を図4に示す。この格子図は、
表IIの状態遷移の別の表現である。
【0048】この好ましい実施の形態中で使用する重畳
コードはシステマティックコードであって、そのうちで
符号化すべき記号のビットSYM1_TB0およびSY
M2_TB0は直接使用され、またパリティビットTX
_PARはこれら2つのビットの現在の価および以前の
価のパリティ関数である。このような重畳コードはIE
EE Communication Magazin
e、1987年2月、Vol.25、No.2、14頁
の図3aに開示されている。これによって、以下に復号
器4の詳細な説明中で述べるように復号中の単一ビット
のエラーを簡単に検査することができる。
コードはシステマティックコードであって、そのうちで
符号化すべき記号のビットSYM1_TB0およびSY
M2_TB0は直接使用され、またパリティビットTX
_PARはこれら2つのビットの現在の価および以前の
価のパリティ関数である。このような重畳コードはIE
EE Communication Magazin
e、1987年2月、Vol.25、No.2、14頁
の図3aに開示されている。これによって、以下に復号
器4の詳細な説明中で述べるように復号中の単一ビット
のエラーを簡単に検査することができる。
【0049】したがって、記号の新しいペアが符号器2
の入力に与えられた時には、パリティビットTX_PA
Rの更新値が伝送クロック信号TXCLKのエッジの後
に発生する。
の入力に与えられた時には、パリティビットTX_PA
Rの更新値が伝送クロック信号TXCLKのエッジの後
に発生する。
【0050】図2のアルファベット選択器52は、この
好ましい実施の形態においては、その入力の現在の状態
に応じてその出力を発生する1つの論理ブロックであ
る。アルファベット選択器は、信号SYM1_TB0、
SYM2_TB0およびTX_PARの価に応じて第1
および第2のペアの符号化アルファベットを選択する。
アルファベットの選択を表IIIに示したが、これは実
施例としてのみ示したものである。表IIIの詳細か
ら、このアルファベットの割り当ては単に集合み合わせ
論理を用いて達成することができる。したがって、記号
の新しいペアが符号器2の入力に与えられた後に、アル
ファベット選択器52の出力がクロック信号のエッジの
新しい信号TX_PARに応じて更新される。したがっ
て、信号SYM1_ALA、SYM1_ALBおよびS
YM1_ALCが、そのアルファベットにしたがって第
1の記号が符号化されるように設定され、また信号SY
M2_ALA、SYM2_ALBおよびSYM2_AL
Cが、そのアルファベットにしたがって第2の記号が符
号化されるように設定される。
好ましい実施の形態においては、その入力の現在の状態
に応じてその出力を発生する1つの論理ブロックであ
る。アルファベット選択器は、信号SYM1_TB0、
SYM2_TB0およびTX_PARの価に応じて第1
および第2のペアの符号化アルファベットを選択する。
アルファベットの選択を表IIIに示したが、これは実
施例としてのみ示したものである。表IIIの詳細か
ら、このアルファベットの割り当ては単に集合み合わせ
論理を用いて達成することができる。したがって、記号
の新しいペアが符号器2の入力に与えられた後に、アル
ファベット選択器52の出力がクロック信号のエッジの
新しい信号TX_PARに応じて更新される。したがっ
て、信号SYM1_ALA、SYM1_ALBおよびS
YM1_ALCが、そのアルファベットにしたがって第
1の記号が符号化されるように設定され、また信号SY
M2_ALA、SYM2_ALBおよびSYM2_AL
Cが、そのアルファベットにしたがって第2の記号が符
号化されるように設定される。
【0051】SYM1_TB0、SYM2_TB0およ
びTX_PARの所定の価に対する表IIIに於けるア
ルファベットの割り当ては、多数ある割り当ての1例に
過ぎず、選ぶことができる。
びTX_PARの所定の価に対する表IIIに於けるア
ルファベットの割り当ては、多数ある割り当ての1例に
過ぎず、選ぶことができる。
【0052】図5は、本発明の好ましい実施の形態にし
たがう第1のアルファベットコーダ54の構成の説明図
である。第1のアルファベットコーダ54は、アルファ
ベット集合選択器100、極値アルファベット選択器1
02、非極値アルファベット選択器104、Aディスパ
リティ選択器106、Bディスパリティ選択器108、
Cディスパリティ選択器110、コードワード選択器1
12、アルファベットメモリ114、およびANDゲー
ト116を有している。コードワード選択器112は、
入力として回線14b〜14eの信号SYM1_TB1
〜4および回線72のクロック信号TXCLKを受信す
る。コードワード選択器112は、アルファベットメモ
リ114への入力を形成する回線120に16の信号を
出力する。ANDゲート116は、反転入力部で回線6
8aの信号SYM1_LSBを受信し、また非反転入力
部で回線68bの信号SYM_MSBを受信し、またそ
の回線122の出力部で信号EXTREMEを発生す
る。Aディスパリティ選択器106、B選択器108、
およびCディスパリティ選択器110は、それぞれの選
択入力部で回線68cの信号SYM1_SIGNを受信
し、またそれぞれのクロック入力部で回線151のクロ
ック信号TXCLKD1を受信する。Aディスパリティ
選択器106は、また入力としてアルファベットメモリ
114からの回線124で4つのトリットEXTAM0
〜3を受信し、またアルファベットメモリ114からの
回線126で4つのトリットEXTAP0〜3を受信
し、回線136に出力信号EXTA0〜3を発生する。
Bディスパリティ選択器108もまた、入力としてアル
ファベットメモリ114からの回線128で4つのトリ
ットEXTBM0〜3を受信し、またアルファベットメ
モリ114からの回線130で4つのトリットEXTB
P0〜3を受信し、回線138に出力信号EXTB1〜
3を発生する。極値アルファベットC選択器110もま
た、入力としてアルファベットメモリからの回線130
で4つのトリットEXTCM0〜3を受信し、またこの
アルファベットメモリからの回線132で4つのトリッ
トEXTCP0〜3を受信し、回線140に出力信号E
XTC0〜3を発生する。極値アルファベット選択器1
02および非極値アルファベット選択器104はそれぞ
れの選択入力部で回線64a、64bおよび64cの信
号SYM1_ALA、SYM1_ALBおよびSYM1
_ALCをそれぞれ受信し、またそれぞれのクロック入
力部でクロック信号TXCLKD1を受信する。極値ア
ルファベット選択器102はさらに入力として、信号E
XTA0〜3、EXTB0〜3およびEXTC0〜3を
受信し、また回線148に4つの出力信号ETXB0〜
3を発生する。非極値アルファベット選択器104はさ
らにアルファベットメモリ114からの回線142で信
号NEXTA0〜3を、アルファベットメモリ114か
らの回線144で信号を受信しNEXTB0〜3を、ま
たアルファベットメモリ114からの回線146で信号
を受信しNEXTC0〜3を受信し、回線150に出力
信号NEXT0〜3を発生する。アルファベット集合選
択器100は、選択入力部の信号EXTREMEと、信
号EXT0〜3および信号NEXT0〜3と、クロック
入力部のクロック信号TXCLKD1とを受信し、出力
回線18a〜18dに信号CW1_TT0〜3を発生す
る。
たがう第1のアルファベットコーダ54の構成の説明図
である。第1のアルファベットコーダ54は、アルファ
ベット集合選択器100、極値アルファベット選択器1
02、非極値アルファベット選択器104、Aディスパ
リティ選択器106、Bディスパリティ選択器108、
Cディスパリティ選択器110、コードワード選択器1
12、アルファベットメモリ114、およびANDゲー
ト116を有している。コードワード選択器112は、
入力として回線14b〜14eの信号SYM1_TB1
〜4および回線72のクロック信号TXCLKを受信す
る。コードワード選択器112は、アルファベットメモ
リ114への入力を形成する回線120に16の信号を
出力する。ANDゲート116は、反転入力部で回線6
8aの信号SYM1_LSBを受信し、また非反転入力
部で回線68bの信号SYM_MSBを受信し、またそ
の回線122の出力部で信号EXTREMEを発生す
る。Aディスパリティ選択器106、B選択器108、
およびCディスパリティ選択器110は、それぞれの選
択入力部で回線68cの信号SYM1_SIGNを受信
し、またそれぞれのクロック入力部で回線151のクロ
ック信号TXCLKD1を受信する。Aディスパリティ
選択器106は、また入力としてアルファベットメモリ
114からの回線124で4つのトリットEXTAM0
〜3を受信し、またアルファベットメモリ114からの
回線126で4つのトリットEXTAP0〜3を受信
し、回線136に出力信号EXTA0〜3を発生する。
Bディスパリティ選択器108もまた、入力としてアル
ファベットメモリ114からの回線128で4つのトリ
ットEXTBM0〜3を受信し、またアルファベットメ
モリ114からの回線130で4つのトリットEXTB
P0〜3を受信し、回線138に出力信号EXTB1〜
3を発生する。極値アルファベットC選択器110もま
た、入力としてアルファベットメモリからの回線130
で4つのトリットEXTCM0〜3を受信し、またこの
アルファベットメモリからの回線132で4つのトリッ
トEXTCP0〜3を受信し、回線140に出力信号E
XTC0〜3を発生する。極値アルファベット選択器1
02および非極値アルファベット選択器104はそれぞ
れの選択入力部で回線64a、64bおよび64cの信
号SYM1_ALA、SYM1_ALBおよびSYM1
_ALCをそれぞれ受信し、またそれぞれのクロック入
力部でクロック信号TXCLKD1を受信する。極値ア
ルファベット選択器102はさらに入力として、信号E
XTA0〜3、EXTB0〜3およびEXTC0〜3を
受信し、また回線148に4つの出力信号ETXB0〜
3を発生する。非極値アルファベット選択器104はさ
らにアルファベットメモリ114からの回線142で信
号NEXTA0〜3を、アルファベットメモリ114か
らの回線144で信号を受信しNEXTB0〜3を、ま
たアルファベットメモリ114からの回線146で信号
を受信しNEXTC0〜3を受信し、回線150に出力
信号NEXT0〜3を発生する。アルファベット集合選
択器100は、選択入力部の信号EXTREMEと、信
号EXT0〜3および信号NEXT0〜3と、クロック
入力部のクロック信号TXCLKD1とを受信し、出力
回線18a〜18dに信号CW1_TT0〜3を発生す
る。
【0053】アルファベットメモリ114は実際上はル
ックアップテーブルであって、また上に説明したように
表1の内容を含んでいる。その入力部で符号化されるべ
き1つの記号の4つのビットSYM1_TB1〜4に応
じて、コードワード選択器112はその16の出力回線
120の1つを起動し、その結果コードワードを選択す
る表Iの列を選択する。コードワード選択器112の出
力120は符号化すべきすべての新しい記号に対するク
ロック信号TXCLKの各周期ごとに更新される。16
の回線120の1つのみが1度に起動されることは理解
されるところであろう。
ックアップテーブルであって、また上に説明したように
表1の内容を含んでいる。その入力部で符号化されるべ
き1つの記号の4つのビットSYM1_TB1〜4に応
じて、コードワード選択器112はその16の出力回線
120の1つを起動し、その結果コードワードを選択す
る表Iの列を選択する。コードワード選択器112の出
力120は符号化すべきすべての新しい記号に対するク
ロック信号TXCLKの各周期ごとに更新される。16
の回線120の1つのみが1度に起動されることは理解
されるところであろう。
【0054】信号SYM1_LSBおよびSYM1_M
SBは、第1のアルファベットコーダから、最後の伝送
コードワードすなわち第1のアルファベットコーダ54
から出力される最後のコードワードのコードワード境界
までの、伝送コードワードの実行ディジタル和を表わし
ている。実行デジタル和の計算については、図6を参照
して以下に詳細に説明する。コードワード境界での実行
ディジタル和の価は2を超えるべきではないということ
は、本コードの既に説明した好ましい実施の形態の性質
である。第1のペアルファベットコーダ54には、実行
ディジタル和の価が2を超えるときにはエラーのフラグ
を立て、伝送を中断する回路を含めることもできる。斯
かる回路は図5には示されていないが、しかし斯かる回
路を構成することは、当業者の範疇内にある。
SBは、第1のアルファベットコーダから、最後の伝送
コードワードすなわち第1のアルファベットコーダ54
から出力される最後のコードワードのコードワード境界
までの、伝送コードワードの実行ディジタル和を表わし
ている。実行デジタル和の計算については、図6を参照
して以下に詳細に説明する。コードワード境界での実行
ディジタル和の価は2を超えるべきではないということ
は、本コードの既に説明した好ましい実施の形態の性質
である。第1のペアルファベットコーダ54には、実行
ディジタル和の価が2を超えるときにはエラーのフラグ
を立て、伝送を中断する回路を含めることもできる。斯
かる回路は図5には示されていないが、しかし斯かる回
路を構成することは、当業者の範疇内にある。
【0055】ANDゲート116は、表1の極値アルフ
ァベット集合または非極値アルファベット集合を選択す
るかどうかを決定するために使用される。実行ディジタ
ル和の価がゼロ(SYM1_LSB=SYM1_MSB
=0)または1(SYM1_LSB=1、SYM1_M
SB=0)であるときは、信号EXTREMEはゼロで
ある。実行ディジタル和の価が2(SYM1_LSB=
0、SYM1_MSB=1)または1であるときは、信
号EXTREMEは高水準にある。
ァベット集合または非極値アルファベット集合を選択す
るかどうかを決定するために使用される。実行ディジタ
ル和の価がゼロ(SYM1_LSB=SYM1_MSB
=0)または1(SYM1_LSB=1、SYM1_M
SB=0)であるときは、信号EXTREMEはゼロで
ある。実行ディジタル和の価が2(SYM1_LSB=
0、SYM1_MSB=1)または1であるときは、信
号EXTREMEは高水準にある。
【0056】信号SYM1_SIGNは、実行ディジタ
ル和が負または正であるかどうかを示す。実行ディジタ
ル和が負であるときは、Aディスパリティ選択器10
6、Bディスパリティ選択器108、およびCディスパ
リティ選択器110は正のディスパリティをもつコード
ワードを選択する。実行ディジタル和が正であるとき
は、Aディスパリティ選択器106、Bディスパリティ
選択器108、およびCディスパリティ選択器110は
負のディスパリティをもつコードワードを選択する。
ル和が負または正であるかどうかを示す。実行ディジタ
ル和が負であるときは、Aディスパリティ選択器10
6、Bディスパリティ選択器108、およびCディスパ
リティ選択器110は正のディスパリティをもつコード
ワードを選択する。実行ディジタル和が正であるとき
は、Aディスパリティ選択器106、Bディスパリティ
選択器108、およびCディスパリティ選択器110は
負のディスパリティをもつコードワードを選択する。
【0057】図5および表Iについて説明する。Aディ
スパリティ選択器106は、信号SYM1_SIGNに
応じて信号EXTA0〜3を形成するように、信号EX
TAM0〜3またはEXTAP0〜3のいずれかを接続
する。信号EXTAM0〜3は、ディスパリティ −1
(マイナス1)を持つ極値アルファベットA中のコード
ワードのトリット位置を表わしており、信号EXTAP
0〜3は、ディスパリティ +1(プラス1)を持つ極
値アルファベットA中のコードワードのトリット位置を
表わしている。Bディスパリティ選択器108は、信号
SYM1_SIGNに応じて信号EXTB0〜3を形成
するように、信号EXTBM0〜3またはEXTBP0
〜3のいずれかを接続する。信号EXTBM0〜3は、
ディスパリティ −2(またはゼロ)を持つ極値アルフ
ァベットB中のコードワードのトリット位置を表わして
おり、信号EXTBP0〜3は、ディスパリティ +2
(またはゼロ)を持つ極値アルファベットB中のコード
ワードのトリット位置を表わしている。Cディスパリテ
ィ選択器110は、信号SYM1_SIGNに応じて信
号EXTC0〜3を形成するように、信号EXTCM0
〜3またはEXTCP0〜3のいずれかを接続する。信
号EXTCM0〜3は、ディスパリティ −3(または
ゼロ)を持つ極値アルファベットC中のコードワードの
トリット位置を表わしており、信号EXTCP0〜3
は、ディスパリティ +3(またはゼロ)を持つ極値ア
ルファベットC中のコードワードのトリット位置を表わ
している。
スパリティ選択器106は、信号SYM1_SIGNに
応じて信号EXTA0〜3を形成するように、信号EX
TAM0〜3またはEXTAP0〜3のいずれかを接続
する。信号EXTAM0〜3は、ディスパリティ −1
(マイナス1)を持つ極値アルファベットA中のコード
ワードのトリット位置を表わしており、信号EXTAP
0〜3は、ディスパリティ +1(プラス1)を持つ極
値アルファベットA中のコードワードのトリット位置を
表わしている。Bディスパリティ選択器108は、信号
SYM1_SIGNに応じて信号EXTB0〜3を形成
するように、信号EXTBM0〜3またはEXTBP0
〜3のいずれかを接続する。信号EXTBM0〜3は、
ディスパリティ −2(またはゼロ)を持つ極値アルフ
ァベットB中のコードワードのトリット位置を表わして
おり、信号EXTBP0〜3は、ディスパリティ +2
(またはゼロ)を持つ極値アルファベットB中のコード
ワードのトリット位置を表わしている。Cディスパリテ
ィ選択器110は、信号SYM1_SIGNに応じて信
号EXTC0〜3を形成するように、信号EXTCM0
〜3またはEXTCP0〜3のいずれかを接続する。信
号EXTCM0〜3は、ディスパリティ −3(または
ゼロ)を持つ極値アルファベットC中のコードワードの
トリット位置を表わしており、信号EXTCP0〜3
は、ディスパリティ +3(またはゼロ)を持つ極値ア
ルファベットC中のコードワードのトリット位置を表わ
している。
【0058】信号SYM1_ALA、SYM1_ALB
およびSYM1_ALは、コードワードがどのアルファ
ベットからとられるかを決定し、また前に説明したよう
に、アルファベット選択器によって決定される。極値ア
ルファベット選択器102は、信号EXTA0〜3、E
XTB0〜3またはEXTC0〜3の3つの集合の1つ
が、信号SYM1_ALA、SYM1_ALBおよびS
YM1_ALCによって選択されたアルファベットに応
じて信号EXT0〜3を形成する。
およびSYM1_ALは、コードワードがどのアルファ
ベットからとられるかを決定し、また前に説明したよう
に、アルファベット選択器によって決定される。極値ア
ルファベット選択器102は、信号EXTA0〜3、E
XTB0〜3またはEXTC0〜3の3つの集合の1つ
が、信号SYM1_ALA、SYM1_ALBおよびS
YM1_ALCによって選択されたアルファベットに応
じて信号EXT0〜3を形成する。
【0059】実行ディジタル和が非極値であるときに
は、非極値アルファベット選択器104が利用されて、
信号NEXTA0〜3、NEXTB0〜3またはNEX
TC0〜3の3つの集合の1つがアルファベット選択信
号SYM1_ALA、SYM1_ALBおよびSYM1
_ALCに応じて出力信号NEXT1〜3を形成するよ
うに接続される。表1によれば、信号NEXTA0〜3
は非極値アルファベットBのコードワードのトリット位
置を表わしており、また信号NEXTC0〜3は非極値
アルファベットCのコードワードのトリット位置を表わ
している。
は、非極値アルファベット選択器104が利用されて、
信号NEXTA0〜3、NEXTB0〜3またはNEX
TC0〜3の3つの集合の1つがアルファベット選択信
号SYM1_ALA、SYM1_ALBおよびSYM1
_ALCに応じて出力信号NEXT1〜3を形成するよ
うに接続される。表1によれば、信号NEXTA0〜3
は非極値アルファベットBのコードワードのトリット位
置を表わしており、また信号NEXTC0〜3は非極値
アルファベットCのコードワードのトリット位置を表わ
している。
【0060】アルファベット集合選択器100は、信号
EXTREMEによって制御されて、信号EXT0〜3
またはNEXT0〜3のいずれかを接続して出力信号C
W1_TT0〜3を形成する。したがってアルファベッ
ト集合選択器100は、表Iの左側または右側のいずれ
のアルファベットを、実行ディジタル和が極値であるか
または非極値であるかにしたがって用いるかを決定す
る。
EXTREMEによって制御されて、信号EXT0〜3
またはNEXT0〜3のいずれかを接続して出力信号C
W1_TT0〜3を形成する。したがってアルファベッ
ト集合選択器100は、表Iの左側または右側のいずれ
のアルファベットを、実行ディジタル和が極値であるか
または非極値であるかにしたがって用いるかを決定す
る。
【0061】コードワード選択器112への入力はクロ
ック信号TXCLKによってラッチされ、またAディス
パリティ選択器106、Bディスパリティ選択器10
8、Cディスパリティ選択器110、極値アルファベッ
ト選択器102、非極値アルファベット選択器104お
よびアルファベット集合選択器100においては、すべ
てそれらのイネーブルおよびクロック入力はクロック信
号TXCLKD1によってラッチされ、これらの制御入
力は符号化すべきすべての新しい記号に対してクロック
信号TXCLKおよびTXCLKD1の各周期毎に更新
される。コードワード選択器112は、パリティ発生器
50のクロック動作を行なうのと同じクロック信号TX
CLKによってクロック動作を開始する。しかし、図5
に示すように第1のアルファベットコーダの別のエレメ
ントをクロック動作するクロック信号は、信号SYM1
ALA、SYM1_ALB、およびSYM1_ALC
が符号化すべき新しい記号に応じて、それぞれの新しい
値に定着するための時間を持つことができるように、ク
ロック信号TXCLKよりも遅延しなければならない。
したがって、クロック信号TXCLKD1は、わずかに
遅延したクロック信号TXCLKにすぎない。
ック信号TXCLKによってラッチされ、またAディス
パリティ選択器106、Bディスパリティ選択器10
8、Cディスパリティ選択器110、極値アルファベッ
ト選択器102、非極値アルファベット選択器104お
よびアルファベット集合選択器100においては、すべ
てそれらのイネーブルおよびクロック入力はクロック信
号TXCLKD1によってラッチされ、これらの制御入
力は符号化すべきすべての新しい記号に対してクロック
信号TXCLKおよびTXCLKD1の各周期毎に更新
される。コードワード選択器112は、パリティ発生器
50のクロック動作を行なうのと同じクロック信号TX
CLKによってクロック動作を開始する。しかし、図5
に示すように第1のアルファベットコーダの別のエレメ
ントをクロック動作するクロック信号は、信号SYM1
ALA、SYM1_ALB、およびSYM1_ALC
が符号化すべき新しい記号に応じて、それぞれの新しい
値に定着するための時間を持つことができるように、ク
ロック信号TXCLKよりも遅延しなければならない。
したがって、クロック信号TXCLKD1は、わずかに
遅延したクロック信号TXCLKにすぎない。
【0062】さらに図2に戻って説明する。3進出力シ
フトレジスタ6を並列にロードする回線74上のクロッ
ク信号TXCLKD2は、信号CW2_TT0〜3が出
力3進シフトレジスタへシフトされる前に定着化できる
ように、クロック信号TXCLKD1に比例して遅延す
ることが重要である。トリットはクロック信号TXCL
Kの4倍の周波数を持ち、クロック信号TXCLKD2
に比例して遅延するクロックSERTXCLKによって
連続して出力シフトレジスタからクロック動作される。
フトレジスタ6を並列にロードする回線74上のクロッ
ク信号TXCLKD2は、信号CW2_TT0〜3が出
力3進シフトレジスタへシフトされる前に定着化できる
ように、クロック信号TXCLKD1に比例して遅延す
ることが重要である。トリットはクロック信号TXCL
Kの4倍の周波数を持ち、クロック信号TXCLKD2
に比例して遅延するクロックSERTXCLKによって
連続して出力シフトレジスタからクロック動作される。
【0063】したがって、クロック信号TXCLKのエ
ッジには、符号器2への入力部に与えられた新しい記号
ペアに応じて、そのペアの第1の記号の4ビットSYM
1_TB1〜4がコードワード選択器112中にラッチ
され、1列のアルファベットメモリ114が回線120
の1つによって選択される。クロック信号TXCLKD
1のエッジは次に第1のアルファベットコーダ54の別
の回路をラッチし、新しい記号に応じて送信される新し
いコードワードが信号CW1_TT0〜3として出力3
進シフトレジスタ6に出力される。次いでクロック信号
TXCLKD2のエッジは、3進シフトレジスタを並列
にロードし、連続して送信されるコードワードがその後
クロック信号TXCLKD2の制御の下にシフトされ
る。
ッジには、符号器2への入力部に与えられた新しい記号
ペアに応じて、そのペアの第1の記号の4ビットSYM
1_TB1〜4がコードワード選択器112中にラッチ
され、1列のアルファベットメモリ114が回線120
の1つによって選択される。クロック信号TXCLKD
1のエッジは次に第1のアルファベットコーダ54の別
の回路をラッチし、新しい記号に応じて送信される新し
いコードワードが信号CW1_TT0〜3として出力3
進シフトレジスタ6に出力される。次いでクロック信号
TXCLKD2のエッジは、3進シフトレジスタを並列
にロードし、連続して送信されるコードワードがその後
クロック信号TXCLKD2の制御の下にシフトされ
る。
【0064】第2のアルファベットコーダ56と出力3
進シフトレジスタ8の動作は、信号を適切に変更させた
場合には、第1のアルファベットコーダ54と出力3進
シフトレジスタ6の動作と同じである。第1と第2のア
ルファベットコーダが並列に作動するので、通過クロッ
ク信号TXCLKの周期に応じて、コードワードCW1
_TT0〜3とCW2_TT0〜3のペアが記号SYM
1_TB0〜4とSYM2_TB0〜4のペアから発生
する。
進シフトレジスタ8の動作は、信号を適切に変更させた
場合には、第1のアルファベットコーダ54と出力3進
シフトレジスタ6の動作と同じである。第1と第2のア
ルファベットコーダが並列に作動するので、通過クロッ
ク信号TXCLKの周期に応じて、コードワードCW1
_TT0〜3とCW2_TT0〜3のペアが記号SYM
1_TB0〜4とSYM2_TB0〜4のペアから発生
する。
【0065】図6に、本発明の好ましい実施の形態にし
たがう第1の実行ディジタル和計算器58の構成を示
す。第1の実行ディジタル和計算器は、4つの3進から
2進への変換器170〜176、マグニチュード符号計
算器178、2進加算器180、および3ビットレジス
タ182を有している。各3進から2進への変換器17
0〜176は、入力として回線18a〜18dのそれぞ
れの3進ビットCW1_TT0〜3を受信し、回線18
4a〜184dの入力トリットの値を表わすそれぞれの
信号MAG0〜MAG3を発生し、また回線186a〜
186dの入力トリットの符号を表わすそれぞれの信号
S0〜S3を発生し、回線72のクロック信号TXCL
Kを受信する。マグニチュード符号計算器178は入力
として信号MAG0〜3およびS0〜3を受信し、回線
188a、188b、および188cの信号CWLS
B、CWMSB、およびCWSをそれぞれ出力する。2
進加算器180は、回線190a、190b、および1
90cの信号PREVLSB、PREVMSB、および
PREVSと共に、入力として信号CWLSB、CWM
SB、およびCWSをそれぞれ受信し、回線68a、6
8b、および68cの信号SYM1_LSB、SYM1
_MSB、およびSYM1_SIGNをそれぞれ発生す
る。3ビットレジスタ182は、3ビット入力として信
号SYM1_LSB、SYM1_MSB0、およびSY
M1_SIGNを受信し、それぞれの3ビット出力とし
て信号PREVLSB、PREVMSB、およびPRE
VSを発生し、クロック信号TXCLKによってクロッ
ク動作される。
たがう第1の実行ディジタル和計算器58の構成を示
す。第1の実行ディジタル和計算器は、4つの3進から
2進への変換器170〜176、マグニチュード符号計
算器178、2進加算器180、および3ビットレジス
タ182を有している。各3進から2進への変換器17
0〜176は、入力として回線18a〜18dのそれぞ
れの3進ビットCW1_TT0〜3を受信し、回線18
4a〜184dの入力トリットの値を表わすそれぞれの
信号MAG0〜MAG3を発生し、また回線186a〜
186dの入力トリットの符号を表わすそれぞれの信号
S0〜S3を発生し、回線72のクロック信号TXCL
Kを受信する。マグニチュード符号計算器178は入力
として信号MAG0〜3およびS0〜3を受信し、回線
188a、188b、および188cの信号CWLS
B、CWMSB、およびCWSをそれぞれ出力する。2
進加算器180は、回線190a、190b、および1
90cの信号PREVLSB、PREVMSB、および
PREVSと共に、入力として信号CWLSB、CWM
SB、およびCWSをそれぞれ受信し、回線68a、6
8b、および68cの信号SYM1_LSB、SYM1
_MSB、およびSYM1_SIGNをそれぞれ発生す
る。3ビットレジスタ182は、3ビット入力として信
号SYM1_LSB、SYM1_MSB0、およびSY
M1_SIGNを受信し、それぞれの3ビット出力とし
て信号PREVLSB、PREVMSB、およびPRE
VSを発生し、クロック信号TXCLKによってクロッ
ク動作される。
【0066】符号化すべき新しい記号がクロック信号T
XCLKの制御によって符号器2に与えられると、送信
されたばかりのコードワードのトリットが3進から2進
への変換器170〜176にラッチされ、これらのトリ
ットの2進等価値がマグニチュード符号計算器178内
に合計される。マグニチュード符号計算器178は、送
信されたばかりのコードワードのディスパリティを表わ
すこれらのビットの和を、信号CWLSB、CWMS
B、およびCWSとして与える。信号CWLSBは、送
信されたばかりのコードワードのディスパリティの最下
位ビットを表わし、信号CWMSBは、送信されたばか
りのコードワードのディスパリティの最上位ビットを表
わし、また信号CWSは、送信されたばかりのコードワ
ードのディスパリティの符号を表わす。クロック信号T
XCLKの制御の下に、レジスタ182もまた、3進か
ら2進への変換器170〜176にラッチされ、そのデ
ィスパリティが現在信号CWLSB、CWMSB、およ
びCWSと表わされるコードワードが送信されるのに先
だって、最下位ビット、最上位ビット、およびコードの
実行ディジタル和計算器の符号を表わす更新された信号
PREVLSB、PREVMSB、およびPREVSを
2進加算器180の入力部に与える。2進加算器180
は、信号SYM1_LSB、SYM1_MSB、および
SYM1_SIGNによって表わされる更新された実行
ディジタル和を提供するために、送信されたばかりのコ
ードワードのディスパリティを実行ディジタル和計算器
に加える。SYM1_LSBは現在の実行ディジタル和
計算器の最下位のビットを表わし、SYM1_MSBは
現在の実行ディジタル和計算器の最上位のビットを表わ
し、またSYM1_SIGNは現在の実行ディジタル和
計算器の符号を表わす。信号SYM1_LSB、SYM
1_MSB、およびSYM1_SIGNは次に、図5を
参照して上記で述べたとおり、イネーブルを更新し、遅
延クロック信号TXCLKD1の次のエッジの第1のア
ルファベットコーダ54の選択回路の入力を選択する。
XCLKの制御によって符号器2に与えられると、送信
されたばかりのコードワードのトリットが3進から2進
への変換器170〜176にラッチされ、これらのトリ
ットの2進等価値がマグニチュード符号計算器178内
に合計される。マグニチュード符号計算器178は、送
信されたばかりのコードワードのディスパリティを表わ
すこれらのビットの和を、信号CWLSB、CWMS
B、およびCWSとして与える。信号CWLSBは、送
信されたばかりのコードワードのディスパリティの最下
位ビットを表わし、信号CWMSBは、送信されたばか
りのコードワードのディスパリティの最上位ビットを表
わし、また信号CWSは、送信されたばかりのコードワ
ードのディスパリティの符号を表わす。クロック信号T
XCLKの制御の下に、レジスタ182もまた、3進か
ら2進への変換器170〜176にラッチされ、そのデ
ィスパリティが現在信号CWLSB、CWMSB、およ
びCWSと表わされるコードワードが送信されるのに先
だって、最下位ビット、最上位ビット、およびコードの
実行ディジタル和計算器の符号を表わす更新された信号
PREVLSB、PREVMSB、およびPREVSを
2進加算器180の入力部に与える。2進加算器180
は、信号SYM1_LSB、SYM1_MSB、および
SYM1_SIGNによって表わされる更新された実行
ディジタル和を提供するために、送信されたばかりのコ
ードワードのディスパリティを実行ディジタル和計算器
に加える。SYM1_LSBは現在の実行ディジタル和
計算器の最下位のビットを表わし、SYM1_MSBは
現在の実行ディジタル和計算器の最上位のビットを表わ
し、またSYM1_SIGNは現在の実行ディジタル和
計算器の符号を表わす。信号SYM1_LSB、SYM
1_MSB、およびSYM1_SIGNは次に、図5を
参照して上記で述べたとおり、イネーブルを更新し、遅
延クロック信号TXCLKD1の次のエッジの第1のア
ルファベットコーダ54の選択回路の入力を選択する。
【0067】第2の実行ディジタル和計算器60は、第
1の実行ディジタル和計算器58と同じで、コードワー
ド・ペアの第2のコードワードの対応するビットについ
て同時に演算を行なう。
1の実行ディジタル和計算器58と同じで、コードワー
ド・ペアの第2のコードワードの対応するビットについ
て同時に演算を行なう。
【0068】図7は、図1の復号器4の構成を示すブロ
ック線図である。図7にはまた、図1の入力3進レジス
タ10および12が含まれる。復号器4は、第1の復号
化メモリ200、第2の復号化メモリ202、第1のア
ルファベット復号化回路204、第2の復号化メモリ2
06、ビット回復回路208、パリティ検査器210、
およびORゲート212を有する。
ック線図である。図7にはまた、図1の入力3進レジス
タ10および12が含まれる。復号器4は、第1の復号
化メモリ200、第2の復号化メモリ202、第1のア
ルファベット復号化回路204、第2の復号化メモリ2
06、ビット回復回路208、パリティ検査器210、
およびORゲート212を有する。
【0069】第1の復号化メモリ200は、回線42の
信号CW1_RT0〜3を受信し、回線46の信号SY
M1_RB1〜4、回線214a、214b、および2
14cのそれぞれの信号SYM1_RXCWMSB、S
YM1_RXCWLSB、およびSYM1_RXCW
S、ならびに回線218の信号CW1_RXERROR
を出力する。第2の復号化メモリ202は回線44の信
号CW2 RT0〜3を受信し、回線46の信号SYM
2_RB1〜4、回線216a、216b、および21
6cのそれぞれの信号SYM2_RXCWMSB、SY
M2_RXCWLSB、およびSYM2_RXCWS、
ならびに回線220の信号CW2_RXERRORを出
力する。第1のアルファベット復号化回路204は入力
として信号SYM1_RXCWMSB、SYM1_RX
CWLSB、およびSYM1_RXCWSを受信し、回
線224a、224b、224cのそれぞれの出力SY
M1_RALA、SYM1_RALB、およびSYM1
_RALC、ならびに回線215の信号SYM1_ER
RORを発生する。第2のペアアルファベット復号化回
路206は、入力として信号SYM1_RXCWMS
B、SYM1_RXCWLSB、およびSYM1_RX
CWSを受信し、回線226a、226b、226cの
それぞれの出力SYM2_RALA、SYM2_RAL
B、およびSYM2_RALC、ならびに回線217の
信号SYM2_ERRORを発生する。ビット回復回路
208は、入力として信号SYM1_RALA、SYM
1_RALB、SYM1_RALC、SYM2_RAL
A、SYM2_RALB、およびSYM2_RALCを
入力し、回線228の信号RX_PARと共に、出力と
して回線46aの信号SYM1_RB0、および回線4
8aの信号SYM2_RB0を発生する。パリティ検査
器210は、入力として信号CW1_RB0、CW2_
RB0、およびRX_PARを入力し、回線230の信
号PAR_ERRORを発生する。ORゲート212
は、信号CW1_ERROR、CW2_ERROR、P
AR_ERROR、SYM1_ERROR、およびSY
M2_ERRORをそれぞれ受信する5つの入力部を有
しており、回線232の出力RX_ERRORを発生す
る。第1と第2の復号化メモリは、回線222のクロッ
ク信号RXCLKD1を受信し、第1と第2のアルファ
ベット復号化回路は、クロック信号RXCLKばかりで
なく回線223のクロック信号RXCLKD2をそれぞ
れ受信し、またパリティ検査器は回線229のクロック
信号RXCLKD3を受信する。入力3進シフトレジス
タ10および12は、回線234のクロック信号RXS
ERCLKおよび回線221のクロック信号RXCLK
を受信する。
信号CW1_RT0〜3を受信し、回線46の信号SY
M1_RB1〜4、回線214a、214b、および2
14cのそれぞれの信号SYM1_RXCWMSB、S
YM1_RXCWLSB、およびSYM1_RXCW
S、ならびに回線218の信号CW1_RXERROR
を出力する。第2の復号化メモリ202は回線44の信
号CW2 RT0〜3を受信し、回線46の信号SYM
2_RB1〜4、回線216a、216b、および21
6cのそれぞれの信号SYM2_RXCWMSB、SY
M2_RXCWLSB、およびSYM2_RXCWS、
ならびに回線220の信号CW2_RXERRORを出
力する。第1のアルファベット復号化回路204は入力
として信号SYM1_RXCWMSB、SYM1_RX
CWLSB、およびSYM1_RXCWSを受信し、回
線224a、224b、224cのそれぞれの出力SY
M1_RALA、SYM1_RALB、およびSYM1
_RALC、ならびに回線215の信号SYM1_ER
RORを発生する。第2のペアアルファベット復号化回
路206は、入力として信号SYM1_RXCWMS
B、SYM1_RXCWLSB、およびSYM1_RX
CWSを受信し、回線226a、226b、226cの
それぞれの出力SYM2_RALA、SYM2_RAL
B、およびSYM2_RALC、ならびに回線217の
信号SYM2_ERRORを発生する。ビット回復回路
208は、入力として信号SYM1_RALA、SYM
1_RALB、SYM1_RALC、SYM2_RAL
A、SYM2_RALB、およびSYM2_RALCを
入力し、回線228の信号RX_PARと共に、出力と
して回線46aの信号SYM1_RB0、および回線4
8aの信号SYM2_RB0を発生する。パリティ検査
器210は、入力として信号CW1_RB0、CW2_
RB0、およびRX_PARを入力し、回線230の信
号PAR_ERRORを発生する。ORゲート212
は、信号CW1_ERROR、CW2_ERROR、P
AR_ERROR、SYM1_ERROR、およびSY
M2_ERRORをそれぞれ受信する5つの入力部を有
しており、回線232の出力RX_ERRORを発生す
る。第1と第2の復号化メモリは、回線222のクロッ
ク信号RXCLKD1を受信し、第1と第2のアルファ
ベット復号化回路は、クロック信号RXCLKばかりで
なく回線223のクロック信号RXCLKD2をそれぞ
れ受信し、またパリティ検査器は回線229のクロック
信号RXCLKD3を受信する。入力3進シフトレジス
タ10および12は、回線234のクロック信号RXS
ERCLKおよび回線221のクロック信号RXCLK
を受信する。
【0070】作動中、回線234上のクロック信号RX
SERCLKの制御下において、入力3進シフトレジス
タ10は、逐次的に1連の第1の4つのトリット・コー
ドワードを回線38上の信号CW1 RXとして受信
し、また入力3進シフトレジスタ12は、逐次的に1連
の第2の4つのトリット・コードワードを回線40上の
信号CW2 RXとして受信する。同時に受信された第
1および第2のコードワードはコードワードの対を形成
する。逐次入力されたコードワードは、クロック信号R
XSERCLKの1/4の周波数を有するクロック信号
RXCLKの制御下において並列に入力3進シフトレジ
スタから出力される。したがって、第1のツイストペア
接続30上に伝送された逐次コードワードは、回線42
aから40d上の信号CW1 RT0−3として並列形
式で現われ、また第2のツイストペア接続32上に伝送
された逐次コードワードは、回線44aから44d上の
信号CW2 RTO−3として並列形式で現われる。コ
ードワードは、したがって、第1の復号化メモリ200
および第2の復号化メモリ202の各1つずつに対して
の並列形式で提示される。
SERCLKの制御下において、入力3進シフトレジス
タ10は、逐次的に1連の第1の4つのトリット・コー
ドワードを回線38上の信号CW1 RXとして受信
し、また入力3進シフトレジスタ12は、逐次的に1連
の第2の4つのトリット・コードワードを回線40上の
信号CW2 RXとして受信する。同時に受信された第
1および第2のコードワードはコードワードの対を形成
する。逐次入力されたコードワードは、クロック信号R
XSERCLKの1/4の周波数を有するクロック信号
RXCLKの制御下において並列に入力3進シフトレジ
スタから出力される。したがって、第1のツイストペア
接続30上に伝送された逐次コードワードは、回線42
aから40d上の信号CW1 RT0−3として並列形
式で現われ、また第2のツイストペア接続32上に伝送
された逐次コードワードは、回線44aから44d上の
信号CW2 RTO−3として並列形式で現われる。コ
ードワードは、したがって、第1の復号化メモリ200
および第2の復号化メモリ202の各1つずつに対して
の並列形式で提示される。
【0071】第1および第2の復号化メモリは、クロッ
ク信号RXCLKD1によりクロック動作を開始するの
で、コードワードはその中でラッチされる。クロック信
号RXCLKD1は、遅延クロック信号RXCLKであ
る。したがって、入力3進シフトレジスタの並列出力
は、出力後まもなく復号化メモリ内にクロック入力され
る。第1および第2の復号化メモリは、両方とも表IV
のような簡単なルックアップテーブルを含んでいる。
ク信号RXCLKD1によりクロック動作を開始するの
で、コードワードはその中でラッチされる。クロック信
号RXCLKD1は、遅延クロック信号RXCLKであ
る。したがって、入力3進シフトレジスタの並列出力
は、出力後まもなく復号化メモリ内にクロック入力され
る。第1および第2の復号化メモリは、両方とも表IV
のような簡単なルックアップテーブルを含んでいる。
【0072】表IVは表Iを反転させたもので、これら
の表はラッチした3進コードワードに対しては4ビット
2進復号化とコードワード・ディスパリティを示してい
ることが分かる。それぞれのルックアップテーブル内の
各コードワードのディスパリティを記憶するというより
も、それぞれのルックアップテーブルから出力された各
コードワードのコードワード・ディスパリティを計算す
る回路が提供されることになる。かかる回路は、図6に
関して上記に述べたように、4つの3進−2進変換器、
マグニチュード符号計算器を使用して構成することがで
きる。
の表はラッチした3進コードワードに対しては4ビット
2進復号化とコードワード・ディスパリティを示してい
ることが分かる。それぞれのルックアップテーブル内の
各コードワードのディスパリティを記憶するというより
も、それぞれのルックアップテーブルから出力された各
コードワードのコードワード・ディスパリティを計算す
る回路が提供されることになる。かかる回路は、図6に
関して上記に述べたように、4つの3進−2進変換器、
マグニチュード符号計算器を使用して構成することがで
きる。
【0073】したがって、入力信号CW1 RT0−3
に応答して復号化メモリの特定の行が選択され、よって
表IVのルックアップテーブルが選択され、また特定の4
ビット2進記号が信号SYM1 RB0−4として出力
され、また入力コードワードのディスパリティが信号S
YM1 RXCWMSB、SYM1 RXCWLSBお
よびSYM1 RXCWS信号として出力される。SY
M1 RXCWMSBは第1のコードワード・ディスパ
リティの最上位のビットであり、信号SYM1RXCW
LSBは第1のコードワード・ディスパリティの最下位
のビットであり、また信号SYM1 RXCWSはコー
ドワード・ディスパリティの符号を表す。第1のコード
ワード・ディスパリティは、下記に記述するように、ア
ルファベットであって、そこからコードワードを符号化
したアルファベットを確定するために使用される。
に応答して復号化メモリの特定の行が選択され、よって
表IVのルックアップテーブルが選択され、また特定の4
ビット2進記号が信号SYM1 RB0−4として出力
され、また入力コードワードのディスパリティが信号S
YM1 RXCWMSB、SYM1 RXCWLSBお
よびSYM1 RXCWS信号として出力される。SY
M1 RXCWMSBは第1のコードワード・ディスパ
リティの最上位のビットであり、信号SYM1RXCW
LSBは第1のコードワード・ディスパリティの最下位
のビットであり、また信号SYM1 RXCWSはコー
ドワード・ディスパリティの符号を表す。第1のコード
ワード・ディスパリティは、下記に記述するように、ア
ルファベットであって、そこからコードワードを符号化
したアルファベットを確定するために使用される。
【0074】受信したコードワードのディスパリティが
ゼロのときには、復号化の目的のために、受信したコー
ドワードがその中にゼロを2つ保有しているか、または
ゼロを保有していないかを知る必要がある。本発明のこ
の実施の形態では、コードワード・ディスパリティがゼ
ロのときには、信号SYM1 RXCWSはコードワー
ドがゼロを2つ含んでいるかゼロを含んでいないかを指
示するために使用される。
ゼロのときには、復号化の目的のために、受信したコー
ドワードがその中にゼロを2つ保有しているか、または
ゼロを保有していないかを知る必要がある。本発明のこ
の実施の形態では、コードワード・ディスパリティがゼ
ロのときには、信号SYM1 RXCWSはコードワー
ドがゼロを2つ含んでいるかゼロを含んでいないかを指
示するために使用される。
【0075】第2の復号化メモリの動作は、第1の復号
化メモリの動作と同じであり、適切な異なる信号を伴っ
ている。第2のコードワードのディスパリティは、回線
216aから216c上に2進形式で出力される。信号
SYM2 RXCWMSBは第2のコードワード・ディ
スパリティの最上位のビットであり、信号SYM2RX
CWLSBは第2のコードワード・ディスパリティの最
下位のビットであり、また信号SYM2 RXCWSは
第2のコードワード・ディスパリティの符号を表す。第
2のコードワードのディスパリティは、同様に第2のコ
ードワードを符号化したアルファベットを確定するため
に使用される。
化メモリの動作と同じであり、適切な異なる信号を伴っ
ている。第2のコードワードのディスパリティは、回線
216aから216c上に2進形式で出力される。信号
SYM2 RXCWMSBは第2のコードワード・ディ
スパリティの最上位のビットであり、信号SYM2RX
CWLSBは第2のコードワード・ディスパリティの最
下位のビットであり、また信号SYM2 RXCWSは
第2のコードワード・ディスパリティの符号を表す。第
2のコードワードのディスパリティは、同様に第2のコ
ードワードを符号化したアルファベットを確定するため
に使用される。
【0076】コードワード −−−−、0000、およ
び++++は使用されないので、これらのコードワード
が検出したときには、復号化メモリのルックアップテー
ブルはそれぞれのエラー信号CW1 ERRORおよび
CW2 ERRORを出力する。
び++++は使用されないので、これらのコードワード
が検出したときには、復号化メモリのルックアップテー
ブルはそれぞれのエラー信号CW1 ERRORおよび
CW2 ERRORを出力する。
【0077】第1および第2のコードワードのディスパ
リティを表すビットは、第1のアルファベット復号化2
04および第2のアルファベット復号化206のそれぞ
れへの入力を形成する。第1のアルファベット復号化2
04の動作をここで図8に関連して下記に記述する。
リティを表すビットは、第1のアルファベット復号化2
04および第2のアルファベット復号化206のそれぞ
れへの入力を形成する。第1のアルファベット復号化2
04の動作をここで図8に関連して下記に記述する。
【0078】図8に関して、第1のアルファベット復号
化回路は、2進加算器240、3ビットラッチ242お
よびアルファベット復号化メモリ244を含んでいる。
2進加算器は、信号SYM1 RXCWMSB、SYM
1 RXCWLSBおよびSYM1 RXCWSを第1
の入力集合として受信し、またそれぞれの回線246
a、246bおよび246c上のSYM1 RXSUM
MSB、SYM1 RXSUMLSBおよびSYM1
RXSUMSを受信する。2進加算器はそれぞれの回線
248a、248bおよび248c上にSYM1 RX
MSB、SYM1RXLSBおよびSYM1 RXSを
出力する。ラッチ242は信号SYM1RXMSB、S
YM1 RXLSBおよびSYM1 RXSを受信し、
クロック信号RXCLKの制御下において信号SYM1
RXSUMMSB、SYM1RXSUMLSBおよび
SYM1 RXSUMSを出力する。アルファベット復
号化メモリは、第1の入力集合として、信号SYM1
RXCWMSB、SYM1 RXCWLSBおよびSY
M1 RXCWSを受信し、第2の入力集合として、信
号SYM1 RXMSB、SYM1 RXLSBおよび
SYM1 RXSを受信し、また回線224a、224
bおよび224c上に信号SYM1 RALA、SYM
1 RALBおよびSYM1 RALCを出力し、また
クロック信号RXCLKD2の制御下において信号SY
M1 ERRORを出力する。
化回路は、2進加算器240、3ビットラッチ242お
よびアルファベット復号化メモリ244を含んでいる。
2進加算器は、信号SYM1 RXCWMSB、SYM
1 RXCWLSBおよびSYM1 RXCWSを第1
の入力集合として受信し、またそれぞれの回線246
a、246bおよび246c上のSYM1 RXSUM
MSB、SYM1 RXSUMLSBおよびSYM1
RXSUMSを受信する。2進加算器はそれぞれの回線
248a、248bおよび248c上にSYM1 RX
MSB、SYM1RXLSBおよびSYM1 RXSを
出力する。ラッチ242は信号SYM1RXMSB、S
YM1 RXLSBおよびSYM1 RXSを受信し、
クロック信号RXCLKの制御下において信号SYM1
RXSUMMSB、SYM1RXSUMLSBおよび
SYM1 RXSUMSを出力する。アルファベット復
号化メモリは、第1の入力集合として、信号SYM1
RXCWMSB、SYM1 RXCWLSBおよびSY
M1 RXCWSを受信し、第2の入力集合として、信
号SYM1 RXMSB、SYM1 RXLSBおよび
SYM1 RXSを受信し、また回線224a、224
bおよび224c上に信号SYM1 RALA、SYM
1 RALBおよびSYM1 RALCを出力し、また
クロック信号RXCLKD2の制御下において信号SY
M1 ERRORを出力する。
【0079】ラッチ242の出力上の信号SYM1 R
XSUMMSB、SYM1 RXSUMLSBおよびS
YM1 RXSUMSは、受信した前のコードワードま
でのコードの実行ディジタル和である、すなわちそのデ
ィスパリティが信号SYM1RXCWMSB、SYM1
RXCWLSBおよびSYM1 RXCWSとして現
在表されているコードワードの直前に受信したコードワ
ードである。信号SYM1 RXSUMMSBは実行デ
ィジタル和の最上位のビットを表し、信号SYM1 R
XSUMLSBは実行ディジタル和の最下位のビットを
表し、また信号SYM1 RXSUMSは実行ディジタ
ル和の符号を表す。2進加算器は、現コードワード・デ
ィスパリティを前の実行ディジタル和に加えて、現在受
信しているコードワードのディスパリティを含んでい
る、新しい実行ディジタル和を信号SYM1 RXMS
B、SYM1 RXLSBおよびSYM1 RXSとし
て発生させる。信号SYM1 RXMSBは新しい実行
ディジタル和の最上位のビットを表し、信号SYM1
RXLSBは新しい実行ディジタル和の最下位のビット
を表し、また信号SYM1 RXSは新しい実行ディジ
タル和の符号を表す。
XSUMMSB、SYM1 RXSUMLSBおよびS
YM1 RXSUMSは、受信した前のコードワードま
でのコードの実行ディジタル和である、すなわちそのデ
ィスパリティが信号SYM1RXCWMSB、SYM1
RXCWLSBおよびSYM1 RXCWSとして現
在表されているコードワードの直前に受信したコードワ
ードである。信号SYM1 RXSUMMSBは実行デ
ィジタル和の最上位のビットを表し、信号SYM1 R
XSUMLSBは実行ディジタル和の最下位のビットを
表し、また信号SYM1 RXSUMSは実行ディジタ
ル和の符号を表す。2進加算器は、現コードワード・デ
ィスパリティを前の実行ディジタル和に加えて、現在受
信しているコードワードのディスパリティを含んでい
る、新しい実行ディジタル和を信号SYM1 RXMS
B、SYM1 RXLSBおよびSYM1 RXSとし
て発生させる。信号SYM1 RXMSBは新しい実行
ディジタル和の最上位のビットを表し、信号SYM1
RXLSBは新しい実行ディジタル和の最下位のビット
を表し、また信号SYM1 RXSは新しい実行ディジ
タル和の符号を表す。
【0080】したがってアルファベット復号化メモリ2
44への2つの入力集合は、受信したコードワードのデ
ィスパリティおよび新しいコードワードが受信された後
のコードの新しい実行ディジタル和を表す。これらの2
つの値は、クロック信号RXCLKD2の制御下におい
て、アルファベット復号化メモリ内にラッチされる。ア
ルファベット復号化メモリは、ルックアップテーブルを
記憶する。ルックアップテーブルの内容は表Vに示す。
44への2つの入力集合は、受信したコードワードのデ
ィスパリティおよび新しいコードワードが受信された後
のコードの新しい実行ディジタル和を表す。これらの2
つの値は、クロック信号RXCLKD2の制御下におい
て、アルファベット復号化メモリ内にラッチされる。ア
ルファベット復号化メモリは、ルックアップテーブルを
記憶する。ルックアップテーブルの内容は表Vに示す。
【0081】表Vに関して、受信したコードワード・デ
ィスパリティはアルファベット復号化メモリの行アドレ
スを形成し、またコードの新しい実行ディジタル和はア
ルファベット復号化メモリの列アドレスを形成する。し
たがって、アルファベット復号化メモリの出力の1つは
受信したコードワードおよび新しい実行ディジタル和の
ディスパリティのマグニチュード符号に依存して高く設
定され、コードワードが符号化されたアルファベットが
確定される。上記に説明したように、コードワード・デ
ィスパリティの値がゼロのときには、ディスパリティの
符号は、コードワードがゼロを2つ有するかゼロを有し
ていないのかを指示する。よって、信号SYM1 RA
LA、SYM1 RALBまたはSYM1 RALCの
1つが設定される。また受信コードワード・ディスパリ
ティおよび新実行ディジタル和の組み合わせが幾つかあ
り、これはエラーが生じたことを示すもので、このよう
な場合にはエラー信号SYM1 ERRORが設定され
ることを注意すべきである。
ィスパリティはアルファベット復号化メモリの行アドレ
スを形成し、またコードの新しい実行ディジタル和はア
ルファベット復号化メモリの列アドレスを形成する。し
たがって、アルファベット復号化メモリの出力の1つは
受信したコードワードおよび新しい実行ディジタル和の
ディスパリティのマグニチュード符号に依存して高く設
定され、コードワードが符号化されたアルファベットが
確定される。上記に説明したように、コードワード・デ
ィスパリティの値がゼロのときには、ディスパリティの
符号は、コードワードがゼロを2つ有するかゼロを有し
ていないのかを指示する。よって、信号SYM1 RA
LA、SYM1 RALBまたはSYM1 RALCの
1つが設定される。また受信コードワード・ディスパリ
ティおよび新実行ディジタル和の組み合わせが幾つかあ
り、これはエラーが生じたことを示すもので、このよう
な場合にはエラー信号SYM1 ERRORが設定され
ることを注意すべきである。
【0082】アルファベット復号化メモリ244はクロ
ック信号RXCLKD2によりクロック動作を開始し、
これは遅延クロック信号RXCLKD1であるため、ア
ルファベット復号化メモリへの入力は、ラッチ2進加算
器の出力が第1の復号化メモリ200の最新化された出
力に応答して最新化された後に整定する時間を有する。
ック信号RXCLKD2によりクロック動作を開始し、
これは遅延クロック信号RXCLKD1であるため、ア
ルファベット復号化メモリへの入力は、ラッチ2進加算
器の出力が第1の復号化メモリ200の最新化された出
力に応答して最新化された後に整定する時間を有する。
【0083】第2のアルファベット復号化メモリ206
は、アルファベットでそこから第2のコードワードが符
号化されたアルファベットを確定するために第1の対ア
ルファベット復号化回路と全く同じ方法で同時に動作
し、したがって信号SYM2RALA、SYM2 RA
LBまたはSYM2 RALCまたはSYM2 ERR
ORの1つを設定する。
は、アルファベットでそこから第2のコードワードが符
号化されたアルファベットを確定するために第1の対ア
ルファベット復号化回路と全く同じ方法で同時に動作
し、したがって信号SYM2RALA、SYM2 RA
LBまたはSYM2 RALCまたはSYM2 ERR
ORの1つを設定する。
【0084】個々のアルファベットでそこから各コード
が符号化された個々のアルファベットの確定は、次に、
対の各記号の第5のビットを確定するために、ビット回
復回路208によって使用される。ビット回復回路は、
信号SYM1 RALA、SYM1 RALB、SYM
1 RALC、SYM2 RALA、SYM2 RAL
BおよびSYM2 RALCの現在の状態に依存して出
力SYM1 RB0、SYM2 RB0およびRX P
ARを設定する組合せ論理を含んでいる。組合せ論理
は、表VIにしたがって出力を設定する。表VIは、表
IIIを反転したものである。
が符号化された個々のアルファベットの確定は、次に、
対の各記号の第5のビットを確定するために、ビット回
復回路208によって使用される。ビット回復回路は、
信号SYM1 RALA、SYM1 RALB、SYM
1 RALC、SYM2 RALA、SYM2 RAL
BおよびSYM2 RALCの現在の状態に依存して出
力SYM1 RB0、SYM2 RB0およびRX P
ARを設定する組合せ論理を含んでいる。組合せ論理
は、表VIにしたがって出力を設定する。表VIは、表
IIIを反転したものである。
【0085】各記号のために第5ビットSYM1 RB
0およびSYM2 RB0を発生させて復号化を完了
し、したがって、コンピュータを介して経由されるそれ
ぞれの集合46および48として、記号対の2つの記号
が並列に与えられる。
0およびSYM2 RB0を発生させて復号化を完了
し、したがって、コンピュータを介して経由されるそれ
ぞれの集合46および48として、記号対の2つの記号
が並列に与えられる。
【0086】好ましい実施の形態は、パリティ検査器2
10の形式でエラー検出回路もまた提供し、これは単一
ビットエラーを迅速に検出する。パリティ検査器210
の動作は図9に関連して説明する。
10の形式でエラー検出回路もまた提供し、これは単一
ビットエラーを迅速に検出する。パリティ検査器210
の動作は図9に関連して説明する。
【0087】図9に関連して、パリティ検査器210
は、ラッチSn−2 260、ラッチSn−1 26
2、およびラッチSn 264、2つのモジュロ−2加
算器266および268、および排他的ORゲート27
0を含んでいる。ラッチは全てクロック信号RXCLK
D3であって、ビット回復回路208の出力がパリティ
検査器内にラッチされる前に、第1および第2のアルフ
ァベット復号化回路の最新化された出力に応答して整定
する時間を持てるように、クロック信号RXCLKD2
関連して遅延せしめられるクロック信号RXCLKD3
によりクロック動作を開始する。
は、ラッチSn−2 260、ラッチSn−1 26
2、およびラッチSn 264、2つのモジュロ−2加
算器266および268、および排他的ORゲート27
0を含んでいる。ラッチは全てクロック信号RXCLK
D3であって、ビット回復回路208の出力がパリティ
検査器内にラッチされる前に、第1および第2のアルフ
ァベット復号化回路の最新化された出力に応答して整定
する時間を持てるように、クロック信号RXCLKD2
関連して遅延せしめられるクロック信号RXCLKD3
によりクロック動作を開始する。
【0088】モジュロ−2加算器266および268
は、それぞれ2つの入力および1つの出力を有する。モ
ジュロ−2加算器266は、1つの入力としてラッチS
n−2260の出力を受信し、またもう1つの入力とし
て回線48a上にビットSYM2 RB0を受信する。
モジュロ−2加算器266の出力は、その入力のモジュ
ロ−2の和であり、ラッチSn−1 262への入力を
形成する。モジュロ−2加算器268は、1つの入力と
して回線46a上にビットSYM1 RB0を受信し、
もう1つの入力としてラッチSn−1 262の出力を
受信する。モジュロ−2加算器268の出力は、その入
力のモジュロ−2の和であり、ラッチSn−264への
入力を形成する。ラッチSn−264の出力は、回線2
72上に信号MATCHPARITYを形成し、またS
n−ラッチ260への入力を形成する。排他的ORは2
つの入力を受信し:回線228上に信号RX−PARお
よび回線272上に信号MATCHPARITY、また
出力回路271上に信号PAR ERRORを発生させ
る。
は、それぞれ2つの入力および1つの出力を有する。モ
ジュロ−2加算器266は、1つの入力としてラッチS
n−2260の出力を受信し、またもう1つの入力とし
て回線48a上にビットSYM2 RB0を受信する。
モジュロ−2加算器266の出力は、その入力のモジュ
ロ−2の和であり、ラッチSn−1 262への入力を
形成する。モジュロ−2加算器268は、1つの入力と
して回線46a上にビットSYM1 RB0を受信し、
もう1つの入力としてラッチSn−1 262の出力を
受信する。モジュロ−2加算器268の出力は、その入
力のモジュロ−2の和であり、ラッチSn−264への
入力を形成する。ラッチSn−264の出力は、回線2
72上に信号MATCHPARITYを形成し、またS
n−ラッチ260への入力を形成する。排他的ORは2
つの入力を受信し:回線228上に信号RX−PARお
よび回線272上に信号MATCHPARITY、また
出力回路271上に信号PAR ERRORを発生させ
る。
【0089】パリティ検査器210は、排他的ORゲー
ト270を除き、符号器のパリティ発生器50と全く同
じである。信号MATCHPARITYは、パリティ発
生器50内に信号TX PARを発生させるために使わ
れたように、対応する記号対の回復ビットを使用してパ
リティ検査器内に発生する。したがって、信号MATC
HPARITYが回復パリティビットRX PARと同
一でないときには、エラーが生じていることになり、信
号PAR ERRORが設定される。
ト270を除き、符号器のパリティ発生器50と全く同
じである。信号MATCHPARITYは、パリティ発
生器50内に信号TX PARを発生させるために使わ
れたように、対応する記号対の回復ビットを使用してパ
リティ検査器内に発生する。したがって、信号MATC
HPARITYが回復パリティビットRX PARと同
一でないときには、エラーが生じていることになり、信
号PAR ERRORが設定される。
【0090】全てのエラー信号PAR ERROR、C
W1 ERROR、SYM1 ERROR、CW2 E
RROR、SYM2 ERRORは復号器4のORゲー
ト212に入力され、ORゲートの出力は復号器4を制
御する回路にエラーのフラグを立てるために用いられる
エラー信号RX ERRORを形成する。
W1 ERROR、SYM1 ERROR、CW2 E
RROR、SYM2 ERRORは復号器4のORゲー
ト212に入力され、ORゲートの出力は復号器4を制
御する回路にエラーのフラグを立てるために用いられる
エラー信号RX ERRORを形成する。
【0091】クロック信号RXCLK、RXCLKD
1、RXCLKD2、RXCLKD3およびRXSER
CLKのクロック信号源は、本発明の範囲を超えるもの
である。各クロック信号RXCLKD1、RXCLKD
2、RXCLKD3およびRXSERCLKは、クロッ
クRXCLKから誘導することもできる。クロックRX
CLKはクロック信号TXCLKから誘導し、またクロ
ック信号TXCLKに同期させることもできる。別の方
法として、クロック信号RXCLKは、オーバーサンプ
リングなどの技術を使用して復号器の所で入コードワー
ドをから回復することもできる。
1、RXCLKD2、RXCLKD3およびRXSER
CLKのクロック信号源は、本発明の範囲を超えるもの
である。各クロック信号RXCLKD1、RXCLKD
2、RXCLKD3およびRXSERCLKは、クロッ
クRXCLKから誘導することもできる。クロックRX
CLKはクロック信号TXCLKから誘導し、またクロ
ック信号TXCLKに同期させることもできる。別の方
法として、クロック信号RXCLKは、オーバーサンプ
リングなどの技術を使用して復号器の所で入コードワー
ドをから回復することもできる。
【0092】上記の好ましい実施の形態において、記号
の符号化用のコードワードを選択するためのアルファベ
ットグループは、コードの実行ディジタル和をはじめ種
々のパラmを使用して選択できることを説明した。これ
らのグループを選択するために実行ディジタル和を使用
することにより、コードワードの実行ディジタル和は有
限バウンド内に維持されることになる。しかし、他の異
なる公知の技術を使用してアルファベットグループを選
択することも可能である。かかる技術の1つに、符号化
データをスクランブルし、このスクランブルしたデータ
を使用してコードワードを選択するためのアルファベッ
トグループを無作為に選択するものも含まれる。このよ
うな技術によれば、コードが有限バウンド内に留まる確
率が高いために統計的に直流平衡化されるコードが達成
される。
の符号化用のコードワードを選択するためのアルファベ
ットグループは、コードの実行ディジタル和をはじめ種
々のパラmを使用して選択できることを説明した。これ
らのグループを選択するために実行ディジタル和を使用
することにより、コードワードの実行ディジタル和は有
限バウンド内に維持されることになる。しかし、他の異
なる公知の技術を使用してアルファベットグループを選
択することも可能である。かかる技術の1つに、符号化
データをスクランブルし、このスクランブルしたデータ
を使用してコードワードを選択するためのアルファベッ
トグループを無作為に選択するものも含まれる。このよ
うな技術によれば、コードが有限バウンド内に留まる確
率が高いために統計的に直流平衡化されるコードが達成
される。
【0093】
【表1】
【0094】
【表2】
【0095】
【表3】
【0096】
【表4】
【0097】
【表5】
【0098】
【表6】
【0099】
【表7】
【0100】
【表8】
【図1】本発明を実施するための伝送回路および受信回
路のブロック線図。
路のブロック線図。
【図2】図1の伝送回路で使用することのできる符号器
のブロック線図。
のブロック線図。
【図3】本発明の好ましい実施の形態にしたがうパリテ
ィ発生器の構成の説明図。
ィ発生器の構成の説明図。
【図4】図3のパリティ発生器の状態変換を示す格子
図。
図。
【図5】本発明の好ましい実施の形態にしたがうアルフ
ァベット符号器の構成の説明図。
ァベット符号器の構成の説明図。
【図6】本発明の好ましい実施の形態にしたがう実行デ
ィジタル和を計算するための回路の説明図。
ィジタル和を計算するための回路の説明図。
【図7】図1の受信回路で使用することのできる復号器
のブロック線図。
のブロック線図。
【図8】本発明の好ましい実施の形態にしたがうアルフ
ァベット復号器の構成の説明図。
ァベット復号器の構成の説明図。
【図9】本発明の好ましい実施の形態にしたがうパリテ
ィ検査器の構成の説明図。
ィ検査器の構成の説明図。
2 符号器 4 復号器 6 出力3進シフトレジスタ 10 入力3進シフトレジスタ 50 パリティ発生器 52 アルファベット選択器 54 第1のアルファベットコーダ 58 第1の実行ディジタル和計算器 100 アルファベット集合選択器 102 極値アルファベット選択器 104 非極値アルファベット選択器 106 Aディスパリティ選択器 170 3進−2進変換器 178 マグニチュード符号計算器 180 2進加算器 182 3ビットレジスタ 200 第1の復号化メモリ 204 第1のアルファベット復号化回路 208 ビット回復回路 210 パリティ検査器 212 理論和ゲート 240 2進加算器 242 ラッチ 244 アルファベット復号化メモリ 266 モジュロ2加算器 270 排他的ORゲート
Claims (28)
- 【請求項1】それぞれn個の2進ビットを有する第1お
よび第2の記号を、それぞれn−1個の3進トリットを
有する第1および第2のコードワードに符号化する方法
であって、 符号化すべき記号の数に適合する多数のコードワードを
有するグループであって、各コードワードがn−1ビッ
トの特定の組み合わせと関係している少なくとも3つの
グループを、n−1個のトリットのすべての可能な組み
合わせから選択する段階と、 前記グループの1つを選択するために、第1および第2
の記号のおのおのから予め選択したビットを一括して使
用する段階と、 それぞれの各記号の他のn−1個のビットに応じて、そ
の記号に対して選択されたグループにしたがって、前記
第1および第2のコードワードを発生する段階とを有す
ることを特徴とする方法。 - 【請求項2】請求項1に記載の方法であって、 さらに追加のビットを前記の予め選択したビットに応じ
て発生する段階と、 前記予め選択したビットと共に前記追加ビットとを用い
て前記グループを選択する段階とを含むことを特徴とす
る方法。 - 【請求項3】請求項2に記載の方法であって、 前記追加ビットが、パリティビットであることを特徴と
する方法。 - 【請求項4】請求項3記載の方法において、 追加ビットを発生する前記段階が、重畳機能を使用する
ことを特徴とする方法。 - 【請求項5】前記請求項のいずれかに記載の方法におい
て、 第1および第2の記号をそれぞれの並列データ経路上に
提供し、各データ経路により一連の逐次記号を搬送する
ことを特徴とする方法。 - 【請求項6】請求項5に記載の方法において、 第1および第2のコードワードを並列データ経路上に発
生し、各データ経路により一連の逐次記号を搬送するこ
とを特徴とする方法。 - 【請求項7】請求項5記載の方法であって、 さらに各データ経路上の逐次コードワードの実行ディジ
タル和を計算し、且つそれぞれの実行ディジタル和を用
いて各記号を符号化するためのグループを選択すること
を特徴とする方法。 - 【請求項8】請求項7に記載の方法であって、 実行ディジタル和が+2よりも小さくまた−2よりも大
きいときに使用するための3つのコードワードのグルー
プがあり、第1のグループが+1のディスパリティを有
するコードワードを含んでおり、第2のグループが−1
のディスパリティを有するコードワードを含み、また第
3のグループがゼロのディスパリティを有するコードワ
ードを含んでいることを特徴とする方法。 - 【請求項9】請求項8記載の方法であって、 3つのペアに配列されたさらに6つのグループがあり、
各ペアが各記号に対して適合したディスパリティまたは
反対のディスパリティを有する1ペアのコードワードを
含んでおり、第1のペアが+1または−1のディスパリ
ティを有するコードワードを含んでおり、第2のペアが
+2または−2のディスパリティを有するコードワード
を含み、また第3のペアが+3または−3のディスパリ
ティを有するコードワードを含んでいることを特徴とす
る方法。 - 【請求項10】請求項9に記載の方法であって、 各グループが同一数のコードワードを含んでおり、さら
に第2のペアがゼロのディスパリティを有するがゼロを
含まないコードワードを含んでおり、また第3のペアが
ゼロのディスパリティと2つのゼロを含んでおり、ゼロ
のディスパリティを持つコードワードがそれら自体でペ
アを構成することを特徴とする方法。 - 【請求項11】上記請求項のいずれかに記載の方法にお
いて、 n=5であることを特徴とする方法。 - 【請求項12】請求項11に記載の方法において、 各グループが16のコードワードを含むことを特徴とす
る方法。 - 【請求項13】データ伝送回路であって、 それぞれn個の2進ビットを有する第1および第2の記
号を受信するための入力回路と、 前記第1および第2の記号を、それぞれn−1個の3進
トリットを有するそれぞれの第1および第2のコードワ
ードに符号化するための符号化回路であって、 且つ第1および第2の記号の各々から予め選択したビッ
トを使用して複数のグループの1つを選択するグループ
選択回路を含んでいる符号化回路であり、前記グループ
がn−1個のトリットのすべての可能な組み合わせから
選択されており、且つ符号化すべき記号の数に適合する
多数のコードワードを有し、各コードワードがn−1個
のビットの特定の組み合わせと関係しており、各それぞ
れの記号の他のn−1個のビットに応じて、前記第1お
よび第2のコードワードをその記号に対して選択された
グループにしたがって発生するように操作可能である符
号化回路と、 第1および第2のコードワードを伝送するための出力回
路とを含むことを特徴とするデータ伝送回路。 - 【請求項14】請求項13に記載の伝送回路において、 グループ選択器が追加のビットを前記予め選択したビッ
トに応じて発生するためのビット発生回路を含んでお
り、前記追加ビットが前記予め選択したビットと共に前
記グループを選択するために用いられることを特徴とす
る伝送回路。 - 【請求項15】請求項14記載の伝送回路において、 前記ビット発生回路が、パリティビット発生回路である
ことを特徴とする伝送回路。 - 【請求項16】請求項13ないし15のいづれかに記載
の伝送回路において、 各入力回路および出力回路が、第1と第2の符号、およ
び第1と第2のコードワードをそれぞれ搬送するための
ペアのデータ経路を有しており、各データ経路により一
連の逐次符号化された記号またはコードワードを搬送す
ることを特徴とする伝送回路。 - 【請求項17】前記請求項のいずれかに記載のデータ伝
送回路であって、 各データ経路上の逐次コードワードの実行ディジタル和
を計算するための実行ディジタル和計算回路を含んでい
ることを特徴とするデータ伝送回路。 - 【請求項18】請求項17に記載のデータ伝送回路にお
いて、 実行ディジタル和計算回路が符号化回路に接続されてお
り、またそれぞれの実行ディジタル和を使用して各記号
を符号化するためにグループを選択するように操作可能
であることを特徴とするデータ伝送回路。 - 【請求項19】それぞれn−1個の3進トリットを有す
る第1および第2のコードワードを、それぞれn個の2
進ビットを有するそれぞれの第1および第2の記号に復
号化する方法であって、 第1および第2のコードワードを限定するn−1個の3
進トリットの組み合わせに応じてn−1個の2進ビット
の2つの集合を発生する段階と、 n−1個の3進トリットの各集合から、前記第1および
第2の記号を符号化しているコードワードのグループを
決定する段階であって、前記グループが複数のグループ
の1つであり、各グループが符号化すべき記号の数に適
合する多数のコードワードを有しており、各コードワー
ドがn−1個のビットの特定の組み合わせに関係してい
る段階と、 前記決定されたグループにしたがって、n−1個のビッ
トの各集合に対してそれぞれのn番目の2進ビットを発
生する段階とを有することを特徴とする方法。 - 【請求項20】請求項19に記載の方法であって、 さらに前記決定されたグループにしたがって第1のパリ
ティビットを発生する段階と、 それぞれの前記n番目の2進ビットに応じて第2のパリ
ティビットを発生する段階と、 前記第1および第2のパリティビットを比較する段階と
を有し、 前記ビットの差がエラーであることを特徴とする方法。 - 【請求項21】請求項20に記載の方法において、 第2のパリティビットを発生する前記段階において重畳
機能を使用することを特徴とする方法。 - 【請求項22】請求項19から21のいずれかに記載の
方法であって、 第1および第2のコードワードのおのおののディスパリ
ティを決定する段階と、 コードワードのそれぞれの逐次シーケンスの各実行ディ
ジタル和を計算する段階と、 前記のそれぞれのディスパリティと実行ディジタル和と
を用いて、前記の各集合に対するn番目の2進ビットを
発生する段階とを有することを特徴とする方法。 - 【請求項23】請求項19から22までのいずれかに記
載の方法において、 n=5であることを特徴とする方法。 - 【請求項24】請求項23に記載の方法において、 各グループが16のコードワードを含むことを特徴とす
る方法。 - 【請求項25】データ受信回路であって、 それぞれn−1個の3進トリットを有する第1および第
2のコードワードを受信するための入力回路と、 コードワードの各々をn−1個の2進ビットの集合に変
換するための変換回路と、 n−1個の2進ビットの各集合に対して決定されたそれ
ぞれのグループにしたがってn−1個の2進ビットの各
集合に対してn番目の2進ビットを発生するためのビッ
ト発生回路であって、各グループが前記第1および第2
の記号を符号化しているコードワードの複数のグループ
の1つであり、各グループが符号化すべき記号の数に適
合する多数のコードワードを有しており、各コードワー
ドがn−1ビットの特定の組み合わせと関係している変
換回路と前記n−1個の2進ビットの集合の1つと、ビ
ット発生回路によって発生されたn番目の2進ビットと
をそれぞれ有する第1および第2の記号を発生するため
の出力回路とを有するデータ受信回路。 - 【請求項26】請求項25に記載のデータ受信回路であ
って、 前記決定されたグループにしたがって第1のパリティビ
ットを発生するための第1のパリティビット発生器と、 前記のそれぞれのn番目の2進ビットに応じて第2のパ
リティビットを発生するための第2のパリティビット発
生器と、 前記第1および第2のパリティビットを比較するための
比較回路とを有するエラーチェック回路とを含み、 前記ビットの差がエラーを示すことを特徴とするデータ
受信回路。 - 【請求項27】請求項25または26に記載のデータ受
信回路であって、 さらに第1および第2のコードワードの各々のディスパ
リティを決定するための比較回路を有することを特徴と
するデータ受信回路。 - 【請求項28】請求項27に記載のデータ受信回路であ
って、 さらにコードワードの逐次シーケンスのそれぞれの実行
ディジタル和を計算するための回路を有しており、前記
それぞれのディスパリティと実行ディジタル和とを使用
して各集合に対する前記のそれぞれのn番目のビットを
発生することを特徴とするデータ受信回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GBGB9506471.3A GB9506471D0 (en) | 1995-03-29 | 1995-03-29 | Coding scheme for transmitting data |
GB9506471.3 | 1995-03-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08335955A true JPH08335955A (ja) | 1996-12-17 |
JP2933872B2 JP2933872B2 (ja) | 1999-08-16 |
Family
ID=10772127
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8077148A Expired - Lifetime JP2933872B2 (ja) | 1995-03-29 | 1996-03-29 | データ伝送用の符号化方法および装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5892466A (ja) |
EP (1) | EP0735729B1 (ja) |
JP (1) | JP2933872B2 (ja) |
DE (1) | DE69630414D1 (ja) |
GB (1) | GB9506471D0 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6005895A (en) | 1996-12-20 | 1999-12-21 | Rambus Inc. | Apparatus and method for multilevel signaling |
KR100281738B1 (ko) * | 1998-07-13 | 2001-02-15 | 이계철 | 니블 반전 및 블록 반전 부호의 부호화 및 복호화 방법, 그 부호 및 복호장치 |
US7124221B1 (en) | 1999-10-19 | 2006-10-17 | Rambus Inc. | Low latency multi-level communication interface |
US6396329B1 (en) * | 1999-10-19 | 2002-05-28 | Rambus, Inc | Method and apparatus for receiving high speed signals with low latency |
US7161513B2 (en) * | 1999-10-19 | 2007-01-09 | Rambus Inc. | Apparatus and method for improving resolution of a current mode driver |
US20030152154A1 (en) * | 2002-02-14 | 2003-08-14 | Johnson Ryan C. | Coding and decoding system and method for high-speed data transmission |
EP1518253A2 (en) * | 2002-06-18 | 2005-03-30 | Koninklijke Philips Electronics N.V. | Capped electric lamp and low-pressure mercury-vapor discharge lamp |
JP4351156B2 (ja) * | 2002-06-20 | 2009-10-28 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Dc制御のためのバランスがとられたディスパリティチャネルコード |
US8861667B1 (en) | 2002-07-12 | 2014-10-14 | Rambus Inc. | Clock data recovery circuit with equalizer clock calibration |
US6961010B2 (en) * | 2003-08-13 | 2005-11-01 | Seagate Technology Llc | DC-free code design with increased distance between code words |
US7659839B2 (en) * | 2007-08-15 | 2010-02-09 | Ternarylogic Llc | Methods and systems for modifying the statistical distribution of symbols in a coded message |
JP4870566B2 (ja) * | 2003-10-13 | 2012-02-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | バランス・ディスパリティ・フレーム同期 |
KR100648258B1 (ko) * | 2004-08-02 | 2006-11-23 | 삼성전자주식회사 | 고속의 디코딩을 수행하는 파이프라인 구조의 내용 기반적응적 이진 산술 디코더 |
US20070085715A1 (en) * | 2005-07-19 | 2007-04-19 | Michael McLauglhlin | Method and apparatus for generating codewords and sets of codewords which are useful for both coherent and non-coherent channel sounding and ranging and also have good auto correlation, cross correlation and spectral properties |
EP2208327A4 (en) * | 2007-10-01 | 2012-01-04 | Rambus Inc | SIMPLIFIED RECEIVER FOR USE IN MULTI-WIRE COMMUNICATION |
US7990292B2 (en) * | 2008-03-11 | 2011-08-02 | Vasco Data Security, Inc. | Method for transmission of a digital message from a display to a handheld receiver |
GB2530753A (en) * | 2014-09-30 | 2016-04-06 | Canon Kk | DC-Free nyquist-free error correcting line coding |
CN105978658B (zh) * | 2015-03-11 | 2019-04-16 | 瑞昱半导体股份有限公司 | 通信***与方法 |
US10771187B1 (en) * | 2019-10-18 | 2020-09-08 | Arm Limited | Adaptive coding for wireless communication |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1156279A (en) * | 1967-12-20 | 1969-06-25 | Standard Telephones Cables Ltd | Data Transmission Terminal |
US3689699A (en) * | 1971-04-12 | 1972-09-05 | Gen Electric | Synchronizing system |
US4003041A (en) * | 1973-04-25 | 1977-01-11 | De Staat der Nederlanden, te Deze Vertegenwoordigd door De Directeur-General der Posterijen, Telegraphie en Telefonie | System for converting binary signals into shorter balanced ternary code signals |
JPS5394112A (en) * | 1977-01-28 | 1978-08-17 | Oki Electric Ind Co Ltd | Code system |
JPS579152A (en) * | 1980-06-18 | 1982-01-18 | Fujitsu Ltd | Code converter |
JPS6028171B2 (ja) * | 1980-09-02 | 1985-07-03 | 富士通株式会社 | Romを用いた符号復号回路 |
JPS5799066A (en) * | 1980-12-12 | 1982-06-19 | Nippon Telegr & Teleph Corp <Ntt> | Code converting method |
JPS5884557A (ja) * | 1981-11-16 | 1983-05-20 | Nec Corp | 4b−3t符号変換回路 |
JPS58125939A (ja) * | 1982-01-22 | 1983-07-27 | Hitachi Denshi Ltd | 符号変換装置 |
JPS5961340A (ja) * | 1982-09-30 | 1984-04-07 | Fujitsu Ltd | 積分値符号変換回路 |
NL8301098A (nl) * | 1983-03-29 | 1984-10-16 | Philips Nv | Digitaal transmissiesysteem. |
FR2569918B1 (fr) * | 1984-08-30 | 1986-09-05 | Berlinet Denis | Codage binaire-ternaire |
GB2183971B (en) * | 1985-12-05 | 1989-10-04 | Stc Plc | Data transmission system |
US5119402A (en) * | 1990-06-26 | 1992-06-02 | Digital Equipment Corporation | Method and apparatus for transmission of local area network signals over unshielded twisted pairs |
US5271016A (en) * | 1990-12-24 | 1993-12-14 | Eastman Kodak Company | Shift-correcting code system with efficient symbol-to-channel bit transformation |
US5257270A (en) * | 1990-12-26 | 1993-10-26 | Eastman Kodak Company | Shift-correction code rate-enhancing parity encoding/decoding |
-
1995
- 1995-03-29 GB GBGB9506471.3A patent/GB9506471D0/en active Pending
-
1996
- 1996-03-19 US US08/616,522 patent/US5892466A/en not_active Expired - Lifetime
- 1996-03-27 DE DE69630414T patent/DE69630414D1/de not_active Expired - Lifetime
- 1996-03-27 EP EP96302090A patent/EP0735729B1/en not_active Expired - Lifetime
- 1996-03-29 JP JP8077148A patent/JP2933872B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5892466A (en) | 1999-04-06 |
GB9506471D0 (en) | 1995-05-17 |
DE69630414D1 (de) | 2003-11-27 |
EP0735729A1 (en) | 1996-10-02 |
JP2933872B2 (ja) | 1999-08-16 |
EP0735729B1 (en) | 2003-10-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2933872B2 (ja) | データ伝送用の符号化方法および装置 | |
JP2839868B2 (ja) | 5ビット4トリット符号体系 | |
US5396239A (en) | Data and forward error control coding techniques for digital signals | |
KR950003199B1 (ko) | 정보전달방법 및 신호 변환을 위한 엔코딩 및 디코딩 장치와 기록 캐리어 | |
EP0397385B1 (en) | Error correction method and apparatus | |
US6079041A (en) | Digital modulation circuit and digital demodulation circuit | |
JPS6356728B2 (ja) | ||
JPH09130254A (ja) | パルス変調方法とパルス変調装置及びパルス復調装置 | |
JP4902665B2 (ja) | データ伝送装置および伝送符号の生成方法 | |
US4691319A (en) | Method and system for detecting a predetermined number of unidirectional errors | |
JPH0577226B2 (ja) | ||
US4476458A (en) | Dual threshold decoder for convolutional self-orthogonal codes | |
EP0414368B1 (en) | Apparatus for data and forward error correction coding for low DC-offset and short run length | |
US4055832A (en) | One-error correction convolutional coding system | |
US5870413A (en) | CRC code generation circuit for generating a CRC code and a code error detection circuit for detecting a code error in a CRC code word | |
JP3482212B2 (ja) | (n−1)−ビット情報ワードをn−ビットチャネルワードに符号化する符号化装置および方法並びにチャネルワードを情報ワードに復号化する復号化装置および方法 | |
JP3259725B2 (ja) | ビタビ復号装置 | |
WO2020203548A1 (ja) | 符号化回路および半導体装置、符号化方法、データ伝送システム、復号回路 | |
US6438728B1 (en) | Error character generation | |
US5898712A (en) | CRC code generation circuit, code error detection circuit, and CRC circuit having functions of both the CRC code generation circuit and the code error detection circuit | |
EP0264784A2 (en) | Convolutional encoder | |
US7170431B2 (en) | Data transmitting circuit and method based on differential value data encoding | |
JP2003078421A (ja) | 符号系列の先頭位置検出方法とその装置、それを用いた復号方法とその装置 | |
MXPA01013103A (es) | Aparato para codificacion/decodificacion de una fuente de palabras de bit-n a un canal correspondiente de bit-m de palabras y viceversa. | |
EP0431416A2 (en) | Apparatus and method for accessing a cyclic redundancy error check code generated in parallel |