JPS593000B2 - 半導体メモリ装置におけるデ−タ保護回路 - Google Patents
半導体メモリ装置におけるデ−タ保護回路Info
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- JPS593000B2 JPS593000B2 JP53013991A JP1399178A JPS593000B2 JP S593000 B2 JPS593000 B2 JP S593000B2 JP 53013991 A JP53013991 A JP 53013991A JP 1399178 A JP1399178 A JP 1399178A JP S593000 B2 JPS593000 B2 JP S593000B2
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Description
【発明の詳細な説明】
本発明は半導体メモリ素子、特に不揮発性半導 ｃ体メ
モリ素子を用いてなる半導体メモリ装置に対する電源投
入・遮断時における記憶内容の破壊を防止するデータ保
護回路に関するものである。
モリ素子を用いてなる半導体メモリ装置に対する電源投
入・遮断時における記憶内容の破壊を防止するデータ保
護回路に関するものである。
以下不揮発性半導体メモリ素子としてフローティングゲ
ート構造のＮチャネル絶縁ゲート型電界効果トランジス
タを用いた場合について説明する。５ まずこの不揮発
性半導体メモリ素子（以下メモリ素子という）について
説明すると、このメモリ素子は後述する方法によりその
スレツシヨールド電圧ｖｔを相異る２つの値に変化させ
ることによつて情報の蓄積を行い、この相異るスレツシ
ヨー１０ルド電圧ｖｔを適宜の方法で識別することによ
つて蓄積情報の読出しを行うようにして使用される。
ート構造のＮチャネル絶縁ゲート型電界効果トランジス
タを用いた場合について説明する。５ まずこの不揮発
性半導体メモリ素子（以下メモリ素子という）について
説明すると、このメモリ素子は後述する方法によりその
スレツシヨールド電圧ｖｔを相異る２つの値に変化させ
ることによつて情報の蓄積を行い、この相異るスレツシ
ヨー１０ルド電圧ｖｔを適宜の方法で識別することによ
つて蓄積情報の読出しを行うようにして使用される。
第Ｔ図は斯かるメモリ素子の構造を略示するシンボル図
であつて、？１はコントロールゲート、？２はフローテ
ィングゲート、７３はソース、１５Ｔ４はドレインを夫
々示している。このメモリ素子のソースＴ３又はドレイ
ンＴ４の電位をシリコン基板の電位Ｖｓｓレベルにし、
且つコントロールゲートＴｉに２５〜３０Ｖ程度の電圧
を数層ｓ印加するとこのメモリ素子のｖｔは正の値で大
とな！０ り、該メモリ素子はエンハンスメント型とな
る。またコントロールゲートＴｉをＶｓｓレベルにし、
ソース７３又はドレイン７４のいずれか一方をオープン
状態にしたまま他方に２５〜３０Ｖ程度の電圧を数百ｔ
ｔｓ印加するとこのメモリ素子のｖｔは負’５ の値で
絶対値が大となり該メモリ素子はデプレツシヨン型とな
る。そして前者の場合をデータの書込、また後者の’場
合をデータの消去と称する。なおエンハンスメント型又
はデプレツシヨン型となったメモリ素子のｖｔの値は印
加電圧の大きさ、■０ パルス幅、コントロールゲート
７１とフローティングゲート１２との面積比、絶縁膜の
厚さ、シリコン基板の比抵抗値更には製造プロセスの条
件等によつて定まる。このようにメモリ素子のｖｔを変
化させること５ によつてデータの記憶を行わせるので
あるが、この変化したｖｔ値は全電源をオフ状態にして
もそのまま変化しない、すなわち不揮発性機能を有して
いる。
であつて、？１はコントロールゲート、？２はフローテ
ィングゲート、７３はソース、１５Ｔ４はドレインを夫
々示している。このメモリ素子のソースＴ３又はドレイ
ンＴ４の電位をシリコン基板の電位Ｖｓｓレベルにし、
且つコントロールゲートＴｉに２５〜３０Ｖ程度の電圧
を数層ｓ印加するとこのメモリ素子のｖｔは正の値で大
とな！０ り、該メモリ素子はエンハンスメント型とな
る。またコントロールゲートＴｉをＶｓｓレベルにし、
ソース７３又はドレイン７４のいずれか一方をオープン
状態にしたまま他方に２５〜３０Ｖ程度の電圧を数百ｔ
ｔｓ印加するとこのメモリ素子のｖｔは負’５ の値で
絶対値が大となり該メモリ素子はデプレツシヨン型とな
る。そして前者の場合をデータの書込、また後者の’場
合をデータの消去と称する。なおエンハンスメント型又
はデプレツシヨン型となったメモリ素子のｖｔの値は印
加電圧の大きさ、■０ パルス幅、コントロールゲート
７１とフローティングゲート１２との面積比、絶縁膜の
厚さ、シリコン基板の比抵抗値更には製造プロセスの条
件等によつて定まる。このようにメモリ素子のｖｔを変
化させること５ によつてデータの記憶を行わせるので
あるが、この変化したｖｔ値は全電源をオフ状態にして
もそのまま変化しない、すなわち不揮発性機能を有して
いる。
さて上述した如く、データの書込又は消去作用を起こさ
せ記憶内容を書換えるためには２５〜３０Ｖ程度の電圧
を与えるための電源を必要とする。
せ記憶内容を書換えるためには２５〜３０Ｖ程度の電圧
を与えるための電源を必要とする。
一方、斯かるメモリ素子を動作制御するアドレスドライ
バ、デコーダ、入出力回路等の周辺回路の為には前述の
如き高い電圧を必要とせず、＋５Ｖ又は＋１０Ｖ等、通
常のＮチヤンネルエンハンスメント／デプレツシヨンＭ
ＯＳＩＣ等用の電源で十分であり、若し仮に２５〜３０
Ｖ程度の電源を使用した場合は消費電力が増大し、チヤ
ネルカツトが必要になりまた使用トランジスタが絶縁破
壊する虞れがある等の問題がある。このような理由によ
り前記メモリ素子を用いてなる不揮発性半導体メモリ装
置（以下メモリ装置という）としてはデータの書込・消
去用の２５〜３０Ｖ程度の第１の電源と、周辺回路用の
高々１５Ｖ程度の第２の電源とを備えているのが一般的
である。而してこのようなメモリ装置において第２の電
源の投入後に第１の電源が投入され、また第１の電源が
遮断された後に第２の電源が遮断される場合には何ら問
題はないが、逆に第２の電源の投入に先立つて第１の電
源が投入されたり、第１の電源が遮断されるに先立つて
第２の電源が遮断された場合には書込・消去を制御する
回路が誤動作し、メモリ素子のコントロールゲート７１
又はソース７３若しくはドレイン７４に書込又は消去を
行わせるような電圧が加わり記憶データが変化する、す
なわちデータ破壊を招来することがある。本発明は前述
した場合の如く、第１の電源がオン状態にある場合にお
いて第２の電源が許容範囲を超えた低い値にあるときに
、これを検出して書込・消去を禁止し、データ破壊を防
止するメモリ装置のデータ保護回路を提供することを目
的とし、以下に本発明をその実施例を示す図面に基いて
詳述する。第１図は本発明に係る保護回路の１実施例を
示している。
バ、デコーダ、入出力回路等の周辺回路の為には前述の
如き高い電圧を必要とせず、＋５Ｖ又は＋１０Ｖ等、通
常のＮチヤンネルエンハンスメント／デプレツシヨンＭ
ＯＳＩＣ等用の電源で十分であり、若し仮に２５〜３０
Ｖ程度の電源を使用した場合は消費電力が増大し、チヤ
ネルカツトが必要になりまた使用トランジスタが絶縁破
壊する虞れがある等の問題がある。このような理由によ
り前記メモリ素子を用いてなる不揮発性半導体メモリ装
置（以下メモリ装置という）としてはデータの書込・消
去用の２５〜３０Ｖ程度の第１の電源と、周辺回路用の
高々１５Ｖ程度の第２の電源とを備えているのが一般的
である。而してこのようなメモリ装置において第２の電
源の投入後に第１の電源が投入され、また第１の電源が
遮断された後に第２の電源が遮断される場合には何ら問
題はないが、逆に第２の電源の投入に先立つて第１の電
源が投入されたり、第１の電源が遮断されるに先立つて
第２の電源が遮断された場合には書込・消去を制御する
回路が誤動作し、メモリ素子のコントロールゲート７１
又はソース７３若しくはドレイン７４に書込又は消去を
行わせるような電圧が加わり記憶データが変化する、す
なわちデータ破壊を招来することがある。本発明は前述
した場合の如く、第１の電源がオン状態にある場合にお
いて第２の電源が許容範囲を超えた低い値にあるときに
、これを検出して書込・消去を禁止し、データ破壊を防
止するメモリ装置のデータ保護回路を提供することを目
的とし、以下に本発明をその実施例を示す図面に基いて
詳述する。第１図は本発明に係る保護回路の１実施例を
示している。
図においてＴ，ｌ，Ｔｌ２，Ｔ，３，Ｔｌ４はエンハン
スメント型のトランジスタであつて、Ｔｌ２のドレイン
及びゲートは通常時には相対的に低い電圧ＶＤＤの第２
の電源に連なつており、そのソースはＴ，ｌのゲート及
びドレイン並びにＴｌ３のゲートに接続されており、ま
たＴｌｌのソースはシリコン基板の電位Ｖ８Ｓとなつて
おり、トランジスタＴｌｌ，Ｔｌ２により分圧回路部１
０ａが構成されている。Ｔ１のドレイン及びゲートは通
常時には相対的に高い電圧Ｖｇｇの第１の電源に連なつ
ており、そのソースはＴｌ３のドレインに接続されてお
り、またＴ，３のソースはシリコン基板の電位Ｖ８８と
なっており、トランジスタＴｌ３，Ｔｌ４により制御回
路部１０ｂが構成されている。そしてこの制御回路部１
０ｂのトランジスタＴｌ３のドレイン又はトランジスタ
Ｔｌ４のソースに出力端子が設けられており制御電圧Ｃ
ｖが出力されるようにしている。なおβ１１，β１２，
β１３，β１４は夫々トランジスタＴｌｌ？Ｔｌ２ヲＴ
ｌ３？Ｔｌ４のゲインフアクタである。ＭＴはメモリ素
子であつてメモリ装置の一部を構成しており、そのコン
トロールゲート及びドレインを夫々には書込みのための
電圧を乗せるべきコントロールゲートラインＧＬ及び消
去のための電圧を乗せるべきドレインラインＤＬが接続
されて（・る。
スメント型のトランジスタであつて、Ｔｌ２のドレイン
及びゲートは通常時には相対的に低い電圧ＶＤＤの第２
の電源に連なつており、そのソースはＴ，ｌのゲート及
びドレイン並びにＴｌ３のゲートに接続されており、ま
たＴｌｌのソースはシリコン基板の電位Ｖ８Ｓとなつて
おり、トランジスタＴｌｌ，Ｔｌ２により分圧回路部１
０ａが構成されている。Ｔ１のドレイン及びゲートは通
常時には相対的に高い電圧Ｖｇｇの第１の電源に連なつ
ており、そのソースはＴｌ３のドレインに接続されてお
り、またＴ，３のソースはシリコン基板の電位Ｖ８８と
なっており、トランジスタＴｌ３，Ｔｌ４により制御回
路部１０ｂが構成されている。そしてこの制御回路部１
０ｂのトランジスタＴｌ３のドレイン又はトランジスタ
Ｔｌ４のソースに出力端子が設けられており制御電圧Ｃ
ｖが出力されるようにしている。なおβ１１，β１２，
β１３，β１４は夫々トランジスタＴｌｌ？Ｔｌ２ヲＴ
ｌ３？Ｔｌ４のゲインフアクタである。ＭＴはメモリ素
子であつてメモリ装置の一部を構成しており、そのコン
トロールゲート及びドレインを夫々には書込みのための
電圧を乗せるべきコントロールゲートラインＧＬ及び消
去のための電圧を乗せるべきドレインラインＤＬが接続
されて（・る。
Ｔｌ５，Ｔｌ６は本発明回路の書込・消去コントロール
部１０ｃを構成するトランジスタであつて、両トランジ
スタＴｌ５，Ｔｌ６のゲートには前記トランジスタＴｌ
３のドレイン又はＴｌ４のソースが接続されて制御電圧
Ｃｖが入力されるようにしており、且つ両トランジスタ
Ｔｌ５，Ｔｌ６のソースの電位はＶｓｓになるようにし
ている。更に各トランジスタＴｌ５及びＴｌ６のドレイ
ンは夫々前記コントロールゲートラインＧＬ及びドレイ
ンラインＤＬに接続されている。而して上述した如き本
発明に係るゼータ保護回路は第２の電源の電圧Ｖ。
部１０ｃを構成するトランジスタであつて、両トランジ
スタＴｌ５，Ｔｌ６のゲートには前記トランジスタＴｌ
３のドレイン又はＴｌ４のソースが接続されて制御電圧
Ｃｖが入力されるようにしており、且つ両トランジスタ
Ｔｌ５，Ｔｌ６のソースの電位はＶｓｓになるようにし
ている。更に各トランジスタＴｌ５及びＴｌ６のドレイ
ンは夫々前記コントロールゲートラインＧＬ及びドレイ
ンラインＤＬに接続されている。而して上述した如き本
発明に係るゼータ保護回路は第２の電源の電圧Ｖ。
Ｄを分圧回路部１０ａのトランジスタＴ１とＴｌ２とで
分圧して、Ｔ，，のドレイン又はＴｌ２のソースからそ
の分圧電圧Ｖ１を制御回路部１０ｂのトランジスタＴｌ
３のゲートに入力している。すなわち制御回路部１０ｂ
はトランジスタＴｌ３とＴｌ４とによるなるインバータ
であるが、電圧Ｖ１を該インバータの入力としている。
いまゲインフアクタβ１１とβ１２との比及びゲインフ
アクタβ１３とβ１４との比を適当な値に定めておく場
合は、第１の電源の電圧Ｖｇｇ及び第２の電源の電圧Ｖ
。Ｏが共に通常の動作電圧又は一定の許容範囲内にある
ときには、分圧回路部１０ａの出力電圧Ｖ１が第２の電
源の電圧値に対応する高レベルにあるのでＴｌ３が導通
し、制御回路部１０ｂの出力電圧、すなわち制御電圧Ｃ
ｖはＶｓｓに近い低レベルとなる。一方、第１の電源の
電圧Ｖｇｇが通常の動作電圧又は一定の許容範囲内にあ
るのに反し、第２の電源の電圧Ｖ。Ｄが零である等許容
範囲を超えた低い値にあるときには、分圧回路部１０ａ
の出力電圧１が第２の電源のこのときの電圧値に対応す
る低レベルにあるのでＴｌ３が非導通となり、制御電圧
Ｃｖは高レベルとなる。さて前述の如く第２の電源の電
圧Ｖ。Ｏが通常の動作電圧又は許容範囲内にあるときに
は制御電圧Ｃは低レベルとなり、トランジスタＴｌ５，
Ｔ，６は非導通状態となり、メモリ素子ＭＴに対するコ
ントロールゲートラインＧＬ及びドレインラインＤＬ夫
々を介して書込のための電圧及び消去のための電圧の印
加が可能である。これに対して電源投入時において第２
の電源の投入に先立つて第１の電源を投入したとき又は
電源遮断時において第１の電源の遮断に先立つて第２の
電源を遮断したとき等、第１の電源がオン状態となつて
通常の電圧にあるにも拘らず第２の電源の電圧が許容範
囲を超えた低レベルにある場合はそれに対応してＶ１も
低レベルになるので制御電圧Ｃｖは高レベルになり、そ
の結果トランジスタＴｌ５，Ｔｌ６が導通し、メモリ素
子ＭＴに対するコントロールゲートラインＧＬ及びドレ
インラインＤＬを介してのメモリ素子ＭＴに対する電圧
の印加が防止される。すなわちこのようなときに何らか
の原因でコントロールゲートラインＧＬ及びドレインラ
インＤＬに電圧信号が乗つたとしてもメモリ素子ＭＴに
は印加されることがなく、データの保護が図れる。第２
図及び第３図は夫々分圧回路部１０ａ２，１０ａ３を３
個のトランジスタを用いて構成した本発明回路の他の実
施例を書込・消去コントロール部を省略して示している
。
分圧して、Ｔ，，のドレイン又はＴｌ２のソースからそ
の分圧電圧Ｖ１を制御回路部１０ｂのトランジスタＴｌ
３のゲートに入力している。すなわち制御回路部１０ｂ
はトランジスタＴｌ３とＴｌ４とによるなるインバータ
であるが、電圧Ｖ１を該インバータの入力としている。
いまゲインフアクタβ１１とβ１２との比及びゲインフ
アクタβ１３とβ１４との比を適当な値に定めておく場
合は、第１の電源の電圧Ｖｇｇ及び第２の電源の電圧Ｖ
。Ｏが共に通常の動作電圧又は一定の許容範囲内にある
ときには、分圧回路部１０ａの出力電圧Ｖ１が第２の電
源の電圧値に対応する高レベルにあるのでＴｌ３が導通
し、制御回路部１０ｂの出力電圧、すなわち制御電圧Ｃ
ｖはＶｓｓに近い低レベルとなる。一方、第１の電源の
電圧Ｖｇｇが通常の動作電圧又は一定の許容範囲内にあ
るのに反し、第２の電源の電圧Ｖ。Ｄが零である等許容
範囲を超えた低い値にあるときには、分圧回路部１０ａ
の出力電圧１が第２の電源のこのときの電圧値に対応す
る低レベルにあるのでＴｌ３が非導通となり、制御電圧
Ｃｖは高レベルとなる。さて前述の如く第２の電源の電
圧Ｖ。Ｏが通常の動作電圧又は許容範囲内にあるときに
は制御電圧Ｃは低レベルとなり、トランジスタＴｌ５，
Ｔ，６は非導通状態となり、メモリ素子ＭＴに対するコ
ントロールゲートラインＧＬ及びドレインラインＤＬ夫
々を介して書込のための電圧及び消去のための電圧の印
加が可能である。これに対して電源投入時において第２
の電源の投入に先立つて第１の電源を投入したとき又は
電源遮断時において第１の電源の遮断に先立つて第２の
電源を遮断したとき等、第１の電源がオン状態となつて
通常の電圧にあるにも拘らず第２の電源の電圧が許容範
囲を超えた低レベルにある場合はそれに対応してＶ１も
低レベルになるので制御電圧Ｃｖは高レベルになり、そ
の結果トランジスタＴｌ５，Ｔｌ６が導通し、メモリ素
子ＭＴに対するコントロールゲートラインＧＬ及びドレ
インラインＤＬを介してのメモリ素子ＭＴに対する電圧
の印加が防止される。すなわちこのようなときに何らか
の原因でコントロールゲートラインＧＬ及びドレインラ
インＤＬに電圧信号が乗つたとしてもメモリ素子ＭＴに
は印加されることがなく、データの保護が図れる。第２
図及び第３図は夫々分圧回路部１０ａ２，１０ａ３を３
個のトランジスタを用いて構成した本発明回路の他の実
施例を書込・消去コントロール部を省略して示している
。
第２図のものはエンハンスメント型のトランジスタを、
また第３図のものはデプレツシヨン型のトランジスタを
用いており、いずれも第１図の構成のものと同様の効果
を奏する。第４図は前記第２の電源が電圧ＤＤ４ｌのも
のと電圧ＶＤＯ４２のものと２個有しているメモリ装置
に使用される本発明の他の実施例を書込・消去コントロ
ール部を省略して示したものである。
また第３図のものはデプレツシヨン型のトランジスタを
用いており、いずれも第１図の構成のものと同様の効果
を奏する。第４図は前記第２の電源が電圧ＤＤ４ｌのも
のと電圧ＶＤＯ４２のものと２個有しているメモリ装置
に使用される本発明の他の実施例を書込・消去コントロ
ール部を省略して示したものである。
この場合には２個の第２の電源夫々に対応して各１個の
分圧回路部１０ａ４１，１０ａ４２を備え、制御回路部
１０ｂ４としては２入力のＮＡＮＤゲートを用いている
。そして分圧回路部１０ａ４１により電圧ＶＤＤ４ｌを
分圧して得られる電圧Ｖ４ｌ及び分圧回路部１０ａ４２
により電圧ＶＤＤ４２を分圧して得られる電圧Ｖ４２を
制御回路部１０ｂ４たるＮＡＮＤゲートの入力信号とし
ている。この回路においては第１の電源がオン状態にあ
り、その電圧Ｖｇｇが通常の動作電圧にあるにも拘らず
第２の電源の電圧ＶＯＤ４ｌ及び／又はＶＤＤ４２が許
容範囲を超える低レベルとなつた場合にはＶ４ｌ及び／
又はＶ４２が低レベルとなるので、制御回路部１０ｂ４
の出力たる制御電圧Ｃが高レベルとなつて第１図の場合
と同様にメモリ素子に対する書込・消去を禁止する。更
に第１図の実施例では制御電圧Ｃが入力される書込・消
去コントロール部１０ｃをコントロールゲートラインＧ
Ｌ及びドレインラインＤＬに直接接続することとしたが
、第５図又は第６図に示すように、メモリ素子のコント
ロールゲートに加えられる書込電圧Ｗ又はドレイン若し
くはソースに加えられる消去電圧Ｅのレベルを間接的に
低下せしめるように構成してもよい。
分圧回路部１０ａ４１，１０ａ４２を備え、制御回路部
１０ｂ４としては２入力のＮＡＮＤゲートを用いている
。そして分圧回路部１０ａ４１により電圧ＶＤＤ４ｌを
分圧して得られる電圧Ｖ４ｌ及び分圧回路部１０ａ４２
により電圧ＶＤＤ４２を分圧して得られる電圧Ｖ４２を
制御回路部１０ｂ４たるＮＡＮＤゲートの入力信号とし
ている。この回路においては第１の電源がオン状態にあ
り、その電圧Ｖｇｇが通常の動作電圧にあるにも拘らず
第２の電源の電圧ＶＯＤ４ｌ及び／又はＶＤＤ４２が許
容範囲を超える低レベルとなつた場合にはＶ４ｌ及び／
又はＶ４２が低レベルとなるので、制御回路部１０ｂ４
の出力たる制御電圧Ｃが高レベルとなつて第１図の場合
と同様にメモリ素子に対する書込・消去を禁止する。更
に第１図の実施例では制御電圧Ｃが入力される書込・消
去コントロール部１０ｃをコントロールゲートラインＧ
Ｌ及びドレインラインＤＬに直接接続することとしたが
、第５図又は第６図に示すように、メモリ素子のコント
ロールゲートに加えられる書込電圧Ｗ又はドレイン若し
くはソースに加えられる消去電圧Ｅのレベルを間接的に
低下せしめるように構成してもよい。
すなわち第５図においてＷ／ＥＧは書込電圧・消去電圧
作成回路であつて、その出力はゲートにコントロールパ
ルスＣＰが入力されるトランジスタＴ５２を介してコン
トロールゲートライン、ドレインライン等に連なつてい
る。そして本発明回路の一部たる書込・消去コントロー
ル部１０Ｃ５はドレインをＷ／ＥＧの出力端に、ソース
をＶｓｓとした１個のトランジスタＴ，ｌよりなり、そ
のゲートに制御電圧Ｃを印加するようにしている。斯か
る構成による場合は、第１の電源及び第２の電源が共に
通常の動作電圧にあるときには制御電圧Ｃｖが低レベル
にあるのでＴ５ｌが非導通となり、Ｔ５２にコントロー
ルパルスＣＰを与えることにより書込電圧ｗ又は消去電
圧Ｅが切出され、メモリ素子に対する書込・消去が行わ
れるのに対し、第２の電源が許容範囲を超える低レベル
にあるときには制御電圧Ｃが高レベルにあるのでＴ５ｌ
が導通し、Ｔ５２に対してコントロールパルスに類する
誤信号が入力されても、書込電圧ｗ又は消去電圧Ｅが切
出されることがなくメモリ素子に対する不要の書込．消
去は行われない。次に第６図においてＷ／ＥＧＣは書込
電圧・消去電圧作成用の制御回路を示し、その出力たる
コントロールパルスはドレインを第１の電源Ｖ？に接続
したトランジスタＴ６２のゲート及び本発明回路の＝部
たる書込・消去コントロール部１０Ｃ６を構成するトラ
ンジスタＴ６ｌのドレインに入力されるようにしており
、該トランジスタＴ６，のゲートには制御電圧Ｃｖが入
力され、またそのソースはＶ８８になるようにしている
。
作成回路であつて、その出力はゲートにコントロールパ
ルスＣＰが入力されるトランジスタＴ５２を介してコン
トロールゲートライン、ドレインライン等に連なつてい
る。そして本発明回路の一部たる書込・消去コントロー
ル部１０Ｃ５はドレインをＷ／ＥＧの出力端に、ソース
をＶｓｓとした１個のトランジスタＴ，ｌよりなり、そ
のゲートに制御電圧Ｃを印加するようにしている。斯か
る構成による場合は、第１の電源及び第２の電源が共に
通常の動作電圧にあるときには制御電圧Ｃｖが低レベル
にあるのでＴ５ｌが非導通となり、Ｔ５２にコントロー
ルパルスＣＰを与えることにより書込電圧ｗ又は消去電
圧Ｅが切出され、メモリ素子に対する書込・消去が行わ
れるのに対し、第２の電源が許容範囲を超える低レベル
にあるときには制御電圧Ｃが高レベルにあるのでＴ５ｌ
が導通し、Ｔ５２に対してコントロールパルスに類する
誤信号が入力されても、書込電圧ｗ又は消去電圧Ｅが切
出されることがなくメモリ素子に対する不要の書込．消
去は行われない。次に第６図においてＷ／ＥＧＣは書込
電圧・消去電圧作成用の制御回路を示し、その出力たる
コントロールパルスはドレインを第１の電源Ｖ？に接続
したトランジスタＴ６２のゲート及び本発明回路の＝部
たる書込・消去コントロール部１０Ｃ６を構成するトラ
ンジスタＴ６ｌのドレインに入力されるようにしており
、該トランジスタＴ６，のゲートには制御電圧Ｃｖが入
力され、またそのソースはＶ８８になるようにしている
。
而して斯かる構成による場合は、第１の電源及び第２の
電源が共に通常の動作電圧にあるときには制御電圧Ｃｖ
は低レベルにあるのでＴ６ｌが非導通となり、コントロ
ールパルスがトランジスタＴ６２のゲートに入力される
ことによつてＴ６２のソースからは所定時間幅の書込電
圧ｗ又は消去電圧Ｅが出力されるのに対し、第２の電源
が許容範囲を超える低レベルにあるときには制御電圧Ｃ
ｖが高レベルにあるのでＴ６ｌが導通し、Ｔ６２のゲー
トにはコントロールパルスに類する誤信号が印加されな
いのでＴ６２のソースからは書込電圧ｗ、消去電圧Ｅが
出力されず、メモリ素子に対する不要の書込・消去は行
われない。以上詳述したように本発明はメモリ素子に対
するデータの書込・消去用の電源の電圧が書込・消去を
生じさせる程に高いのに反して書込・消去を制御する回
路の電源の電圧が許容範囲を超える低レベルである場合
に誤動作により意図しない書込・消去が行われてメモリ
装置の記憶内容の変化を惹起することを防止し、特に、
電源投入・遮断時における記憶内容の破壊を防止するの
で、複数の電源の投入、遮断順序を考慮する必要がなく
なることは勿論不揮発性半導体メモリ装置の信頼度向上
に実益がある。
電源が共に通常の動作電圧にあるときには制御電圧Ｃｖ
は低レベルにあるのでＴ６ｌが非導通となり、コントロ
ールパルスがトランジスタＴ６２のゲートに入力される
ことによつてＴ６２のソースからは所定時間幅の書込電
圧ｗ又は消去電圧Ｅが出力されるのに対し、第２の電源
が許容範囲を超える低レベルにあるときには制御電圧Ｃ
ｖが高レベルにあるのでＴ６ｌが導通し、Ｔ６２のゲー
トにはコントロールパルスに類する誤信号が印加されな
いのでＴ６２のソースからは書込電圧ｗ、消去電圧Ｅが
出力されず、メモリ素子に対する不要の書込・消去は行
われない。以上詳述したように本発明はメモリ素子に対
するデータの書込・消去用の電源の電圧が書込・消去を
生じさせる程に高いのに反して書込・消去を制御する回
路の電源の電圧が許容範囲を超える低レベルである場合
に誤動作により意図しない書込・消去が行われてメモリ
装置の記憶内容の変化を惹起することを防止し、特に、
電源投入・遮断時における記憶内容の破壊を防止するの
で、複数の電源の投入、遮断順序を考慮する必要がなく
なることは勿論不揮発性半導体メモリ装置の信頼度向上
に実益がある。
尚、以上の説明に於ては、不揮発性半導体メモリ素子と
してフローテイングゲート構造のＮチヤネルル絶縁ゲー
ト型電界効果トランジスタを用いた場合について記述し
たが、本発明はＮチヤンネルに限らず、Ｐチャンネル絶
縁ゲート型電界効果トランジスタを用いた場合にも適用
し得る事は云うまでもない事である。
してフローテイングゲート構造のＮチヤネルル絶縁ゲー
ト型電界効果トランジスタを用いた場合について記述し
たが、本発明はＮチヤンネルに限らず、Ｐチャンネル絶
縁ゲート型電界効果トランジスタを用いた場合にも適用
し得る事は云うまでもない事である。
ただし、Ｐチャンネルの場合はＮチャンネルの場合に用
いた電源とは逆極性の、即ち負極性の電源を用いなけれ
ばならない。
いた電源とは逆極性の、即ち負極性の電源を用いなけれ
ばならない。
図面は本発明の実施例を示すものであつて、第１図は本
発明に係るゼータ保護回路の回路図、第２図、第３図、
第４図は本発明の他の実施例を書込・消去コントロール
部を省略して示した回路図、第５図、第６図は本発明回
路の他の実施例における書込・消去コントロール部を示
す回路図、第７図はメモリ素子のシンボル図である。 Ｔｌｌ？Ｔｌ２フＴｌ３？Ｔｌ４？Ｔｌ５ヲＴｌ６゛゛
゛″トランジスタ、ＭＴ・・−・・・メモリ素子、１０
ａ・・・・・・分圧回路部、１０ｂ・・・・・・制御回
路部、１０ｃ・・・・−・書込・消去コントロール部。
発明に係るゼータ保護回路の回路図、第２図、第３図、
第４図は本発明の他の実施例を書込・消去コントロール
部を省略して示した回路図、第５図、第６図は本発明回
路の他の実施例における書込・消去コントロール部を示
す回路図、第７図はメモリ素子のシンボル図である。 Ｔｌｌ？Ｔｌ２フＴｌ３？Ｔｌ４？Ｔｌ５ヲＴｌ６゛゛
゛″トランジスタ、ＭＴ・・−・・・メモリ素子、１０
ａ・・・・・・分圧回路部、１０ｂ・・・・・・制御回
路部、１０ｃ・・・・−・書込・消去コントロール部。
Claims (1)
- １ 半導体メモリ素子を用いてなり、各半導体メモリ素
子に対するデータの書込・消去のために該半導体メモリ
素子のスレツシヨールド電圧を変更させるべく用いられ
る第１の電源と、各半導体メモリ素子に対する動作制御
のための第２の電源とを具備する半導体メモリ装置にお
いて、前記第２の電源の電圧に対応する電圧を出力する
ようになした分圧回路部と、前記第１の電源がオン状態
にある場合において、前記分圧回路部の出力電圧が所定
レベルよりも高レベル又は低レベルに変化したときに夫
々対応して低レベル又は高レベルの制御電圧を出力する
制御回路部とを具備し、前記制御電圧が高レベルとなつ
た場合には前記第１の電源による各半導体メモリ素子に
対するデータの書込又は消去を禁止するべくなしたこと
を特徴とする半導体メモリ装置におけるデータ保護回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53013991A JPS593000B2 (ja) | 1978-02-08 | 1978-02-08 | 半導体メモリ装置におけるデ−タ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53013991A JPS593000B2 (ja) | 1978-02-08 | 1978-02-08 | 半導体メモリ装置におけるデ−タ保護回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6739678A Division JPS54106139A (en) | 1978-06-01 | 1978-06-01 | Information write/erasion method to nonvolatile semiconductor memory element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54106134A JPS54106134A (en) | 1979-08-20 |
| JPS593000B2 true JPS593000B2 (ja) | 1984-01-21 |
Family
ID=11848689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53013991A Expired JPS593000B2 (ja) | 1978-02-08 | 1978-02-08 | 半導体メモリ装置におけるデ−タ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593000B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4463270A (en) * | 1980-07-24 | 1984-07-31 | Fairchild Camera & Instrument Corp. | MOS Comparator circuit |
| JPS57152700U (ja) * | 1981-03-19 | 1982-09-25 | ||
| US4644494A (en) * | 1984-02-06 | 1987-02-17 | Sundstrand Data Control, Inc. | Solid state memory for aircraft flight data recorder systems |
| FR2604555B1 (fr) * | 1986-09-30 | 1988-11-10 | Eurotechnique Sa | Circuit integre du type circuit logique comportant une memoire non volatile programmable electriquement |
| JP2522381B2 (ja) * | 1989-02-27 | 1996-08-07 | 日本電気株式会社 | 半導体装置 |
| JP2007029307A (ja) * | 2005-07-25 | 2007-02-08 | Noritz Corp | キャビネット |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50329A (ja) * | 1973-05-08 | 1975-01-06 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS543616Y2 (ja) * | 1972-06-21 | 1979-02-20 |
-
1978
- 1978-02-08 JP JP53013991A patent/JPS593000B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50329A (ja) * | 1973-05-08 | 1975-01-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54106134A (en) | 1979-08-20 |
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