JP3079808B2 - Phase comparison device - Google Patents
Phase comparison deviceInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、位相比較装置に関し、
特にプログラム・デバイダへの入力信号を分周した信号
の周期をカウントするダウン・カウンタからの出力信号
により位相比較手段からの出力信号(エラー・アウト信
号)を制御し、ロックアップタイムを短縮する位相比較
装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase comparator,
In particular, an output signal (error out signal) from the phase comparison means is controlled by an output signal from a down counter that counts a period of a signal obtained by dividing an input signal to the program divider, and a phase for reducing a lock-up time. It relates to a comparison device.
【0002】[0002]
【従来の技術】従来技術の位相比較装置のブロック図を
示す図2を参照すると、この位相比較装置200は、基
準周波数をつくる基準周波数発生器5と、被測定周波数
を入力する入力部4と、入力部4からの出力信号を分周
するためのプログラム・デバイダ1と、このプロクラム
・デバイダ1へ分周値を設定する分周値設定レジスタ2
と、基準周波数発生器5の出力とプログラム・デバイデ
1からの出力とを入力する位相比較器3と、位相比較器
3の比較結果により所定のレベルを出力するチャージポ
ンプ6を有している。2. Description of the Related Art Referring to FIG. 2 showing a block diagram of a conventional phase comparator, the phase comparator 200 comprises a reference frequency generator 5 for producing a reference frequency, an input section 4 for inputting a frequency to be measured, and , A program divider 1 for dividing the output signal from the input unit 4, and a divider setting register 2 for setting a divider value to the program divider 1
A phase comparator 3 for receiving the output of the reference frequency generator 5 and the output of the program divider 1; and a charge pump 6 for outputting a predetermined level based on the comparison result of the phase comparator 3.
【0003】次に、従来技術の位相比較装置200の動
作について説明する。Next, the operation of the conventional phase comparator 200 will be described.
【0004】プログラムデバイダ1への入力信号(fi
n)を分周値設定レジスタ2により設定された分周値
(N)により分周された信号と基準周波数発生器5から
の基準周波数信号(fref)との位相を位相比較器3
で比較し、その結果によりチャージポンプ6からはfr
eft>fin/Nなら低レベルを出力し、fref<
fin/Nなら高レベルを出力し、fref=fin/
Nなら高インピーダンスを出力する。(図4参照) また、図5に示すようにチャージポンプ6からの出力2
01は、ローパスフィルタ12にて高周波成分が取り除
かれた後、直流成分がVCO13に入力され、その電圧
レベルに応じた周波数がVCO13より出力される。ま
た、VCO13からの出力信号は再び入力部4に入力さ
れ、徐々に所定の周波数に近づくように動作させながら
この動作を繰り返し行い出力201をロックする。The input signal (fi) to the program divider 1
n) is divided by the frequency division value (N) set by the frequency division value setting register 2 and the phase of the reference frequency signal (fref) from the reference frequency generator 5 to the phase comparator 3
And the result indicates that fr from the charge pump 6
If eft> fin / N, a low level is output and fref <
If fin / N, a high level is output, and fref = fin /
If N, high impedance is output. (See FIG. 4.) Also, as shown in FIG.
In No. 01, after a high-frequency component is removed by the low-pass filter 12, a DC component is input to the VCO 13, and a frequency corresponding to the voltage level is output from the VCO 13. The output signal from the VCO 13 is input to the input unit 4 again, and the operation is repeated so as to gradually approach a predetermined frequency to lock the output 201.
【0005】[0005]
【発明が解決しようとする課題】しかしながら、この従
来の位相比較装置では、チャージポンプからの出力であ
る高レベルおよび低レベルのそれぞれの間に高インピー
ダンス状態が存在していたため、大きく周波数を変化さ
せたときロックアップタイムが長くなる問題点があっ
た。However, in this conventional phase comparator, a high impedance state exists between each of the high level and the low level output from the charge pump. There was a problem that the lock-up time was prolonged.
【0006】[0006]
【課題を解決するための手段】本発明の位相比較装置
は、基準周波数入力手段と、被測定周波数入力手段と、
前記被測定周波数を分周する可変分周手段と、前記可変
分周手段に分周値を設定するための分周値設定手段と、
前記基準周波数入力手段の出力と前記可変分周手段の出
力を入力とする位相比較手段と、前記位相比較手段の比
較結果により高レベルまたは低レベルまたは高インピー
ダンス状態を出力する第1のレベル出力手段を具備する
位相比較装置において、前記可変分周手段の出力の周期
を測定するためのダウンカウンタと、前記可変分周手段
の出力のエッジにより前記ダウンカウンタのストップま
たはストップ解除の制御をするカウンタ制御部を備え、
前記ダウンカウンタの出力が0でないなら、高レベルま
たは低レベル状態を出力し、前記ダウンカウンタの出力
が0のときは、高インピーダンス状態を出力する第2の
レベル出力手段とを有する構成である。According to the present invention, there is provided a phase comparison apparatus comprising: a reference frequency input means; a measured frequency input means;
Variable frequency dividing means for dividing the frequency to be measured, frequency dividing value setting means for setting a frequency dividing value to the variable frequency dividing means,
Phase comparing means for receiving an output of the reference frequency input means and an output of the variable frequency dividing means as input, and a first level output means for outputting a high level, a low level or a high impedance state based on a comparison result of the phase comparing means A down counter for measuring a cycle of an output of said variable frequency dividing means, and said variable frequency dividing means.
The edge of the output of
Or a counter control unit that controls stop release,
If the output of the down counter is not 0,
Or the low level state is output, and the output of the down counter is output.
Is 0, a second level output means for outputting a high impedance state .
【0007】[0007]
【実施例】次に本発明の実施例について図面を参照して
説明する。Next, an embodiment of the present invention will be described with reference to the drawings.
【0008】図1は本発明の1実施例の位相比較装置の
ブロック図であり、従来技術の位相比較装置の同一の構
成要素については、同一の参照番号を付してある。FIG. 1 is a block diagram of a phase comparator according to one embodiment of the present invention, and the same reference numerals are given to the same components of the conventional phase comparator.
【0009】この実施例の位相比較装置100は、プロ
グラム・デバイス1からの出力fin/Nの周期を測定
するためカウンタ制御部7とプリセッタブル・ダウン・
カウンタ8と出力セレクタ11とチャージポンプ6′を
有する。The phase comparator 100 of this embodiment includes a counter control unit 7 and a presettable down / down converter for measuring the cycle of the output fin / N from the program device 1.
It has a counter 8, an output selector 11, and a charge pump 6 '.
【0010】この実施例の位相比較装置100の動作を
図6を参照して説明すると、プリセッタブル・ダウン・
カウンタ8には所望の周期データを設定し、ダウン・カ
ウンタ8によりダウン・カウントする。次にfin/N
信号の立ち上がり(または立ち下がり)エッジによりカ
ウンタ制御部7は前記カウンタ8のカウントをストップ
状態にし、ストップ状態中に前記カウンタ8の読み出し
と所望の周期データのウリセットを順に行い、ストップ
解除を行うと同時にカウントスタートを行う(図6参
照)。The operation of the phase comparator 100 of this embodiment will be described with reference to FIG.
Desired cycle data is set in the counter 8 and the down counter 8 counts down. Next, fin / N
When the rising edge (or falling edge) of the signal causes the counter control unit 7 to stop the counting of the counter 8, the reading of the counter 8 and the resetting of the desired periodic data are sequentially performed during the stop state, and the stop is released. At the same time, a count start is performed (see FIG. 6).
【0011】このとき読み出した前記カウンタ8のデー
タが“0”でないなら、出力セレクタ11により選択さ
れた所定のレベル(高レベルまたは低レベル)がチャー
ジポンプ6’から出力され、出力fin/Nの周期が所
望の周期と一致(ダウン・カウンタ8の値が0)したな
ら出力の高インピーダンス状態に保つ。If the read data of the counter 8 at this time is not "0", a predetermined level (high level or low level) selected by the output selector 11 is output from the charge pump 6 ', and the output fin / N Is equal to the desired period (the value of the down counter 8 is 0), the output is kept in a high impedance state.
【0012】また、前記ダウン・カウンタ8に設定を行
うデータは(所望の周期)/(カウンタ8のクロック周
期)の値を設定する。The data to be set in the down counter 8 sets a value of (desired period) / (clock period of the counter 8).
【0013】以上、実施例1により出力されるチャージ
ポンプ6の出力101およびチャージポンプ6’の出力
102の接続応用例を図7および図8に示す。また、実
施例1においてダウン・カウントによるアンダーフロー
のフラグを設け読み出し時前記カウンタ8のデータと共
に読み出すようにしアンダーフロー時、不一致とする。FIGS. 7 and 8 show a connection application example of the output 101 of the charge pump 6 and the output 102 of the charge pump 6 'output according to the first embodiment. In the first embodiment, a flag for an underflow due to down-counting is provided, so that the data is read out together with the data of the counter 8 at the time of reading.
【0014】[0014]
【発明の効果】以上説明したように本発明は、所定の周
波数に一致するまでは高レベルまたは低レベルを出力し
たままにし、一致したならば出力を高インピーダンス状
態にするよう出力を制御したので、大きく周波数を変化
させたときにロックアップタイムを短縮するという効果
を有する。As described above, according to the present invention, the output is controlled so that the high level or the low level is output until the frequency matches the predetermined frequency, and the output is set to the high impedance state when the frequency matches. This has the effect of shortening the lock-up time when the frequency is greatly changed.
【図1】本発明の一実施例の位相比較装置のブロック図
である。FIG. 1 is a block diagram of a phase comparison device according to an embodiment of the present invention.
【図2】従来技術の位相比較装置のブロック図である。FIG. 2 is a block diagram of a conventional phase comparison device.
【図3】図1に示す位相比較器の回路図である。FIG. 3 is a circuit diagram of the phase comparator shown in FIG. 1;
【図4】図2に示す従来例のタイミングチャートであ
る。FIG. 4 is a timing chart of the conventional example shown in FIG.
【図5】図2に示す従来例の応用例のブロック図であ
る。FIG. 5 is a block diagram of an application example of the conventional example shown in FIG. 2;
【図6】図1に示す実施例の動作を説明するタイミング
チャートである。FIG. 6 is a timing chart for explaining the operation of the embodiment shown in FIG. 1;
【図7】図1に示す出力の応用接続例である。FIG. 7 is an application connection example of the output shown in FIG. 1;
【図8】図1に示す出力の他の応用接続例である。FIG. 8 is another application connection example of the output shown in FIG. 1;
1 プログラマブル・デバイダ 2 分周値設定レジスタ 3 位相比較器 4 入力端子 5 基準周波数発生器 6 第1のチャージポンプ 6’ 第2のチャージポンプ 7 カウンタ制御部 8 周期測定用プリセッタブル・ダウン・カウンタ 11 セレクタ 12 ローパスフィルタ 13 VCO 100,200 位相比較装置 101,102 チャージポンプ出力 DESCRIPTION OF SYMBOLS 1 Programmable divider 2 Dividing value setting register 3 Phase comparator 4 Input terminal 5 Reference frequency generator 6 First charge pump 6 'Second charge pump 7 Counter control unit 8 Presettable down counter for period measurement 11 Selector 12 Low-pass filter 13 VCO 100, 200 Phase comparator 101, 102 Charge pump output
Claims (1)
力手段と、前記被測定周波数を分周する可変分周手段
と、前記可変分周手段に分周値を設定するための分周値
設定手段と、前記基準周波数入力手段の出力と前記可変
分周手段の出力を入力とする位相比較手段と、前記位相
比較手段の比較結果により高レベルまたは低レベルまた
は高インピーダンス状態を出力する第1のレベル出力手
段を具備する位相比較装置において、 前記可変分周手段の出力の周期を測定するためのダウン
カウンタと、前記可変分周手段の出力のエッジにより前
記ダウンカウンタのストップまたはストップ解除の制御
をするカウンタ制御部を備え、前記ダウンカウンタの出
力が0でないなら、高レベルまたは低レベル状態を出力
し、前記ダウンカウンタの出力が0のときは、高インピ
ーダンス状態を出力する第2のレベル出力手段とを有す
ることを特徴とする位相比較装置。1. A reference frequency input means, a measured frequency input means, a variable frequency dividing means for dividing the measured frequency, and a frequency dividing value setting for setting a frequency dividing value in the variable frequency dividing means. Means, a phase comparison means that receives an output of the reference frequency input means and an output of the variable frequency dividing means as inputs, and a first for outputting a high level, a low level, or a high impedance state based on a comparison result of the phase comparison means. In a phase comparison device having a level output unit, a down- converter for measuring an output cycle of the variable frequency dividing unit is provided.
Counter and the output edge of the variable frequency dividing means
Control of stop or stop release of the down counter
A counter control unit for controlling the output of the down counter.
Output high or low state if force is not zero
When the output of the down counter is 0,
A second level output means for outputting a dance state .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04292825A JP3079808B2 (en) | 1992-10-30 | 1992-10-30 | Phase comparison device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04292825A JP3079808B2 (en) | 1992-10-30 | 1992-10-30 | Phase comparison device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06152395A JPH06152395A (en) | 1994-05-31 |
JP3079808B2 true JP3079808B2 (en) | 2000-08-21 |
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ID=17786837
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04292825A Expired - Fee Related JP3079808B2 (en) | 1992-10-30 | 1992-10-30 | Phase comparison device |
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JP (1) | JP3079808B2 (en) |
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KR101687633B1 (en) * | 2016-01-19 | 2016-12-19 | 정지화 | Dewatering device using a vacuum chamber for waste plastic |
-
1992
- 1992-10-30 JP JP04292825A patent/JP3079808B2/en not_active Expired - Fee Related
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JPH06152395A (en) | 1994-05-31 |
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