JPH06104740A - Measuring circuit for edge time of input signal and digital pll device - Google Patents

Abstract

PURPOSE:To detect the edge position of an RF input signal in a time unit smaller than the cycle of a master clock MCK. CONSTITUTION:In regard of a 15-bit ring oscillator 30, a set of element states of each internal stage varies in a time unit smaller than the cycle of a master clock MCK and oscillates in a cycle larger than that of the clock MCK. A flip-flop circuit part 23 fetches the element state of each stage of the oscillator 30 by using the edge detection signal of an RF input signal RFin supplied from an input terminal 11. A subtractor 26 subtracts the numerical value showing the element state from the numerical value showing each stage state of the oscillator 30 that is fetched by a flip-flop circuit 27 in the timing of the clock MCK. Then the result of the subtraction is taken out as a signal that shows the input edge position.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、入力信号のエッジ時刻
測定回路及びディジタルＰＬＬ装置に関し、特に、入力
信号波形のエッジ位置を検出すると共にこの検出された
エッジ位置に基づいてＰＬＬ動作をディジタル的に行わ
せるような入力信号のエッジ時刻測定回路及びディジタ
ルＰＬＬ装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input signal edge time measuring circuit and a digital PLL device, and more particularly to detecting an edge position of an input signal waveform and digitally performing a PLL operation based on the detected edge position. And a digital PLL device for measuring an edge time of an input signal.

【０００２】[0002]

【従来の技術】一般にＰＬＬ（位相ロックループ）回路
は、入力信号の位相に追従する位相同期回路であり、ア
ナログ的な位相比較器、ローパスフィルタ、電圧制御発
振器等を用いて構成されているが、近年において、この
ＰＬＬ回路内部の動作をディジタル的に行わせるような
ディジタルＰＬＬ回路が提案されている。2. Description of the Related Art Generally, a PLL (Phase Locked Loop) circuit is a phase locked loop circuit that follows the phase of an input signal, and is composed of an analog phase comparator, a low pass filter, a voltage controlled oscillator and the like. In recent years, there has been proposed a digital PLL circuit that digitally performs the operation inside the PLL circuit.

【０００３】このディジタルＰＬＬ回路においては、例
えばＰＬＬ出力信号と入力信号との位相差を高速な（ハ
イレートの）マスタクロックを用いて計測するような構
成が採用されることが多い。すなわち、入力信号のエッ
ジ（トランジェント）と当該ＰＬＬ回路内部で生成した
出力クロックとの時間差いわゆる位相差を、高速のマス
タクロックの精度でカウントして検出し、上記回路内部
からの出力クロックの位相を制御して上記入力信号のク
ロックに同調させるものである。この場合のマスタクロ
ックに対しては、上記入力信号のビットクロックに比べ
て１桁以上高い精度が要求される。In this digital PLL circuit, for example, a configuration is often adopted in which the phase difference between the PLL output signal and the input signal is measured using a high speed (high rate) master clock. That is, the time difference between the edge (transient) of the input signal and the output clock generated inside the PLL circuit, that is, the phase difference is counted and detected with the accuracy of the high-speed master clock, and the phase of the output clock from inside the circuit is detected. It is controlled and tuned to the clock of the input signal. In this case, the master clock is required to have an accuracy higher than that of the bit clock of the input signal by one digit or more.

【０００４】しかしながら、上記入力信号のクロック周
波数が高くなってくると、上記マスタクロックの周波数
を１桁以上高くとることが困難となる。これは、半導体
プロセスの制限で動作クロック周波数を極端に上げられ
ないからである。そこで、マスタクロック周波数を極端
に高めることなく有効な位相差検出が可能なディジタル
ＰＬＬ装置を構成することが望まれている。However, as the clock frequency of the input signal increases, it becomes difficult to increase the frequency of the master clock by one digit or more. This is because the operating clock frequency cannot be extremely increased due to the limitation of the semiconductor process. Therefore, it is desired to construct a digital PLL device capable of effective phase difference detection without extremely increasing the master clock frequency.

【０００５】すなわち、ディジタルＰＬＬ装置において
は、入力された信号を先ずマスタクロックでサンプリン
グする。この過程で得られた入力信号のエッジ時刻に
は、マスタクロックの周期の幅で誤差が含まれる。従っ
て、できるだけ細かい周期でサンプリングし、エッジ時
刻を精度良く取り込まないと、ＰＬＬによるデータのエ
ラーが増加する。近年のように、要求される再生クロッ
ク周波数は上昇するがマスタクロック周波数は半導体プ
ロセスの制限でむやみに上げられないという状況を解決
するため、例えば、マスタクロック周波数／ＰＬＬ出力
クロック周波数の比が２を少々越える程度でも、良好な
エラーレートを確保できるような回路の提供が望まれて
いる。That is, in the digital PLL device, the input signal is first sampled by the master clock. The edge time of the input signal obtained in this process includes an error in the width of the cycle of the master clock. Therefore, unless sampling is performed with the smallest possible period and the edge time is not accurately captured, data errors due to the PLL increase. To solve the situation that the required reproduction clock frequency rises but the master clock frequency cannot be unnecessarily raised due to the limitation of the semiconductor process as in recent years, for example, the ratio of master clock frequency / PLL output clock frequency is 2 It is desired to provide a circuit that can secure a good error rate even if it exceeds a little.

【０００６】[0006]

【発明が解決しようとする課題】ここで本件発明者は、
特開昭６３−２９２８２５号公報において、ＰＬＬ出力
クロックのＮ個のクロックパルスが出力される期間を所
定周波数のマスタクロックを用いて検出し、この期間を
１／Ｎすることで、該ＰＬＬクロック周期をマスタクロ
ックのＮ倍の精度で求める技術を開示している。また、
特開昭６４−１９８２６号公報においては、ＰＬＬ出力
クロックのＮ／Ｋ個のパルスが出力される期間を順次連
続的に検出し、これらの検出された各期間の連続するＫ
回分を順次１期間ずつずらしながら加算し、その加算結
果を１／Ｎして上記出力クロック周期データを求める技
術を開示している。これらの技術によれば、比較的低い
周波数のマスタクロックを用いてディジタルＰＬＬを構
成できる。Here, the inventor of the present invention is
In Japanese Unexamined Patent Publication No. Sho 63-292825, a period in which N clock pulses of a PLL output clock are output is detected by using a master clock having a predetermined frequency, and this period is 1 / N to obtain the PLL clock cycle. Is disclosed with a precision N times higher than the master clock. Also,
In Japanese Unexamined Patent Publication No. Sho 64-19826, a period in which N / K pulses of a PLL output clock are output is sequentially and continuously detected, and these detected K periods are continuous.
A technique is disclosed in which batches are sequentially added while being shifted by one period, and the addition result is 1 / N to obtain the output clock cycle data. According to these techniques, the digital PLL can be constructed using the master clock having a relatively low frequency.

【０００７】しかしながら、ＰＬＬ出力クロック（再生
クロック）は、システムの高性能化に伴って上昇し、上
述したように、マスタクロック周波数／ＰＬＬ出力クロ
ック周波数の比が２〜３程度のものが要求されてきてい
る。このような状況においては、上述した先願技術では
エラーレートが大きくなる等の不具合も生じるようにな
り、さらなる改善が望まれている。However, the PLL output clock (reproduced clock) rises as the performance of the system becomes higher, and as described above, a master clock frequency / PLL output clock frequency ratio of about 2 to 3 is required. Is coming. In such a situation, the above-mentioned prior art technique has problems such as an increased error rate, and further improvement is desired.

【０００８】本発明は、このような実情に鑑みてなされ
たものであり、入力信号のクロック周波数に対してマス
タクロック周波数の比率が２〜３程度でも正常なＰＬＬ
動作が行われ、さらには再生クロック周波数に対するマ
スタクロック周波数の比率が１より大きい程度でも良好
なエラーレートを確保できるようなディジタルＰＬＬ装
置の提供と、このディジタルＰＬＬ装置に適用して好ま
しい入力信号のエッジ時刻測定回路の提供を目的とする
ものである。The present invention has been made in view of such circumstances, and a normal PLL is provided even if the ratio of the master clock frequency to the clock frequency of the input signal is about 2 to 3.
Provided is a digital PLL device which operates, and can secure a good error rate even when the ratio of the master clock frequency to the reproduction clock frequency is larger than 1, and a preferable input signal applied to this digital PLL device. The purpose is to provide an edge time measurement circuit.

【０００９】[0009]

【課題を解決するための手段】本発明に係る入力信号の
エッジ時刻測定回路によれば、奇数個の反転素子を環状
に接続して成るリングオシレータ（例えば図１のリング
オシレータ３０）と、入力信号のエッジを検出する手段
（図１のディレイ素子２１及び排他的論理和回路２２）
と、上記リングオシレータの各段の状態を入力信号の上
記検出されたエッジのタイミングで取り込む第１のラッ
チ手段（フリップフロップ回路に２３）と、上記リング
オシレータの各段の状態をマスタクロックのタイミング
で取り込む第２のラッチ手段（フリップフロップ回路部
２７）と、上記第１のラッチ手段により取り込まれた上
記リングオシレータの各段の状態と上記第２のラッチ手
段により取り込まれた上記リングオシレータの各段の状
態とを比較しこれらの状態の差を時間で表してエッジ位
置信号として出力するエッジ位置算出手段（減算器２
６、乗算器３６等）とを有して成ることにより、上述の
課題を解決する。According to the edge time measuring circuit for an input signal of the present invention, a ring oscillator (for example, the ring oscillator 30 in FIG. 1) formed by connecting an odd number of inverting elements in a ring, and an input Means for detecting edge of signal (delay element 21 and exclusive OR circuit 22 in FIG. 1)
And first latch means (23 in the flip-flop circuit) for fetching the state of each stage of the ring oscillator at the timing of the detected edge of the input signal, and the state of each stage of the ring oscillator for the timing of the master clock. Second latch means (flip-flop circuit section 27) taken in by, the state of each stage of the ring oscillator taken in by the first latch means and each of the ring oscillator taken in by the second latch means. Edge position calculation means (subtractor 2) that compares the states of the stages and expresses the difference between these states by time and outputs it as an edge position signal.
6, the multiplier 36, etc.), the above-mentioned problem is solved.

【００１０】ここで、上記エッジ位置算出手段は、上記
第１のラッチ手段（例えば図１５のフリップフロップ回
路部２３）からの出力を上記マスタクロックの立ち上が
りタイミングで取り込む第３のラッチ手段（図１５のフ
リップフロップ回路部２４Ａ）と、上記第１のラッチ手
段からの出力を上記マスタクロックの立ち下がりタイミ
ングで取り込む第４のラッチ手段（図１５のフリップフ
ロップ回路部２４Ｂ）とを有し、上記入力信号のエッジ
が上記マスタクロックの“Ｈ”（ハイレベル）区間にあ
るときには上記第３のラッチ手段からの出力を、上記入
力信号のエッジが上記マスタクロックの“Ｌ”（ローレ
ベル）区間にあるときには上記第４のラッチ手段からの
出力をそれぞれ選択して、上記第２のラッチ手段からの
出力と比較するようにすることが好ましい。Here, the edge position calculating means is a third latch means (FIG. 15) which takes in the output from the first latch means (for example, the flip-flop circuit section 23 of FIG. 15) at the rising timing of the master clock. And a fourth latch means (flip-flop circuit portion 24B in FIG. 15) for fetching the output from the first latch means at the falling timing of the master clock. When the edge of the signal is in the "H" (high level) section of the master clock, the output from the third latch means is output, and the edge of the input signal is in the "L" (low level) section of the master clock. Sometimes the output from the fourth latch means is selected and compared with the output from the second latch means. It is preferable to.

【００１１】また、上記リングオシレータは、遅延時間
が可変の反転素子（例えば図２０の構成）を用いて成
り、マスタクロック周期とリングオシレータの発振動作
周期との比率に応じて上記遅延時間を切換選択すること
が好ましい。The ring oscillator is composed of an inverting element having a variable delay time (for example, the structure of FIG. 20), and the delay time is switched according to the ratio of the master clock cycle and the oscillation operation cycle of the ring oscillator. It is preferable to select.

【００１２】次に、本発明に係るディジタルＰＬＬ装置
は、上記特徴を有する入力信号のエッジ時刻測定回路
に、上記入力信号をマスタクロックでサンプリングして
マスタクロック単位で入力信号のエッジの有無を検出し
てエッジ検出信号として出力する手段（例えば図１のフ
リップフロップ１３、１４及び排他的論理和回路１５）
を設けると共に、位相誤差データと再生クロック周期デ
ータとに基づいて再生クロックを出力する再生クロック
発生手段（例えば図７の加算器６２、ラッチ回路６３、
加算器６４等）と、上記エッジ位置信号とエッジ検出信
号とに基づいて再生クロックと入力信号エッジとの位相
誤差データを求めて上記再生クロック発生手段に送る位
相誤差検出手段（図７のシフトレジスタ５１、ウィンド
ウ回路５２、ラッチ回路５３、デコーダ５４、減算器５
５、シフトレジスタ５６、セレクタ５７等）と、上記再
生クロック発生手段からの再生クロックの周期データを
検出して上記再生クロック発生手段に送る再生クロック
周期検出手段（例えば図１３の構成）とを有して成るこ
とにより、上述の課題を解決する。Next, in the digital PLL device according to the present invention, the input signal edge time measuring circuit having the above characteristics is sampled by the master clock to detect the presence / absence of an edge of the input signal in master clock units. And outputs it as an edge detection signal (for example, the flip-flops 13 and 14 and the exclusive OR circuit 15 in FIG. 1).
And a reproduction clock generating means for outputting a reproduction clock based on the phase error data and the reproduction clock cycle data (for example, the adder 62, the latch circuit 63 in FIG. 7).
7), and phase error detecting means (shift register in FIG. 7) for obtaining phase error data between the reproduced clock and the input signal edge based on the edge position signal and the edge detection signal and sending the data to the reproduced clock generating means. 51, window circuit 52, latch circuit 53, decoder 54, subtracter 5
5, shift register 56, selector 57, etc.), and reproduction clock cycle detection means (for example, the configuration of FIG. 13) for detecting the cycle data of the reproduction clock from the reproduction clock generation means and sending it to the reproduction clock generation means. By doing so, the above-mentioned problems are solved.

【００１３】ここで、上記エッジ位置算出手段は、上記
第１のラッチ手段からの出力を上記マスタクロックの立
ち上がりタイミングで取り込む第３のラッチ手段と、上
記第１のラッチ手段からの出力を上記マスタクロックの
立ち下がりタイミングで取り込む第４のラッチ手段とを
有し、上記入力信号のエッジが上記マスタクロックの
“Ｈ”（ハイレベル）区間にあるときには上記第３のラ
ッチ手段からの出力を、上記入力信号のエッジが上記マ
スタクロックの“Ｌ”（ローレベル）区間にあるときに
は上記第４のラッチ手段からの出力をそれぞれ選択し
て、上記第２のラッチ手段からの出力と比較するように
することが好ましい。Here, the edge position calculating means includes a third latch means for fetching the output from the first latch means at the rising timing of the master clock, and an output from the first latch means for the master. A fourth latch means for fetching at the falling edge of the clock, and when the edge of the input signal is in the "H" (high level) section of the master clock, the output from the third latch means is output. When the edge of the input signal is in the "L" (low level) section of the master clock, the output from the fourth latch means is selected and compared with the output from the second latch means. It is preferable.

【００１４】また、上記リングオシレータは、遅延時間
が可変の反転素子を用いて成り、上記マスタクロックの
周期に対するリングオシレータの発振動作周期の比率に
応じて上記遅延時間を切換選択することが好ましい。Further, it is preferable that the ring oscillator is formed by using an inverting element having a variable delay time, and the delay time is switched and selected according to a ratio of an oscillation operation cycle of the ring oscillator to a cycle of the master clock.

【００１５】[0015]

【作用】上記リングオシレータの各段の状態（状態の集
合）は、該リングオシレータの発振動作周期を段数（上
記反転素子の個数）で割った時間（これを測定単位時間
τ_UNとする。）を単位として変化するから、上記第１、
第２のラッチ手段により取り込まれた状態の差を上記測
定単位時間τ_UNで表すことができ、これにより、マスタ
クロック周期内のエッジ位置を測定単位時間τ_UNを単位
として、高精度に表すことができる。The state (set of states) of each stage of the ring oscillator is a time obtained by dividing the oscillation operation cycle of the ring oscillator by the number of stages (the number of the inverting elements) (this is defined as a measurement unit time τ _UN ). Since it changes in units of,
The difference between the states taken in by the second latch means can be represented by the measurement unit time τ _UN , whereby the edge position within the master clock cycle can be represented with high precision in the measurement unit time τ _UN. You can

【００１６】また、上記測定単位時間τ_UNを単位として
表された入力エッジ位置に基づいて再生クロックと入力
エッジとの位相誤差を同じく測定単位時間τ_UNの精度で
求めることができ、マスタクロック周期が再生クロック
周期に近付いても良好なＰＬＬ動作を保つことができ
る。[0016] can be obtained by also the accuracy of the measurement unit time tau _UN a phase error between the input edge and the reproduction clock based on the input edge position represented the measurement unit time tau _UN units, a master clock period It is possible to maintain a good PLL operation even when is close to the reproduction clock cycle.

【００１７】[0017]

【実施例】図１は、本発明の一実施例として、ディジタ
ルＰＬＬ装置に用いられる入力信号のエッジ時刻測定回
路の概略構成を示すブロック回路図である。FIG. 1 is a block circuit diagram showing a schematic configuration of an input signal edge time measuring circuit used in a digital PLL device as an embodiment of the present invention.

【００１８】この図１において、入力端子１１にはクロ
ックを再生しようとするＲＦ（高周波）入力信号RF_inが
供給され、入力端子１２には基準となるマスタクロック
信号ＭCKが供給されている。上記ＲＦ入力信号RF_inは、
上記マスタクロック信号ＭCKがクロックとして入力され
ているフリップフロップ１３のデータ入力端子Ｄに供給
されることにより、このマスタクロックのタイミングで
取り込まれる。このフリップフロップ１３からの出力信
号は、当該信号とフリップフロップ１４で１マスタクロ
ック周期分だけ遅延された信号とが排他的論理和（Ｅｘ
−ＯＲ）回路１５に送られることにより、エッジ検出が
行われる。このマスタクロック信号ＭCKに同期した入力
エッジの有無の検出信号ＥＤは、出力端子１６を介して
取り出される。In FIG. 1, an RF (high frequency) input signal RF _in for reproducing a clock is supplied to an input terminal 11 and a reference master clock signal MCK is supplied to an input terminal 12. The RF input signal RF _in is
The master clock signal MCK is supplied to the data input terminal D of the flip-flop 13, which is input as a clock, so that it is fetched at the timing of this master clock. The output signal from the flip-flop 13 is an exclusive OR (Ex) of the signal and a signal delayed by one master clock cycle in the flip-flop 14.
An edge is detected by being sent to the (-OR) circuit 15. The detection signal ED indicating the presence / absence of an input edge synchronized with the master clock signal MCK is taken out through the output terminal 16.

【００１９】また、入力端子１１からのＲＦ入力信号RF
_inは、上記マスタクロック周期Ｔ_MCより十分に短い遅延
時間のディレイ素子２１と排他的論理和（Ｅｘ−ＯＲ）
回路２２とによりエッジ検出がなされ、フリップフロッ
プ回路部２３のクロック入力端子に送られる。フリップ
フロップ回路部２３は、リングオシレータ３０の段数ｎ
（ｎは奇数、例えばｎ＝１５）に応じて、ｎ個のフリッ
プフロップが並列に設けられている。すなわち、これら
ｎ個のフリップフロップを有するフリップフロップ回路
部２３は、ｎ段の反転素子を環状に接続して成る（ｎビ
ットの）リングオシレータ３０の各段の状態を上記入力
信号RF_inのエッジ検出出力に応じて各データ入力端子Ｄ
に取り込むものである。この実施例においては、ｎ＝１
５すなわち１５ビットのリングオシレータ３０を想定し
ており、内部の１５段の状態を取り込むために、フリッ
プフロップ回路部２３は１５個のフリップフロップが並
列に設けられたものとしている。The RF input signal RF from the input terminal 11
_in is an exclusive OR (Ex-OR) with the delay element 21 having a delay time sufficiently shorter than the master clock cycle T _MC.
Edge detection is performed by the circuit 22 and sent to the clock input terminal of the flip-flop circuit unit 23. The flip-flop circuit unit 23 has a number n of stages of the ring oscillator 30.
According to (n is an odd number, for example, n = 15), n flip-flops are provided in parallel. That is, the flip-flop circuit unit 23 having these n flip-flops indicates the state of each stage of the (n-bit) ring oscillator 30 formed by connecting n-stage inverting elements in a ring shape to the edge of the input signal RF _in . Each data input terminal D according to the detection output
Is to be taken into. In this example, n = 1
A 5-bit or 15-bit ring oscillator 30 is assumed, and the flip-flop circuit section 23 has 15 flip-flops provided in parallel in order to capture the state of the 15 internal stages.

【００２０】ここで、上記リングオシレータ３０につい
て図２を参照しながら説明する。この図２の例において
は、説明を簡略化するために上記段数ｎを５としたリン
グオシレータ３０’を示している。この図２に示すよう
に、５段（一般には奇数段）あるいは５ビットのリング
オシレータ３０’は、５個の反転素子（インバータ）３
１_a 、３１_b 、３１_c 、３１_d 、３１_e が環状に接続さ
れて構成されている。奇数個の反転素子を接続している
から、入力が例えば“Ｈ”に変化しても出力は同じ極性
例えば“Ｈ”のままで変化していない論理矛盾の素子が
常に１個存在し、該素子の遅延時間後に出力が“Ｌ”に
変化すると、論理矛盾は次の素子に移る。このようにし
て安定な発振が得られる。ここで図２の例では、リング
オシレータ３０’の発振動作をスタート、ストップさせ
るために、素子３１_a として２入力ＮＡＮＤ（論理積の
否定）ゲートを用いており、このＮＡＮＤゲート３１_a
の一端にインバータ３１_e からの出力信号を送り、他端
に信号STOP（STOPは停止信号STOPの極性を反転した信号
を表す）を送っている。Now, the ring oscillator 30 will be described with reference to FIG. In the example of FIG. 2, a ring oscillator 30 ′ having the number of stages n of 5 is shown for simplification of description. As shown in FIG. 2, a 5-stage (generally an odd-stage) or 5-bit ring oscillator 30 ′ has five inverting elements (inverters) 3
1 _a , 31 _b , 31 _c , 31 _d and 31 _e are connected in a ring shape. Since an odd number of inverting elements are connected, even if the input changes to “H”, the output remains the same polarity, for example, “H”, and there is always one element with a logical contradiction that does not change. When the output changes to "L" after the delay time of the element, the logic contradiction moves to the next element. In this way, stable oscillation can be obtained. Here in the example of FIG. 2, the start of oscillation of the ring oscillator 30 ', in order to stop, and with a two-input NAND (negative logical product) gate as element 31 _a, the NAND gate 31 _a
The output signal from the inverter 31 _e is sent to one end of the signal, and the signal STOP (where STOP represents a signal obtained by inverting the polarity of the stop signal STOP) is sent to the other end.

【００２１】図３は、上記図２の構成の動作を説明する
ための各部の信号波形を示す図であり、上記信号STOP
と、各素子３１_a 、３１_b 、３１_c 、３１_d 、３１_e か
らの各出力信号ａ、ｂ、ｃ、ｄ、ｅとを示している。こ
こで、各素子３１_a 、３１_b 、３１_c 、３１_d 、３１_e
の遅延時間をそれぞれτ_a 、τ_b 、τ_c 、τ_d 、τ_e と
している。上記信号STOPが立ち上がると、時間τ_a 経過
後に素子３１_a からの反転出力信号ａが立ち下がり、以
下順次各素子３１_b 、３１_c 、３１_d 、３１_e により反
転されて、図３のｂ〜ｅに示すような出力信号波形が得
られる。これらの出力信号の１周期Ｔ_RNは、リングオシ
レータ３０’の５素子を伝播する論理矛盾の２回転分に
相当し、 Ｔ_RN＝２（τ_a ＋τ_b ＋τ_c ＋τ_d ＋τ_e ） である。各素子の遅延時間τ_a 、τ_b 、τ_c 、τ_d 、τ
_e が互いに等しく、例えばτ₀ （τ_a ＝τ_b ＝τ_c ＝τ
_d ＝τ_e ＝τ₀ ）であるときには、 Ｔ_RN＝１０τ₀ この論理矛盾が２回転して元に戻るまでの時間（リング
オシレータの発振動作の１回転分の時間、すなわち発振
動作周期）Ｔ_RNが上記マスタクロックＭCKの周期Ｔ_MCよ
りも長くなるように、１素子当りの遅延量と段数が設定
される。これは、マスタクロックＭCK内にリングオシレ
ータの同じ状態が２度以上現れては時刻の決定ができな
いからである。FIG. 3 illustrates the operation of the configuration shown in FIG.
It is a diagram showing the signal waveform of each part forSTOP
And each element 31_a, 31_b, 31_c, 31_d, 31_eOr
These output signals a, b, c, d and e are shown. This
Here, each element 31_a, 31_b, 31_c, 31_d, 31_e
Each delay time of τ_a, Τ_b, Τ_c, Τ_d, Τ_eWhen
is doing. Above signalSTOPRises, time τ_aProgress
Later element 31_aThe inverted output signal a from
Lower element 31_b, 31_c, 31_d, 31_eDue to
And output signal waveforms as shown in b to e of FIG. 3 are obtained.
To be One cycle T of these output signals_RNThe ring osh
2 revolutions of logical contradiction propagating through 5 elements of the lator 30 '
Is equivalent to T_RN= 2 (τ_a+ Τ_b+ Τ_c+ Τ_d+ Τ_e) Is. Delay time τ of each element_a, Τ_b, Τ_c, Τ_d, Τ
_eAre equal to each other, for example τ₀(Τ_a= Τ_b= Τ_c= Τ
_d= Τ_e= Τ₀), T_RN= 10τ₀ The time it takes for this logical contradiction to return to its original position by rotating twice (ring
Oscillator oscillation operation time for one rotation, that is, oscillation
Operating cycle) T_RNIs the cycle T of the master clock MCK_MCYo
The delay amount and the number of stages per element are set so that
To be done. This is a ring oscillation within the master clock MCK.
If the same state of the data appears more than once, the time cannot be determined.
Because it is.

【００２２】この図３の各出力信号ａ〜ｅの立ち上がり
（図中の矢印参照）のみに注目すると、信号ｂ、信号
ｄ、信号ａ、信号ｃ、信号ｅの順に現れ、これらの１回
転が上記１周期Ｔ_RNとなる。これらの信号ｂ、ｄ、ａ、
ｃ、ｅを順次リングオシレータ出力Ｓ₁ 、Ｓ₂ 、Ｓ₃ 、
Ｓ₄ 、Ｓ₅ として、各出力端子３２₁ 、３２₂ 、３
２₃、３２₄ 、３２₅ より取り出している。これらの出
力信号Ｓ₁ 〜Ｓ₅ が、上記フリップフロップ回路部を構
成する複数個（この場合には例えば５個）の各フリップ
フロップにそれぞれ送られるわけである。図１の実施例
では、リングオシレータ３０として１５段（１５素子）
のものを用い、各素子からの１５の出力信号Ｓ ₁ 〜Ｓ₁₅
をフリップフロップ回路部２３の１５個のフリップフロ
ップの各データ入力端子Ｄにそれぞれ送っているわけで
ある。フリップフロップ回路部２３では、リングオシレ
ータ３０からの各出力信号Ｓ₁ 〜Ｓ₁₅を上記ＲＦ入力信
号RF_inのタイミングでそれぞれのフリップフロップに取
り込むことにより、後述する微細な時間測定、特にマス
タクロックＭCKの立ち上がりエッジに対する入力信号エ
ッジの位置の検出を行うようにしている。このように、
リングオシレータの各素子の状態（各出力信号）につい
て、上述のように例えば信号の立ち上がりにのみ着目す
るとき、後述する入力信号エッジ位置を測定するための
単位となる測定単位時間τ_UNは、上記素子遅延時間τ₀
の２個分（τ_UN＝２τ₀ ）となる。The rising edges of the output signals a to e shown in FIG.
Focusing only on (see arrow in the figure), signal b, signal
d, signal a, signal c, signal e appear in this order, and
Roll is the above 1 cycle T_RNBecomes These signals b, d, a,
c and e are sequentially output from the ring oscillator S₁, S₂, S₃,
S_Four, S_FiveAs each output terminal 32₁, 32₂Three
Two₃, 32_Four, 32_FiveTaking out more. These out
Force signal S₁~ S_FiveThe flip-flop circuit section
A plurality of flips (for example, five in this case)
It is sent to each flop. Example of FIG.
Then, 15 stages (15 elements) as ring oscillator 30
15 output signals S from each element are used. ₁~ S₁₅
15 flip-flops of the flip-flop circuit section 23
Is sent to each data input terminal D
is there. In the flip-flop circuit section 23, the ring oscillator
Each output signal S from the data 30₁~ S₁₅The above RF input signal
No. RF_inTo each flip-flop at the timing of
Fine measurement of time, especially mass
Input signal error for the rising edge of clock lock MCK
The position of the door is detected. in this way,
About the state of each element of the ring oscillator (each output signal)
As described above, focus only on the rising edge of the signal, for example.
To measure the input signal edge position described later.
Unit of measurement unit time τ_UNIs the element delay time τ₀
Of two (τ_UN= 2τ₀).

【００２３】次に図４は、上記図１のフリップフロップ
１３、１４及びＥｘ−ＯＲ回路１５によるマスタクロッ
ク単位の入力エッジ検出動作を説明するための信号波形
を示している。この図４において、上記フリップフロッ
プ１３は、上記図１の入力端子１１からのＲＦ入力信号
RF_inを上記マスタクロック信号ＭCKの立ち上がりのタイ
ミングで取り込んで信号FF₁₃を出力する。上記フリップ
フロップ１４は、この出力信号FF₁₃を１クロック（マス
タクロック）周期Ｔ_MC分だけ遅らせて信号FF₁₄を出力す
る。上記Ｅｘ−ＯＲ回路１５は、これらの信号FF₁₃、FF
₁₄の排他的論理和をとって、信号EX₁₅を出力端子１６に
送る。この出力信号EX₁₅の“Ｈ”（ハイレベル）状態
が、直前のクロック周期でのエッジ検出状態を表してい
る。これによって、マスタクロック単位での入力信号の
エッジの有無の検出が行える。Next, FIG. 4 shows signal waveforms for explaining the input edge detection operation in master clock units by the flip-flops 13 and 14 and the Ex-OR circuit 15 of FIG. In FIG. 4, the flip-flop 13 is an RF input signal from the input terminal 11 of FIG.
RF _in is taken in at the rising timing of the master clock signal MCK and the signal FF ₁₃ is output. The flip-flop 14 delays the output signal FF ₁₃ by one clock (master clock) cycle T _MC and outputs the signal FF ₁₄ . The Ex-OR circuit 15 outputs the signals FF ₁₃ and FF.
The exclusive OR of ₁₄ is taken and the signal EX ₁₅ is sent to the output terminal 16. "H" (high level) state of this output signal EX ₁₅ is, represents the edge detection state at clock period immediately before. As a result, the presence or absence of the edge of the input signal can be detected in units of master clock.

【００２４】次に図５に示す信号波形を参照しながら、
上記図１の１５素子のリングオシレータ３０によるエッ
ジ時刻の計測動作、すなわちマスタクロック周期Ｔ_MC内
での微細なエッジ位置を計測する動作について説明す
る。この図５において、１５素子のリングオシレータ３
０は出力信号RSのように上記マスタクロックＭCKよりも
細かい上記測定単位時間τ_UNで時を刻んでいる。このと
きのマスタクロックＭCKの立ち上がりエッジと上記ＲＦ
入力信号RF_inの立ち上がり又は立ち下がりエッジとの時
間差ｄをリングオシレータ出力信号RSにより上記測定単
位時間τ_UNで計測する。Next, referring to the signal waveforms shown in FIG.
The operation of measuring the edge time by the 15-element ring oscillator 30 of FIG. 1, that is, the operation of measuring a fine edge position within the master clock cycle T _MC will be described. In FIG. 5, the 15-element ring oscillator 3
0 indicates the time in the measurement unit time τ _UN, which is finer than the master clock MCK, like the output signal RS. The rising edge of the master clock MCK at this time and the RF
The time difference d from the rising or falling edge of the input signal RF _in is measured by the ring oscillator output signal RS in the above measurement unit time τ _UN .

【００２５】具体的には、リングオシレータ３０の各素
子の状態を取り込むための素子数分（１５個分）のフリ
ップフロップより成るフリップフロップ回路部２７に
は、上記入力端子１２からのマスタクロックＭCKがクロ
ックとして供給されており、このマスタクロックＭCKの
立ち上がりエッジのタイミングで上記リングオシレータ
３０の各素子の状態が各フリップフロップにそれぞれ取
り込まれ（ラッチされ）る。このフリップフロップ回路
部２７からの出力の一例を図５の信号FF₂₇に示してい
る。Specifically, the master clock MCK from the input terminal 12 is provided in the flip-flop circuit section 27 composed of flip-flops for the number of elements (15 pieces) for taking in the state of each element of the ring oscillator 30. Is supplied as a clock, and the state of each element of the ring oscillator 30 is captured (latched) in each flip-flop at the timing of the rising edge of the master clock MCK. An example of the output from the flip-flop circuit section 27 is shown by the signal FF ₂₇ in FIG.

【００２６】上記ディレイ素子２１と排他的論理和（Ｅ
ｘ−ＯＲ）回路２２とにより入力端子１１からのＲＦ入
力信号RF_inのエッジ検出がなされ、このエッジ検出信号
EX₂₂がフリップフロップ回路部２３の各フリップフロッ
プのクロック入力端子に送られることで、この入力信号
のエッジのタイミングで上記リングオシレータの各素子
の状態が各フリップフロップにそれぞれ取り込まれる。
フリップフロップ回路部２３の各フリップフロップから
の出力信号FF₂₃は、次段のフリップフロップ回路部２４
の各フリップフロップにそれぞれ送られており、このフ
リップフロップ回路部２４には上記マスタクロックＭCK
がクロックとして供給されているから、このマスタクロ
ックＭCKの立ち上がりエッジのタイミングで上記信号FF
₂₃の再取り込み（再ラッチ）が行われ、このフリップフ
ロップ回路部２４からは出力信号FF₂₄が得られる。The delay element 21 and the exclusive OR (E
The edge of the RF input signal RF _in from the input terminal 11 is detected by the (x-OR) circuit 22.
The EX ₂₂ is sent to the clock input terminal of each flip-flop of the flip-flop circuit section 23, so that the states of the respective elements of the ring oscillator are taken into the respective flip-flops at the timing of the edge of this input signal.
The output signal FF ₂₃ from each flip-flop of the flip-flop circuit section ₂₃ is sent to the flip-flop circuit section 24 of the next stage.
Of the master clock MCK.
Is supplied as a clock, the signal FF is output at the timing of the rising edge of the master clock MCK.
The re-capturing (re-latching) of ₂₃ is performed, and the output signal FF ₂₄ is obtained from the flip-flop circuit section 24.

【００２７】ここで、図５のリングオシレータ出力信号
RSについては、上記１５素子のリングオシレータの内部
の各状態、すなわち、リングオシレータの１周期（発振
動作周期）Ｔ_RN内を素子数で分割した各状態（１５個の
状態）に対応する数字（１〜１５）を付して示してお
り、各フリップフロップ回路部の出力信号FF₂₃、FF₂₄、
FF₂₇についても、このリングオシレータの内部状態に対
応する数字を付して示している。例えば、図５のマスタ
クロックＭCKの立ち上がり時刻ｔ₁ での上記リングオシ
レータ出力RSの状態は“１”であり、この状態“１”が
フリップフロップ回路部２７（の１５個のフリップフロ
ップ）により取り込まれるから、この時刻ｔ₁ 以降のフ
リップフロップ回路部２７からの出力（１５個のフリッ
プフロップの出力）は“１”の状態となる。Here, the ring oscillator output signal of FIG.
As for RS, a number (15 states) corresponding to each state inside the 15-element ring oscillator, that is, each state (15 states) obtained by dividing one cycle (oscillation operation cycle) T _{RN of} the ring oscillator by the number of elements ( 1 to 15), the output signals FF ₂₃ , FF _{24 of} each flip-flop circuit unit,
Also for FF ₂₇ , numbers corresponding to the internal state of this ring oscillator are attached. For example, the state of the ring oscillator output RS at the rising time t ₁ of the master clock MCK in FIG. 5 is "1", and this state "1" is captured by the flip-flop circuit unit 27 (of which 15 flip-flops). Therefore, the output (output of 15 flip-flops) from the flip-flop circuit unit 27 after this time t ₁ becomes the state of “1”.

【００２８】この図５において、上記マスタクロック周
期Ｔ_MC内での微細位置の計測動作の一具体例として、入
力信号RF_inの立ち上がりエッジ時刻ｔ₁₁から次のマスタ
クロックＭCKの立ち上がり時刻ｔ₂ までの時間ｄ１の計
測動作について説明する。In FIG. 5, as a specific example of the fine position measuring operation within the master clock cycle T _MC , from the rising edge time t ₁₁ of the input signal RF _in to the rising time t ₂ of the next master clock MCK. The measurement operation of the time d1 will be described.

【００２９】上記入力信号RF_inのエッジ時刻ｔ₁₁では、
上記リングオシレータ出力RSの状態は“２”であり、こ
の状態“２”がフリップフロップ回路部２３で取り込ま
れて出力が“２”となる。このフリップフロップ回路部
２３からの出力“２”が上記時刻ｔ₂ でフリップフロッ
プ回路部２４に取り込まれて、バイナリ変換回路２５に
送られる。この時刻ｔ₂ でのリングオシレータ出力RSの
状態は“９”であり、この状態“９”がフリップフロッ
プ回路部２７で取り込まれるから、出力“９”がバイナ
リ変換回路２８に送られる。これらのフリップフロップ
回路部２７、２４からの出力は、それぞれ複数個（１５
個）ずつのフリップフロップの出力の状態であるから、
これらの状態をバイナリ変換回路２８、２５によりそれ
ぞれ数値データＢＮ₂₈、ＢＮ₂₅に変換し、図５の例では
それぞれ数値“９”及び“２”として減算器２６に送っ
ている。なお、上記バイナリ変換回路２８、２５の具体
的な構成例については、図６を参照しながら後で説明す
る。At the edge time t ₁₁ of the input signal RF _in ,
The state of the ring oscillator output RS is "2", and this state "2" is taken in by the flip-flop circuit section 23 and the output becomes "2". The output “2” from the flip-flop circuit section 23 is taken into the flip-flop circuit section 24 at the time t ₂ and sent to the binary conversion circuit 25. The state of the ring oscillator output RS at this time t ₂ is “9”, and since this state “9” is taken in by the flip-flop circuit section 27, the output “9” is sent to the binary conversion circuit 28. The outputs from these flip-flop circuit units 27 and 24 are respectively plural (15
It is the state of the output of each flip flop,
These states are converted into numerical data BN ₂₈ and BN ₂₅ by binary conversion circuits ₂₈ and ₂₅ , and are sent to the subtractor 26 as numerical values "9" and "2" in the example of FIG. A specific configuration example of the binary conversion circuits 28 and 25 will be described later with reference to FIG.

【００３０】この減算器２６からの出力の値が上記入力
エッジの微細位置を示す時間ｄ１を上記測定単位時間τ
_UNで表した数値に相当し、上記時刻ｔ₂ から次のマスタ
クロックＭCKの立ち上がり時刻ｔ₃ までの間は“７”
（＝９−２）となる。すなわち、上記入力エッジ時刻ｔ
₁₁からマスタクロック立ち上がり時刻ｔ₂ までの時間ｄ
１は、リングオシレータ３０の上記測定単位時間τ
_UN（＝２τ₀ ）の７個分に対応する遅延時間７τ_UN（＝
１４τ₀ ）にほぼ等しいことが計測される。The time d1 at which the value of the output from the subtractor 26 indicates the fine position of the input edge is the measurement unit time τ.
Corresponds to the values expressed in _UN, during the period from the time t ₂ to the rise time t ₃ of the next master clock MCK is "7"
(= 9-2). That is, the input edge time t
Time d from ₁₁ to master clock rise time t ₂
1 is the measurement unit time τ of the ring oscillator 30.
Delay time 7τ _UN (= 7 _UN (= 2τ ₀ ))
It is measured to be approximately equal to 14τ ₀ ).

【００３１】同様に、入力信号RF_inの立ち下がりエッジ
時刻ｔ₁₂からマスタクロックＭCKの次の立ち上がり時刻
ｔ₄ までの間の時間ｄ２は、各時刻ｔ₁₂、ｔ₄ でのリン
グオシレータ出力RSの状態“７”、“１０”が取り込ま
れて時刻ｔ₄ 以降で減算器２６にて減算されることによ
り、減算器２６からの出力値“３”（＝１０−７）とし
て求められる。Similarly, the time d2 between the falling edge time t ₁₂ of the input signal RF _in and the next rising time t ₄ of the master clock MCK is the ring oscillator output RS at the times t ₁₂ and t ₄ . state "7", by "10" is subtracted by the subtractor 26 are in a time t ₄ after captured, is determined as an output value from the subtractor 26 "3" (= 10-7).

【００３２】次に、上記バイナリ変換回路２７、２５の
具体的な構成例について、図６を参照しながら説明す
る。この図６においては、説明を簡略化するために、７
素子のインバータより成るリングオシレータからの７つ
の状態をバイナリ変換する構成を示している。Next, a specific configuration example of the binary conversion circuits 27 and 25 will be described with reference to FIG. In FIG. 6, in order to simplify the description, 7
It shows a configuration in which seven states from a ring oscillator composed of element inverters are converted into binary.

【００３３】この図６において、７個のフリップフロッ
プＦ１〜Ｆ７は、上記フリップフロップ回路部２４ある
いは２７に相当するものであり、これらのフリップフロ
ップＦ１〜Ｆ７により各入力信号Ｓ₁ 〜Ｓ₇ の状態がマ
スタクロックＭCKの立ち上がりエッジのタイミングで取
り込まれる。これらのフリップフロップＦ１〜Ｆ７から
の各出力は、先頭（信号の立ち上がり部分）検出回路部
４１に送られて、各信号Ｓ₁ 〜Ｓ₇ の内の立ち上がり直
後の部分（先頭）となっている信号が検出される。すな
わち、各信号Ｓ₁ 〜Ｓ₇ の内で上記先頭である信号に対
応する出力のみが“１”となり、他の出力が“０”とな
る。これは、各信号Ｓ₁ 〜Ｓ₇ が時間経過に従って信号
が立ち上がる順に並んでいることより、一の信号Ｓ_k が
“Ｈ”でかつ次の信号Ｓ_k+1 が“Ｌ”の状態のとき、信
号Ｓ_k が上記先頭（立ち上がり直後の部分）である。こ
こで、ｋは１〜７の値であり、ｋ＝７のときｋ＋１＝１
となる。このように、一の信号Ｓ_k が“Ｈ”かつ次の信
号Ｓ_k+1 が“Ｌ”の条件を判別するために、先頭検出回
路部４１内に否定ゲート（インバータ）Ｎ１〜Ｎ７及び
アンドゲートＡ１〜Ａ７が設けられている。[0033] In FIG. 6, seven flip-flops F1~F7 is equivalent to the flip-flop circuit 24 or 27, these flip-flops F1~F7 of each input signal S ₁ to S ₇ The state is captured at the timing of the rising edge of the master clock MCK. Each output from these flip-flops F1~F7 is first sent to a detection circuit 41 (the rising portion of the signal), and has a rising immediately after the portion of the respective signal S ₁ to S ₇ (top) The signal is detected. That is, of the signals S _{1 to} S ₇ , only the output corresponding to the signal at the beginning is “1” and the other outputs are “0”. This is because when the signals S _{1 to} S ₇ are arranged in the order in which the signals rise with the lapse of time, one signal S _k is “H” and the next signal S _{k + 1} is “L”. , The signal S _k is the beginning (the portion immediately after the rise). Here, k is a value of 1 to 7, and when k = 7, k + 1 = 1
Becomes Thus, in order to determine the condition that one signal S _k is “H” and the next signal S _{k + 1} is “L”, the negative gates (inverters) N1 to N7 and the AND gates are provided in the head detection circuit unit 41. Gates A1 to A7 are provided.

【００３４】先頭検出回路部４１からの出力について
は、上記各信号Ｓ₁ 〜Ｓ₇ の内の先頭が検出された信号
に対応する出力のみが“Ｈ”（“１”）となり、他の出
力は全て“Ｌ”（“０”）となっているから、これをバ
イナリ（２進数）表現にするために、アンドゲートＡ１
０〜Ａ１２より成る７−３エンコーダ４２が設けられて
いる。この７−３エンコーダ４２は、最下位ビット（Ｌ
ＳＢ）Ｂ₀ 側のアンドゲートＡ１０に先頭検出回路部Ｈ
Ｄの第２、第４、第６のアンドゲートＡ２、Ａ４、Ａ６
からの出力が供給され、次の桁のアンドゲートＡ１１に
先頭検出回路部４１の第３、第４、第７のアンドゲート
Ａ３、Ａ４、Ａ７からの出力が供給され、最上位ビット
（ＭＳＢ）側のアンドゲートＡ１２に先頭検出回路部Ｈ
Ｄの第５、第６、第７のアンドゲートＡ５、Ａ６、Ａ７
からの出力が供給されて、７ラインの入力を３ビットの
バイナリコードに変換している。従って、先頭検出回路
部４１のアンドゲートＡ１からの出力が“１”となると
きには、７−３エンコーダ４２からの３ビット出力は
“０００”となり、以下、アンドゲートＡ２〜Ａ７の出
力が順次“１”となるときには、３ビット出力が順次
“００１”〜“１１０”となってゆく。Regarding the output from the head detection circuit section 41, only the output corresponding to the signal whose head is detected among the signals S _{1 to} S ₇ becomes "H"("1"), and the other outputs. Are all "L"("0"), so to make this binary (binary) representation, AND gate A1
A 7-3 encoder 42 consisting of 0 to A12 is provided. This 7-3 encoder 42 has the least significant bit (L
SB) The head detection circuit unit H is provided in the AND gate A10 on the B ₀ side.
D's second, fourth, and sixth AND gates A2, A4, A6
Is supplied, the output from the third, fourth, and seventh AND gates A3, A4, and A7 of the head detection circuit unit 41 is supplied to the AND gate A11 of the next digit, and the most significant bit (MSB) is supplied. Lead detection circuit section H on AND gate A12 on the side
Fifth, sixth, and seventh AND gates A5, A6, and A7 of D
Is supplied to convert the 7-line input into a 3-bit binary code. Therefore, when the output from the AND gate A1 of the head detecting circuit unit 41 becomes "1", the 3-bit output from the 7-3 encoder 42 becomes "000", and thereafter, the outputs of the AND gates A2 to A7 sequentially become "1". When it becomes "1", the 3-bit output sequentially becomes "001" to "110".

【００３５】このように、上記各フリップフロップ２
７、２４からの出力の状態が上記各バイナリ変換回路２
８、２５でそれぞれバイナリ（２進数）値に変換され、
これらの値が減算器２６に送られて、バイナリ変換回路
２８の出力値からバイナリ変換回路２５の出力値が減算
される。この減算器２６からの出力値は、上記入力信号
RF_inのエッジからマスタクロックＭCKの次の立ち上がり
までの時間（上述した図５の時間ｄ１やｄ２）をリング
オシレータ３０の上記測定単位時間τ_UNで表した値とな
っており、この減算出力値は乗算器３６に送られてい
る。As described above, each flip-flop 2
The states of the outputs from 7 and 24 are the binary conversion circuits 2 described above.
Converted to binary values at 8 and 25,
These values are sent to the subtractor 26, and the output value of the binary conversion circuit 25 is subtracted from the output value of the binary conversion circuit 28. The output value from the subtractor 26 is the input signal
The time from the edge of RF _in to the next rising edge of the master clock MCK (time d1 and d2 in FIG. 5 described above) is a value represented by the measurement unit time τ _UN of the ring oscillator 30, and this subtracted output value Are sent to the multiplier 36.

【００３６】乗算器３６においては、原理的にはリング
オシレータ３０の各素子状態に基づく上記測定単位時間
τ_UNを上記減算出力値に乗算することにより、上記入力
エッジ微細位置時間ｄ１やｄ２を算出する。この微細位
置時間は、後のブロックでの処理に便利なので、マスタ
クロック周期Ｔ_MCを１とした数字で表すようにしてい
る。ここで本実施例においては、リング遅延時間測定回
路３３からのリングオシレータ３０の動作の１周期Ｔ_RN
を乗算器３６に送るようにしている。乗算出力の数字
は、インバータ３７での１／０反転により、入力エッジ
時刻とその直前のマスタクロックＭCKの立ち上がりエッ
ジとの間の時間（例えばＴ_MC−ｄ１、Ｔ_MC−ｄ２等）に
変換する。これがエッジ位置信号ＥＰとして出力端子３
８より取り出される。例えば、このエッジ位置信号ＥＰ
が６ビットの場合、マスタクロック周期Ｔ_MCを１とし
て、マスタクロックＭCKの立ち上がりエッジから次の立
ち上がりエッジまでを、(0.)000000〜(0.)111111の２進
小数値（ただし、実際には先頭の整数部の０は使用しな
い）で表したものとなる。In the multiplier 36, in principle, the input edge fine position time d1 or d2 is calculated by multiplying the subtraction output value by the measurement unit time τ _UN based on each element state of the ring oscillator 30. To do. Since this fine position time is convenient for processing in the subsequent block, it is represented by a number with the master clock period T _MC being 1. Here, in the present embodiment, one cycle T _RN of the operation of the ring oscillator 30 from the ring delay time measuring circuit 33.
Is sent to the multiplier 36. The number of the multiplication output is converted into the time (for example, T _MC -d1, T _MC -d2, etc.) between the input edge time and the rising edge of the master clock MCK immediately before that by the 1/0 inversion in the inverter 37. . This is the output terminal 3 as the edge position signal EP.
It is taken out from 8. For example, this edge position signal EP
Is 6 bits, the master clock period T _{MC is set} to 1 and the binary rising decimal value from (0.) 000000 to (0.) 111111 (however, actually is from the rising edge of the master clock MCK to the next rising edge). Is not used for the leading integer part 0).

【００３７】次に、位相同期回路の構成例について、図
７を参照しながら説明する。この図７において、端子１
２には上記マスタクロックＭCKが、端子１６には上記入
力信号RF_inエッジの有無を検出したエッジ検出信号ＥＤ
が、また端子３８には上記入力エッジ位置をマスタクロ
ック周期Ｔ_MCを１として表したエッジ位置信号ＥＰがそ
れぞれ供給されている。Next, a configuration example of the phase locked loop will be described with reference to FIG. In FIG. 7, terminal 1
2 is the master clock MCK, and terminal 16 is an edge detection signal ED for detecting the presence or absence of the input signal RF _in edge.
However, the terminal 38 is also supplied with an edge position signal EP representing the input edge position with the master clock cycle T _{MC set} to 1.

【００３８】端子１６に供給された上記エッジ検出信号
ＥＤは、複数ビット、例えば９ビットのシフトレジスタ
５１に入力され、時刻順に複数ビット（９ビット）が並
列に出力され、再生クロック１周期長ウィンドウ回路５
２を介して再生クロック周期ラッチ回路５３に送られて
いる。再生クロック周期ラッチ回路５３からの９ビット
出力は、エッジ位置整数部デコーダ５４で例えば４ビッ
トのバイナリ値に変換され、減算器５５に送られてい
る。また端子３８に供給された上記エッジ位置信号ＥＰ
は、上述したようにマスタクロック周期Ｔ_MCを１とする
ときのエッジ位置を複数ビット（例えば６ビット）で表
したデータであり、この複数ビット（６ビット）パラレ
ルで複数段（例えば９段）のシフトレジスタ５６に送ら
れている。このシフトレジスタ５６からの例えば６ビッ
トパラレルで９段並列の出力は、セレクタ５７に送られ
ることにより、上記入力エッジが存在したビットに対応
する段の複数ビット（６ビット）のエッジ位置データが
選択されて、再生クロック周期ラッチ回路５３に送られ
る。これがエッジ位置の小数部データ（６ビット）とし
て上記エッジ位置整数部デコーダ５４からの整数部デー
タ（４ビット）の下位側に結合され、減算器５５に送ら
れている。The edge detection signal ED supplied to the terminal 16 is input to a shift register 51 of a plurality of bits, for example, 9 bits, and a plurality of bits (9 bits) are output in parallel in the order of time, and a reproduction clock 1 cycle length window. Circuit 5
It is sent to the reproduction clock cycle latch circuit 53 via the signal. The 9-bit output from the reproduction clock cycle latch circuit 53 is converted into a 4-bit binary value by the edge position integer part decoder 54 and sent to the subtractor 55. Further, the edge position signal EP supplied to the terminal 38
Is data in which the edge position when the master clock cycle T _{MC is set} to 1 as described above is represented by a plurality of bits (for example, 6 bits), and the plurality of bits (6 bits) are in parallel for a plurality of stages (for example, 9 stages). Of the shift register 56. The output from the shift register 56, for example, 6-bit parallel and 9-stage parallel is sent to the selector 57 to select edge position data of a plurality of bits (6 bits) of the stage corresponding to the bit where the input edge exists. And is sent to the reproduction clock cycle latch circuit 53. This is combined as the decimal part data (6 bits) of the edge position with the lower side of the integer part data (4 bits) from the edge position integer part decoder 54 and sent to the subtractor 55.

【００３９】次に端子６１には、後述する再生クロック
周期データＴ_RCが供給されており、この再生クロック周
期データＴ_RCは、加算器６２に送られている。この加算
器６２は、ラッチ回路６３、加算器６４を含むループを
構成しており、このループがＰＬＬの心臓部ともえいる
ＶＣＯ（電圧制御型発振器）に相当している。すなわち
このループの１巡の間に、加算器６２で再生クロック周
期データが加算され、加算器６４で位相誤差補正データ
が加算される。加算器６４への位相誤差補正データは、
上記減算器５５から例えば１／４回路５８を介し、フリ
ップフロップ回路部５９を介して与えられる。この加算
器６４には、上記エッジ位置整数部デコーダ５４からの
ウィンドウ内エッジ検出信号が加算制御信号として供給
されており、ウィンドウ内にエッジがある時はラッチ回
路６３の出力データとフリップフロップ回路部５９から
の誤差補正信号データとを加算して出力し、ウィンドウ
内にエッジが無い時にはラッチ回路６３からの出力デー
タをそのまま出力する。Next, the reproduction clock cycle data T _RC described later is supplied to the terminal 61, and this reproduction clock cycle data T _RC is sent to the adder 62. The adder 62 constitutes a loop including a latch circuit 63 and an adder 64, and this loop corresponds to a VCO (voltage controlled oscillator) which is also the heart of the PLL. That is, during one loop of this loop, the adder 62 adds the reproduction clock cycle data, and the adder 64 adds the phase error correction data. The phase error correction data to the adder 64 is
It is given from the subtracter 55, for example, via the 1/4 circuit 58 and via the flip-flop circuit section 59. The in-window edge detection signal from the edge position integer part decoder 54 is supplied to the adder 64 as an addition control signal. When there is an edge in the window, the output data of the latch circuit 63 and the flip-flop circuit part The error correction signal data from 59 is added and output, and when there is no edge in the window, the output data from the latch circuit 63 is output as it is.

【００４０】端子６１からの再生クロック周期データＴ
_RCは、１／２回路６５で１／２されることで再生クロッ
ク半周期データＴ_RC／２とされ、ラッチ回路６３を介し
て加算器６６に送られている。この加算器６６には、加
算器６４からの例えば９ビット出力データの下位６ビッ
トのデータが供給され、加算結果出力はウィンドウジェ
ネレータ６７に送られている。ウィンドウジェネレータ
６７には、上記６ビットパラレル９段並列シフトレジス
タ５６の下位側（入力段側）４段分、すなわち２４ビッ
ト分のデータが供給され、このウィンドウジェネレータ
６７からの出力が上記再生クロック１周期長ウィンドウ
回路５２に送られている。Reproduced clock cycle data T from the terminal 61
_RC is halved by the ½ circuit 65 to be reproduced clock half-cycle data T _RC / 2, which is sent to the adder 66 via the latch circuit 63. The lower 6-bit data of the 9-bit output data from the adder 64, for example, is supplied to the adder 66, and the addition result output is sent to the window generator 67. The window generator 67 is supplied with data of the lower (input stage) four stages of the 6-bit parallel 9-stage parallel shift register 56, that is, 24 bits of data, and the output from the window generator 67 is the reproduction clock 1 It is sent to the cycle length window circuit 52.

【００４１】次に、加算器６４からの例えば９ビット出
力中の上位３ビットは、比較器７１に送られている。ま
た、端子１２からのマスタクロックＭCKが３ビットカウ
ンタ７２に送られ、この３ビットカウンタ７２からの出
力信号が比較器７１に送られている。比較器７１のこれ
らの２入力が一致したとき、一致出力が再生クロック周
期イネーブル信号RCＥとして再生クロック周期ラッチ回
路５３、ラッチ回路６３の各イネーブル端子や、出力端
子７３に送られる。また、この再生クロック周期イネー
ブル信号RCＥは、フリップフロップ７４を介して出力端
子７５より再生クロック出力信号ＲCKとして取り出され
る。さらに、比較器７１からの一致出力（上記再生クロ
ック周期イネーブル信号RCＥ）は、アンドゲート７６に
送られ、フリップフロップ７７、７８を介し、整形ＲＦ
出力信号RF_out として出力端子７９より取り出される。
フリップフロップ７４、７７、７８のクロック入力端子
には、端子１２からのマスタクロックＭCKが供給され、
アンドゲート７６には、上記エッジ位置整数部デコーダ
５４からのウィンドウ内エッジ検出信号が供給されてい
る。Next, the upper 3 bits of the 9-bit output from the adder 64, for example, are sent to the comparator 71. Further, the master clock MCK from the terminal 12 is sent to the 3-bit counter 72, and the output signal from the 3-bit counter 72 is sent to the comparator 71. When these two inputs of the comparator 71 coincide with each other, the coincidence output is sent as a reproduction clock cycle enable signal RCE to each enable terminal of the reproduction clock cycle latch circuit 53 and the latch circuit 63 and the output terminal 73. The reproduction clock cycle enable signal RCE is taken out as a reproduction clock output signal RCK from the output terminal 75 via the flip-flop 74. Further, the coincidence output (the reproduction clock cycle enable signal RCE) from the comparator 71 is sent to the AND gate 76, and is shaped RF via the flip-flops 77 and 78.
The output signal RF _out is taken out from the output terminal 79.
The master clock MCK from the terminal 12 is supplied to the clock input terminals of the flip-flops 74, 77 and 78,
The AND gate 76 is supplied with the in-window edge detection signal from the edge position integer part decoder 54.

【００４２】ここで、一般にディジタルＰＬＬは、入力
エッジが「本来あるべき入力エッジの位置（時刻）」か
らどのくらいずれたかをマスタクロック単位で検出し、
ずれ量に応じて再生クロック位相を変化させている。上
記「本来あるべき入力エッジ位置」は、１周期長をマス
タクロックより細かく測りそれを積算することで細かく
計算できるのだが、入力エッジ時刻は最小単位がマスタ
クロックであるから、１マスタクロック周期Ｔ_MCの幅の
時間誤差を含んでいる。エッジはマスタクロック周期Ｔ
_MCの丁度中心位置にあるものとして計算するが、結局１
マスタクロック周期Ｔ_MCの周期の幅の誤差は含まれたま
まである。これに対して、本発明実施例では、上記エッ
ジ位置信号ＥＰによりエッジの細かい位置が決定でき
る。これを利用することで２つの利点が生じる。１つは
正確なエッジ位置の誤差の計算であり、もう１つは正確
なウィンドウ境界の計算である。これらの利点に着目し
ながら以下動作を説明する。Here, generally, the digital PLL detects how much the input edge is from "the position (time) of the input edge which should originally be" in a master clock unit,
The reproduced clock phase is changed according to the deviation amount. The "proper input edge position" can be finely calculated by measuring one cycle length more finely than the master clock and integrating it. However, since the minimum unit of the input edge time is the master clock, one master clock cycle T _Includes time error of _MC width. Edge is master clock cycle T
Calculated assuming that it is exactly in the center position of _MC , but eventually 1
The error in the width of the cycle of the master clock cycle T _MC remains included. On the other hand, in the embodiment of the present invention, the fine position of the edge can be determined by the edge position signal EP. Utilizing this has two advantages. One is the calculation of the accurate edge position error, and the other is the calculation of the accurate window boundary. The operation will be described below while focusing on these advantages.

【００４３】図７の端子１６に供給された上記エッジ検
出信号ＥＤは、上記例えば９ビットのシフトレジスタ５
１に入力されて時刻順に９ビットの並列出力とされて、
再生クロック１周期長ウィンドウ回路５２を介して再生
クロック周期ラッチ回路５３に送られる。シフトレジス
タ５１からの９ビット並列出力は、ＰＬＬがロックして
いて入力エッジの位相誤差も０の場合、所定位置（通常
中心位置）の出力ビットにエッジ有り信号が立つタイミ
ングでラッチされる。ラッチする間隔は再生クロックＲ
CKの周期Ｔ_RCである。The edge detection signal ED supplied to the terminal 16 of FIG. 7 is supplied to the shift register 5 of 9 bits, for example.
It is input to 1 and it becomes a 9-bit parallel output in order of time,
It is sent to the reproduction clock cycle latch circuit 53 through the reproduction clock 1 cycle length window circuit 52. The 9-bit parallel output from the shift register 51 is latched at the timing at which the edge presence signal is output to the output bit at a predetermined position (normal center position) when the PLL is locked and the phase error of the input edge is 0. The latching interval is the reproduction clock R
It is the cycle T _RC of CK.

【００４４】また、図７の端子３８を介して供給された
例えば６ビットの上記エッジ位置信号ＥＰは、該６ビッ
トパラレルで複数段（例えば９段）のシフトレジスタ５
６に入力されている。このシフトレジスタ５６からの６
ビットパラレルで９段並列の出力は、セレクタ５７に送
られ、上記エッジ検出信号ＥＤについての上記シフトレ
ジスタ５１からウィンドウ回路５２を介して得られた出
力の内のエッジ有りの極性となっているビットに対応す
る段の６ビットパラレル出力が選択される。セレクタ５
７の６ビットパラレル出力は、再生クロックＲCKの周期
Ｔ_RCで上記再生クロック周期ラッチ回路５３に取り込ま
れる。The edge position signal EP of, for example, 6 bits supplied through the terminal 38 of FIG. 7 is the 6-bit parallel shift register 5 having a plurality of stages (for example, 9 stages).
It has been entered in 6. 6 from this shift register 56
The bit parallel 9-stage parallel output is sent to the selector 57, and a bit having an edge polarity in the output of the edge detection signal ED obtained from the shift register 51 through the window circuit 52. The 6-bit parallel output of the stage corresponding to is selected. Selector 5
The 6-bit parallel output 7 is fetched by the reproduction clock cycle latch circuit 53 at the cycle T _RC of the reproduction clock RCK.

【００４５】ラッチするタイミングは、位相同期回路で
入力信号のエッジのレートと位相に合うように作られて
おり、レートと位相が合うと、エッジ有無信号のシフト
レジスタ出力の（通常は中央の）所定の位置にエッジ有
り信号が現れる時、入力エッジは位相誤差の無い予定通
りのタイミングという関係になる。逆にいうと、入力エ
ッジにピークシフト等の時間ずれが無い場合、必ずシフ
トレジスタの所定の位置にエッジ有りの信号が出力され
た時にラッチされる関係にある。従って、ラッチしたエ
ッジ有無信号が所定の位置より１ビットずれたところに
あった場合、マスタクロック周期Ｔ_MC単位で１ビット前
後位相ずれ（時間ずれ）があったということになる。１
ビット前後とは、これだけでは正確な位置がわからない
ことを示している。しかし、同時にラッチしたエッジ位
置信号は、エッジ有無信号にエッジがありとでたタイミ
ングのものであるから、これを見ればマスタクロック内
のどの位置にあるかがわかるのである。The latching timing is made by the phase synchronization circuit so as to match the rate and phase of the edge of the input signal. When the rate and the phase match, the edge register presence / absence signal shift register output (usually at the center). When an edge-existing signal appears at a predetermined position, the input edge has a relationship of scheduled timing with no phase error. Conversely, when there is no time shift such as peak shift in the input edge, it is inevitably latched when the signal with the edge is output to the predetermined position of the shift register. Therefore, when the latched edge presence / absence signal is at a position shifted by 1 bit from the predetermined position, it means that there is a phase shift (time shift) of about 1 bit before and after the master clock period T _MC . 1
Before and after a bit means that the exact position cannot be known by itself. However, since the edge position signal latched at the same time is at the timing when the edge presence signal has an edge, it is possible to know at which position in the master clock by looking at this.

【００４６】ここで、マスタクロック単位のエッジの位
置を、ラッチ中心を０として時間的に遅い（未来）方向
に１、２、・・・、また時間的に早い（過去）方向に−
１、−２、・・・のように整数で表す。一方、マスタク
ロック内の位置を表すエッジ位置信号は、時間の流れに
従って、早いほうから遅いほうへ、０から１未満の小数
で表すようにする。これらの整数部と小数部とを結合す
ることによって、入力エッジ位置を数値として表すこと
ができる。これは、例えば図８に示すように、中央のビ
ット内の時間的に最も早い位置が０．０となる。なお、
図８の具体例では、図示を簡略化するために、シフトレ
ジスタの段数を７段として整数部を３ビットで表すよう
にし、エッジ位置信号を４ビット（0000〜1111）で表す
ようにしている。Here, the position of the edge in units of the master clock is 1, 2, ...
It is represented by an integer such as 1, -2, .... On the other hand, the edge position signal representing the position in the master clock is represented by a decimal number from 0 to less than 1 from the earliest to the later according to the flow of time. By combining the integer part and the decimal part, the input edge position can be represented as a numerical value. For example, as shown in FIG. 8, the earliest temporal position in the central bit is 0.0. In addition,
In the specific example of FIG. 8, in order to simplify the illustration, the number of stages of the shift register is 7, the integer part is represented by 3 bits, and the edge position signal is represented by 4 bits (0000 to 1111). .

【００４７】一方、ラッチするタイミングはビット単位
ではなくもっと細かく計算される。すなわち、再生クロ
ック周期Ｔ_RCは、マスタクロック周期Ｔ_MCで例えば５Ｔ
_MCとか６Ｔ_MC等のように整数倍で表される値でなく、小
数部のある値である。これが積算されて、積算結果の整
数部がラッチするタイミングを作るが、当然小数部も存
在し、ラッチしたとき、位相誤差の無い入力エッジは、
エッジ有無信号としては中央位置に取り込まれ、エッジ
位置信号は、ラッチタイミングを作る数値の小数部の位
置に一致する。これの具体例を図９に示す。この図９の
具体例では、図示を簡略化するために、整数部を３ビッ
ト、小数部を３ビットとし、再生クロックの１周期長Ｔ
_RCを、１００．０１１としている。On the other hand, the timing of latching is calculated in more detail rather than in bit units. That is, the reproduction clock cycle T _RC is, for example, 5T in the master clock cycle T _MC.
It is not a value represented by an integral multiple, such as _MC or 6T _MC , but a value with a fractional part. This is integrated, and the integer part of the integration result makes the latch timing, but naturally there is also the decimal part, and when latched, the input edge with no phase error is
The edge presence / absence signal is fetched at the central position, and the edge position signal coincides with the position of the fractional part of the numerical value forming the latch timing. A specific example of this is shown in FIG. In the concrete example of FIG. 9, in order to simplify the illustration, the integer part is 3 bits, the decimal part is 3 bits, and one cycle length T of the reproduction clock is set.
_RC is set to 100.011.

【００４８】従って、先に求めたエッジの位置を表す数
値から、ラッチのタイミングを作る数値の小数部を引く
ことで、エッジが本来無くてはいけない時刻からどの程
度ずれていたかがわかる。引く値が小数部だけでよいの
は、整数部はラッチのタイミングを決めるために使わ
れ、ラッチされたエッジのマスタクロック単位の信号の
位置は誤差０のとき中央にくるように調整される段階で
既に引かれているのと等価だからである。このようにし
て、入力されたエッジ位置信号の持つ精度（マスタクロ
ックより十分に高い精度）でエッジの位相誤差を求める
ことができる。Therefore, by subtracting the decimal part of the numerical value for making the latch timing from the numerical value representing the edge position obtained previously, it is possible to know how much the edge deviates from the essential time. Only a fractional part needs to be subtracted because the integer part is used to determine the timing of the latch, and the position of the signal in master clock units of the latched edge is adjusted to the center when the error is 0. Because it is equivalent to already drawn in. In this way, the edge phase error can be obtained with the accuracy of the input edge position signal (precision sufficiently higher than the master clock).

【００４９】以上の動作をまとめると、上記エッジ検出
信号ＥＤの入力されたシフトレジスタ５１からの出力
は、上記ウィンドウ回路５２を介して再生クロック周期
イネーブル信号RCＥ毎にラッチ回路５３にラッチされ、
それとは別に、このシフトレジスタ出力にエッジ検出フ
ラグが立ったビットに対応するエッジ位置信号ＥＰがシ
フトレジスタ５６からセレクタ５７を介して選択され
て、当該ラッチ回路５３に同様にラッチされる。なお、
再生クロック周期イネーブル信号RCＥは、位相同期回路
内部で計算された「本来あるべきエッジ位置」に応じて
発生するイネーブル信号である。ラッチ回路５３に取り
込まれた上記シフトレジスタ５１からの出力は、もしＰ
ＬＬがロックしていて入力エッジが丁度（ジャスト）の
タイミングである（上記「本来あるべき位置」と同じ位
置にある）場合に、必ず中心のビット（例えば９ビット
シフトレジスタの５ビット目）に立つようになってい
る。ラッチ回路５３からの出力を受けるデコーダ５４で
は、上記中心の位置を０として、それから早い（右側）
ビットにずれるに従って−１、−２、・・・のように負
側に数値が増え、遅い（左側）ビットにずれるに従って
＋１、＋２、・・・のように正側に数値が増えるような
値を出力する。このデコーダ５４では、さらに上記ウィ
ンドウ内のいずれかのビットにエッジ検出フラグがあっ
たか否かのウィンドウ内エッジ有無検出結果も出力す
る。そして、エッジのビット位置の値に、同時にラッチ
回路５３にラッチされた上記エッジ位置信号の値を小数
点以下に付け足すことにより、正確な入力エッジ位置を
得ている。この数字は、上記中央のビットの時間内の先
頭が０．０となる。この数字から、上記「本来あるべき
エッジ位置」を引く（ただし整数部は０だから小数部だ
け引く）と、入力エッジの誤差が高い精度で求められ
る。この誤差量を適当なループゲインにするために適当
に減衰、例えば１／４回路５８で１／４に減衰して誤差
補正信号を作り、「本来あるべきエッジの位置」を計算
するループに加えることで位相制御をする。このように
すれば、エッジの誤差量が正確なので、位相制御の反応
が鈍かったり過敏だったりすることがなくなる。To summarize the above operation, the output from the shift register 51 to which the edge detection signal ED is input is latched by the latch circuit 53 for each reproduction clock cycle enable signal RCE via the window circuit 52,
Separately from this, the edge position signal EP corresponding to the bit for which the edge detection flag is set in the output of the shift register is selected from the shift register 56 via the selector 57 and is similarly latched in the latch circuit 53. In addition,
The reproduction clock cycle enable signal RCE is an enable signal generated in accordance with the “intended edge position” calculated inside the phase synchronization circuit. If the output from the shift register 51 fetched by the latch circuit 53 is P
If the LL is locked and the input edge is just (just) the timing (at the same position as the "proper position" above), be sure to select the center bit (for example, the 5th bit of the 9-bit shift register). I'm supposed to stand. In the decoder 54 which receives the output from the latch circuit 53, the center position is set to 0, and then it is early (right side).
Values that increase toward the negative side, such as -1, -2, ..., as the bits shift, and values that increase toward the positive side, such as +1, +2, ..., as the bits shift to the slower (left) bit Is output. The decoder 54 also outputs the in-window edge presence / absence detection result indicating whether or not any bit in the window has an edge detection flag. Then, the value of the edge position signal simultaneously latched by the latch circuit 53 is added to the value of the edge bit position below the decimal point to obtain an accurate input edge position. This number is 0.0 at the beginning of the central bit in time. From this number, if the above-mentioned “originally desired edge position” is subtracted (however, since the integer part is 0, only the decimal part is subtracted), the error of the input edge can be obtained with high accuracy. This error amount is appropriately attenuated to obtain an appropriate loop gain, for example, attenuated to 1/4 by the 1/4 circuit 58 to create an error correction signal, and added to the loop for calculating the "ideal edge position". This controls the phase. In this way, the error amount of the edge is accurate, so that the reaction of the phase control does not become dull or sensitive.

【００５０】上記エッジ位置信号ＥＰを用いることによ
るもう１つの利点である正確なウィンドウ境界の計算に
ついて、以下説明する。Another advantage of using the edge position signal EP, which is the calculation of the accurate window boundary, will be described below.

【００５１】図７の端子１６に供給された上記エッジ検
出信号ＥＤは、上記例えば９ビットのシフトレジスタ５
１に入力されて時刻順に９ビットの並列出力とされて、
再生クロック１周期長ウィンドウ回路５２を介して再生
クロック周期ラッチ回路５３に送られる。シフトレジス
タ５１からの９ビット並列出力は、ＰＬＬがロックして
いて入力エッジの位相誤差も０の場合、所定位置（通常
中心位置）の出力ビットにエッジ有り信号が立つタイミ
ングでラッチされる。ラッチする間隔は再生クロックＲ
CKの周期Ｔ_RCである。再生クロック周期Ｔ_RC毎にラッチ
するわけであるから、次の取り込みまでにシフトレジス
タ５１は該再生クロック周期Ｔ_RC分だけしか進まないの
で、出力を全ビット（９ビット）取り込んでいると、ラ
ッチ回路５３に１度取り込まれたエッジが次の取り込み
でも再度取り込まれ、１つのエッジが２回カウントされ
ることが起こる。これを避けるために、再生クロック１
周期長ウィンドウ回路５２をシフトレジスタ５１とラッ
チ回路５３との間に挿入配置し、シフトレジスタ５１の
所定のビットを中心として±１／２再生クロック周期
（±Ｔ_RC／２）分に相当するビットの出力のみを通し、
その外は通さないようにしている。The edge detection signal ED supplied to the terminal 16 in FIG. 7 is supplied to the shift register 5 of 9 bits, for example.
It is input to 1 and it becomes a 9-bit parallel output in order of time,
It is sent to the reproduction clock cycle latch circuit 53 through the reproduction clock 1 cycle length window circuit 52. The 9-bit parallel output from the shift register 51 is latched at the timing at which the edge presence signal is output to the output bit at a predetermined position (normal center position) when the PLL is locked and the phase error of the input edge is 0. The latching interval is the reproduction clock R
It is the cycle T _RC of CK. Since it is not latched at every reproducing clock period T _RC, since the shift register 51 until the next fetching only travels regeneration clock period T _RC content only when the output is capturing all bits (9 bits), the latch An edge once captured in the circuit 53 is again captured in the next acquisition, and one edge is counted twice. To avoid this, play clock 1
A period length window circuit 52 is inserted and arranged between the shift register 51 and the latch circuit 53, and a bit corresponding to ± 1/2 reproduction clock period (± T _RC / 2) is centered around a predetermined bit of the shift register 51. Through the output of
I try not to pass it outside.

【００５２】上記ラッチするタイミングの信号は、位相
同期回路（の比較器７１）から再生クロック周期イネー
ブル信号RCＥとして得られるが、この再生クロック周期
イネーブル信号RCＥは、上記マスタクロック周期Ｔ_MC単
位ではなく、マスタクロック周期Ｔ_MC内の位置まで上記
測定単位時間τ_UNの単位で細かく得られる。これは、再
生クロック周期Ｔ_RCが、マスタクロック周期Ｔ_MCを１と
したとき、小数点以下を持つ数値で得られるからであ
り、また位相補正信号も小数点以下の小さな単位で再生
クロックＲCKを動かすからである。従って、次にラッチ
する入力エッジ有無信号が誤差無しの場合、所定の（中
心の）ビットに取り込まれるが、さらにそのエッジのマ
スタクロック内の位置まで予想しているのであり、それ
が本来あるべき（位相誤差０の）エッジの位置となる。The signal of the latching timing is obtained as the reproduction clock cycle enable signal RCE from (the comparator 71 of) the phase synchronization circuit. This reproduction clock cycle enable signal RCE is not the unit of the master clock cycle T _MC. , Is finely obtained in the unit of the measurement unit time τ _UN up to the position within the master clock cycle T _MC . This is because the reproduction clock cycle T _RC is obtained by a numerical value having a decimal point when the master clock cycle T _{MC is set} to 1, and the phase correction signal also moves the reproduction clock RCK in small units after the decimal point. Is. Therefore, if there is no error in the input edge presence / absence signal to be latched next, it is taken in to a predetermined (center) bit, but since that edge is also predicted to the position within the master clock, it should be as it should be. It is the edge position (with no phase error).

【００５３】再生クロック１周期長ウィンドウ回路５２
におけるウィンドウの境界は、その本来あるべきエッジ
位置から±１／２再生クロック周期（±Ｔ_RC／２）のと
ころにある。図７の左側の境界は１／２再生クロック周
期（Ｔ_RC／２）を加えて作るが、右側の境界は前回のラ
ッチの左側の境界が前回のラッチと今回のラッチとのビ
ット数の差の分だけシフトした場所を使うことができ
る。また右側の境界は、前回のラッチの際ウィンドウを
通過したビットについて、シフトレジスタをシフトする
信号を、エッジ無しの極性に統一する（エッジを消して
しまう）ことで、省略することができる。Regenerated clock 1 cycle length window circuit 52
The boundary of the window in is at ± 1/2 reproduction clock period (± T _RC / 2) from its original edge position. The left boundary of FIG. 7 is created by adding 1/2 reproduction clock cycle (T _RC / 2), but the right boundary is the left boundary of the previous latch and the difference in the number of bits between the previous latch and this latch. You can use the place shifted by the amount of. In addition, the right boundary can be omitted by unifying the signal that shifts the shift register with respect to the bit that has passed through the window at the time of the previous latch (the edge is erased).

【００５４】１／２再生クロックを加えた結果が丁度境
界に当たるビットをウィンドウ内に含めるか否かについ
て、四捨五入で決めることも考えられるが、本実施例で
は、境界の位置するビットはそのエッジ位置信号ＥＰで
入力エッジの位置を見て、境界値の小数部より小さい時
はウィンドウに含め、大きい時はそのビットはウィンド
ウ外として次のラッチの時取り込むように次回に回して
いる。こうして、ウィンドウは、エッジ位置信号の持つ
精度と同じ精度で求められる。It may be possible to determine by rounding off whether or not the result of adding 1/2 reproduction clock just includes the bit that hits the boundary in the window, but in the present embodiment, the bit at the boundary is the edge position. Looking at the position of the input edge with the signal EP, when it is smaller than the decimal part of the boundary value, it is included in the window, and when it is larger, the bit is turned out of the window and it is rotated next time to be taken in at the next latch. Thus, the window is obtained with the same accuracy as the edge position signal has.

【００５５】図１０、図１１は、上述したようなウィン
ドウ範囲を計算するためのウィンドウジェネレータ６７
の具体例を示すブロック回路図及びその動作を説明する
ための説明図である。先ず図１０の加算器６６には、上
記図７と共に説明したように、上記１／２回路６５から
ラッチ回路６３を介して得られた再生クロック半周期Ｔ
_RC／２を示すデータＸ_A と、加算器６４からの９ビット
出力の内の下位６ビットの上記中央ビット内のあるべき
エッジ位置を表すデータＸ_B とが供給されている。これ
らの加算結果の９ビットの内、上位３ビットのデータＸ
_C が、上記境界のあるビットを示す情報であり、下位６
ビットのデータＸ_D が、この境界ビット内の境界の位置
を示す情報である。これらの各データ値Ｘ_A 〜Ｘ_D を図
１１内に示している。10 and 11 show the window generator 67 for calculating the window range as described above.
3 is a block circuit diagram showing a specific example of FIG. 4 and an explanatory diagram for explaining the operation thereof. First, in the adder 66 of FIG. 10, as described with reference to FIG. 7, the reproduction clock half cycle T obtained from the 1/2 circuit 65 via the latch circuit 63 is described.
And data X _A indicating the _RC / 2, and the data X _B representing a certain should edge position of the 9-bit output within the central bit of the lower 6 bits of the from the adder 64 is supplied. Of the 9 bits of these addition results, the upper 3 bits of data X
_C is the information indicating the bit with the boundary, and the lower 6
The bit data X _D is information indicating the position of the boundary within this boundary bit. Each of these data values X _A to X _D is shown in Figure 11.

【００５６】図１０のシフトレジスタ５６の中心位置
（ＪＵＳＴ）から時間的に遅い左側の４つの６ビットパ
ラレル出力がそれぞれ比較器６８ａ、６８ｂ、６８ｃ、
６８ｄに送られている。これらの比較器６８ａ、６８
ｂ、６８ｃ、６８ｄにおいて、加算器６６からの９ビッ
ト出力の内の下位６ビット出力、すなわち上記境界ビッ
ト内の境界の位置を示すデータＸ_D とそれぞれ比較さ
れ、Ｘ_D の方が大きいときに“Ｈ”（ハイレベル、又は
“１”）が出力される。加算器６６の上位３ビット出力
である上記境界のあるビットを示すデータＸ_C は、デコ
ーダ６８ｅに送られ、このデータＸ_C が１以上のときア
ンドゲート６９ａに、Ｘ_C が２以上のときアンドゲート
６９ｂ及びオアゲート６９ｅに、Ｘ_C が３以上のときア
ンドゲート６９ｃ及びオアゲート６９ｆに、Ｘ_C が４の
ときアンドゲート６９ｄ及びオアゲート６９ｇにそれぞ
れ“Ｈ”が送られる。比較器６８ａからの出力はオアゲ
ート６９ｅを介してアンドゲート６９ａに送られ、比較
器６８ｂからの出力はオアゲート６９ｆを介してアンド
ゲート６９ｂに送られ、比較器６８ｃからの出力はオア
ゲート６９ｇを介してアンドゲート６９ｃに送られ、比
較器６８ｄからの出力は直接アンドゲート６９ｄに送ら
れている。これらのアンドゲート６９ａ〜６９ｄからの
出力が、ウィンドウ信号Ｗ１〜Ｗ４として取り出され、
上記図７の再生クロック１周期長ウィンドウ回路５２に
送られる。Four 6-bit parallel outputs on the left side which are later in time from the center position (JUST) of the shift register 56 in FIG. 10 are respectively comparators 68a, 68b, 68c ,.
68d. These comparators 68a, 68
In b, 68c, and 68d, the lower 6-bit output of the 9-bit output from the adder 66, that is, the data X _D indicating the position of the boundary within the boundary bit is compared with each other, and when X _D is larger, "H" (high level or "1") is output. Data X _C indicating a bit with the boundary which is the upper 3-bit output of the adder 66 is sent to the decoder 68e, the data X _C is 1 or more when the AND gate 69a, when X _C is 2 or more and "H" is sent to the gate 69b and the OR gate 69e, and to the AND gate 69c and the OR gate 69f when X _C is 3 or more, and to the AND gate 69d and the OR gate 69g when X _C is 4. The output from the comparator 68a is sent to the AND gate 69a via the OR gate 69e, the output from the comparator 68b is sent to the AND gate 69b via the OR gate 69f, and the output from the comparator 68c is sent via the OR gate 69g. It is sent to the AND gate 69c, and the output from the comparator 68d is sent directly to the AND gate 69d. The outputs from the AND gates 69a to 69d are taken out as window signals W1 to W4,
It is sent to the reproduction clock 1 cycle length window circuit 52 of FIG.

【００５７】図１１において、前回のあるべきエッジ位
置が入力エッジ情報列の点ｐ２にあるとき、前回ラッチ
される対象の９ビットは、この点ｐ２を含むビット（セ
ンタビット）から前後に４ビットずつの点ｐ１から点ｐ
５までの範囲となる。このとき、ウィンドウの左側（時
間的に遅い未来側）の境界は、上記センタビットのある
べきエッジ位置（点ｐ２）に上記再生クロック半周期デ
ータＸ_A 分を加算して作ることにより、図１１の点ｐ４
が得られる。なお、右側の境界は、さらに前回（前々
回）の左側の境界をそのまま使用すればよい。ここで、
今回のエッジのあるべき位置は、上記点ｐ２からほぼ再
生クロック周期Ｔ_RC、すなわち上記半周期データＸ_A の
２倍だけ加算した点ｐ７となり、この点ｐ７のあるビッ
トをセンタとして、今回ラッチされる対象の９ビット
は、点ｐ３から点ｐ９までの範囲となる。この今回のエ
ッジのあるべき位置（点ｐ７）から左側（未来側）に上
記半周期データＸ_A を加算した点ｐ８が左側の境界の位
置となる。右側の境界の位置は上記前回の左側の境界で
ある点ｐ４を使えばよい。In FIG. 11, when the previous desired edge position is at the point p2 of the input edge information sequence, the 9 bits to be latched last time are 4 bits before and after the bit (center bit) including this point p2. Point p1 to point p
The range is up to 5. At this time, the boundary on the left side of the window (future side which is later in time) is created by adding the reproduced clock half-cycle data X _A to the edge position (point p2) where the center bit should be. Point p4
Is obtained. It should be noted that as the right boundary, the previous (previously before) left boundary may be used as it is. here,
The position where the edge should be at this time is almost the reproduction clock cycle T _RC from the point p2, that is, the point p7 obtained by adding twice the half cycle data X _A , and is latched this time with the bit at the point p7 as the center. The target 9 bits are the range from point p3 to point p9. The point p8 obtained by adding the half-cycle data X _A to the left side (future side) from the position (point p7) where the edge should be this time is the position of the left boundary. For the position of the right boundary, the point p4, which is the previous left boundary, may be used.

【００５８】このような上記境界に当たるビットをウィ
ンドウ内に含めるか否かは、例えば四捨五入で決めると
精度が出せないわけであるが、本発明の実施例において
は、境界に当たるビットの上記エッジ位置信号と、上述
のようにして計算された境界のビット内での位置（小数
点以下の成分）とを比較し、エッジが境界より内側にあ
ればそのビットをエインドウ内に含め、外側ならウィン
ドウ外として次のタイミングで取り込むようにしてい
る。なお、境界のビットにエッジが無く、エッジ位置信
号がでたらめな値であっても、エッジが無いのであるか
ら境界のビットがウィンドウ内となるか否かは意味のな
いことであり、境界のビットにエッジがある場合にのみ
有効なものである。実際の再生しんごうのランダムエラ
ーは、ピークシフト現象によりエッジがずれ、それにノ
イズがずれを拡大する方向に乗ったときに、エッジを１
再生クロック周期Ｔ_RC分ずれた位置に検出してしまうた
めに起こるケースがほとんどである。従ってウィンドウ
の境界の正確さによりエラーレートが改善される。Whether or not such a bit corresponding to the boundary is included in the window cannot be accurately determined by, for example, rounding. However, in the embodiment of the present invention, the edge position signal of the bit corresponding to the boundary is determined. And the position within the bit of the boundary calculated as described above (components after the decimal point) are compared. If the edge is inside the boundary, the bit is included in the window, and if it is outside, it is regarded as outside the window. I am trying to capture at the timing of. Even if the boundary bit does not have an edge and the edge position signal has a random value, there is no edge, so it does not make sense whether the boundary bit is within the window or not. Only valid if there is an edge at. The random error of the actual reproduction Shingo is 1 when the edge shifts due to the peak shift phenomenon, and when the noise gets in the direction of expanding the shift
In most cases, the detection occurs at a position shifted by the reproduction clock period T _RC . Therefore, the accuracy of the window boundaries improves the error rate.

【００５９】また、上記右側の境界は、前回のラッチの
際にウィンドウを通過したビットについて、シフトレジ
スタをシフトする信号を、エッジ無しの極性に統一する
ことにより、すなわちエッジを消してしまうことによ
り、省略することができる。このための具体的な構成例
を図１２に示す。この図１２において、ウィンドウ回路
５２を通過してラッチ回路５３にラッチされたエッジ検
出信号は、シフトレジスタ５１の次段には０にクリアさ
れて（エッジが無い状態とされて）伝わる。１度ラッチ
されたエッジ有り信号は、シフトレジスタ５１でそれ以
上伝わらないから、センタより右側のウィンドウ回路構
成を省略できる。The right boundary is obtained by unifying the polarity of the signal that shifts the shift register with respect to the bit that passed through the window at the time of the previous latch, that is, by eliminating the edge. , Can be omitted. A specific configuration example for this purpose is shown in FIG. In FIG. 12, the edge detection signal that has passed through the window circuit 52 and is latched by the latch circuit 53 is transmitted to the next stage of the shift register 51 after being cleared to 0 (with no edge). The once-latched signal with an edge is not transmitted to the shift register 51 any more, so that the window circuit configuration on the right side of the center can be omitted.

【００６０】このようにして精度の良いウィンドウが作
れるから、入力のエッジを正しいタイミングの再生クロ
ックと位相比較ができる。すなわち、タイミング的に正
しい再生クロックに対応したエッジと見なせ、ビットシ
フトによりＰＬＬで作り出す信号エラーが少なくなる。Since a window with high accuracy can be created in this way, the phase of the input edge can be compared with that of the recovered clock at the correct timing. That is, it can be regarded as an edge corresponding to a reproduction clock that is correct in terms of timing, and the signal error generated by the PLL due to the bit shift is reduced.

【００６１】再び図７に戻って、減算器５５にて求めら
れた高精度の入力エッジの誤差量が１／４回路５８で１
／４に減衰されることで適当なループゲインとされて誤
差補正信号となり、フリップフロップ回路部５９を介し
て加算器６４に送られている。この加算器６４は、加算
器６２、ラッチ回路６３と共にＰＬＬの心臓ともなるル
ープを構成しており、加算器６２には再生クロック１周
期Ｔ_RCが、加算器６４には上記正確な誤差補正量がそれ
ぞれ加えられる。ラッチ回路６３は、再生クロック周期
イネーブル信号RCＥをイネーブル信号としたフリップフ
ロップで、再生クロック周期Ｔ_RC毎にデータを取り入れ
る。もし上記誤差補正量が常に０の場合には、このルー
プ内での数字は再生クロック周期Ｔ_RCの１周期分ずつ増
えていくだけである。Returning to FIG. 7 again, the error amount of the high-precision input edge obtained by the subtractor 55 is 1/4 in the 1/4 circuit 58.
When it is attenuated to / 4, it is set as an appropriate loop gain and becomes an error correction signal, which is sent to the adder 64 via the flip-flop circuit section 59. The adder 64 constitutes a loop that serves as the heart of the PLL together with the adder 62 and the latch circuit 63. One cycle T _{RC of the} reproduced clock is added to the adder 62 and the correct error correction amount is added to the adder 64. Are added respectively. The latch circuit 63 is a flip-flop which uses the reproduction clock cycle enable signal RCE as an enable signal, and takes in data at every reproduction clock cycle T _RC . If the error correction amount is always 0, the number in this loop only increases by one cycle of the reproduction clock cycle T _RC .

【００６２】一方、マスタクロックＭCK毎にカウントア
ップする例えば３ビットのカウンタ７２が設けられてお
り、これが時間のものさしとなる。このカウンタ７２か
らの出力が上記ループからの出力値（９ビット）のビッ
ト単位量（上位３ビットの上記整数部）と一致したとき
に、比較器７１から再生クロック周期イネーブル信号RC
Ｅを出力し、上記エッジ検出信号ＥＤのシフトレジスタ
５１の出力信号等を取り込んだり、上記ループ内の数値
を再生クロック１周期長分増加したものに更新したりす
る。ここで更新された上記ループ内の数値（加算器６４
からの出力値）は、次に再生クロック周期イネーブル信
号を出力すべき時刻の値になっており、カウンタ７２の
カウント値がその値になったとき比較器７１が次の再生
クロック周期イネーブル信号RCＥを出力する。On the other hand, there is provided, for example, a 3-bit counter 72 that counts up every master clock MCK, which serves as a measure of time. When the output from the counter 72 matches the bit unit amount of the output value (9 bits) from the loop (the above integer part of the upper 3 bits), the comparator 71 outputs the reproduction clock cycle enable signal RC.
E is output to take in the output signal of the shift register 51 of the edge detection signal ED or the like, or to update the numerical value in the loop to the one increased by one cycle length of the reproduction clock. The value in the loop updated here (adder 64
Is the value at the time when the next reproduction clock cycle enable signal should be output. When the count value of the counter 72 reaches that value, the comparator 71 causes the next reproduction clock cycle enable signal RCE. Is output.

【００６３】上記ループの数値は、「本来エッジのある
べき位置」を示す値でもある。すなわち、上記ループの
加算器６４からの出力９ビットの内、上位３ビットの整
数部は、上記再生クロック周期イネーブル信号RCＥを出
力する時刻をコントロールすることで、ジャストの入力
エッジがシフトレジスタ５１の中央に出たときに取り込
むタイミングとなり、下位６ビットの小数部は入力エッ
ジの位置の値から減ずることで誤差量を求めるのに使わ
れる。ウィンドウジェネレータ６７では、上記ループの
数値に再生クロック半周期分が加えられ、整数部はビッ
ト単位のウィンドウ境界を、小数部はビット内の詳しい
境界値を示すことになる。The numerical value of the loop is also a value indicating "the position where the edge should originally be". That is, of the 9 bits output from the adder 64 of the loop, the integer part of the upper 3 bits controls the time at which the reproduction clock cycle enable signal RCE is output, so that the input edge of the just register is the shift register 51. When it comes to the center, it becomes the timing of fetching, and the decimal part of the lower 6 bits is used to obtain the error amount by subtracting from the value of the position of the input edge. In the window generator 67, the number of the reproduction clock half cycle is added to the numerical value of the loop, the integer part indicates the bit-wise window boundary, and the decimal part indicates the detailed boundary value in the bit.

【００６４】最終的な再生クロックＲCKは、上記再生ク
ロック周期イネーブル信号RCＥを上記マスタクロックＭ
CKでたたいて作っている。すなわち、マスタクロックＭ
CKがクロックとされるフリップフロップ７４に再生クロ
ック周期イネーブル信号RCＥを送ることで、このフリッ
プフロップ７４からマスタクロックＭCKに同期のとられ
た再生クロック出力ＲCKを得ている。またデータ出力と
しては、上記エッジ位置整数部デコーダ５４からのウィ
ンドウ内エッジ有無検出信号を再生クロック周期イネー
ブル信号RCＥを上記マスタクロックＭCKでたたいて作っ
ている。このアンドゲート７６からの出力を、フリップ
フロップ７７、７８を介して、整形ＲＦ出力信号RF_out
として端子７９より取り出している。As a final reproduction clock RCK, the reproduction clock cycle enable signal RCE is used as the master clock M.
I'm hitting with CK. That is, the master clock M
By transmitting the reproduction clock cycle enable signal RCE to the flip-flop 74 whose clock is CK, the reproduction clock output RCK synchronized with the master clock MCK is obtained from the flip-flop 74. Further, as the data output, the in-window edge presence / absence detection signal from the edge position integer part decoder 54 is produced by hitting the reproduction clock cycle enable signal RCE with the master clock MCK. The output from the AND gate 76 is shaped RF output signal RF _out via the flip-flops 77 and 78.
Is taken out from the terminal 79.

【００６５】次に、上記端子６１に供給する再生クロッ
ク１周期長データ（Ｔ_RC）を得るための再生クロック１
周期長測定回路の一具体例について、図１３を参照しな
がら説明する。Next, the reproduction clock 1 for obtaining the reproduction clock 1 cycle length data (T _RC ) to be supplied to the terminal 61.
A specific example of the cycle length measuring circuit will be described with reference to FIG.

【００６６】図１３において、端子１２からのマスタク
ロックＭCKは、６ビットカウンタ８１、１０ビットカウ
ンタ８２、及び１０ビットラッチ回路８３の各クロック
入力端子にそれぞれ送られている。端子７３からの上記
再生クロック周期イネーブル信号RCＥが６ビットカウン
タ８１のイネーブル端子に送られ、６ビットカウンタ８
１からのカウント出力が１０ビットカウンタ８２のロー
ド端子及び１０ビットラッチ回路８３のイネーブル端子
にそれぞれ送られている。１０ビットカウンタ８２のデ
ータ入力端子には常に“１”が供給されている。１０ビ
ットカウンタ８２からの出力は１０ビットラッチ回路８
３を介し、比較器８４及びセレクタ８５にそれぞれ送ら
れている。比較器８４には、定数発生器８６、８７から
の比較最小（下限）値となる定数Ｋ₁ 、最大（上限）値
となる定数Ｋ₂ がそれぞれ送られており、これらの範囲
内にあるか否かの比較出力がセレクタ８５に送られる。
セレクタ８５は、上記１０ビットラッチ回路８３からの
出力と、定数発生器８８からの定数Ｋ₃ とを、上記比較
器８４からの出力に応じて切換選択し、端子６１に再生
クロック１周期長データ（Ｔ_RC）として送る。In FIG. 13, the master clock MCK from the terminal 12 is sent to each clock input terminal of the 6-bit counter 81, the 10-bit counter 82, and the 10-bit latch circuit 83. The reproduction clock cycle enable signal RCE from the terminal 73 is sent to the enable terminal of the 6-bit counter 81, and the 6-bit counter 8
The count output from 1 is sent to the load terminal of the 10-bit counter 82 and the enable terminal of the 10-bit latch circuit 83, respectively. "1" is always supplied to the data input terminal of the 10-bit counter 82. The output from the 10-bit counter 82 is the 10-bit latch circuit 8
3 to the comparator 84 and the selector 85, respectively. The comparator 84 is supplied with a constant K _{1 which} is a minimum (lower limit) value and a constant K _{2 which} is a maximum (upper limit) value from the constant generators 86 and 87, and is it within these ranges? The comparison output indicating whether or not it is sent to the selector 85.
The selector 85 switches and selects the output from the 10-bit latch circuit 83 and the constant K ₃ from the constant generator 88 according to the output from the comparator 84, and outputs the reproduction clock 1 cycle length data to the terminal 61. Send as (T _RC ).

【００６７】次に動作を説明する。再生クロック１周期
長データ（Ｔ_RC）は、マスタクロック周期Ｔ_RCを１とし
た数字で表される。再生クロック１周期だけで見ると、
その中のマスタクロックの数は多くないので精度の高い
測定はできない。そこで、再生クロックの複数個、好ま
しくは２ⁿ （ｎは２以上の整数）個の中に入るマスタク
ロックの数をカウントし、その値を２ⁿ で割る。２ⁿ で
割るには、ｎビットシフトすればよく、容易に精度の高
い測定が行える。Next, the operation will be described. The reproduction clock 1 cycle length data (T _RC ) is represented by a number with the master clock cycle T _RC being 1. Looking at only one cycle of the reproduction clock,
Since the number of master clocks in it is not large, accurate measurement cannot be performed. Therefore, the number of master clocks included in a plurality of reproduction clocks, preferably 2 ⁿ (n is an integer of 2 or more), is counted and the value is divided by 2 ⁿ . To divide by 2 ⁿ , it suffices to shift by n bits, and highly accurate measurement can be easily performed.

【００６８】その値をそのまま再生クロック１周期長と
せず、ロックレンジに入っているか否かをチェックす
る。すなわち、比較器８４において予め設定された周期
の下限値Ｋ₁ 、上限値Ｋ₂ と比較し、これらの値Ｋ₁ 〜
Ｋ₂ の範囲に入っていれば、セレクタ８５により１０ビ
ットラッチ回路８３からの出力を選択するようにし、範
囲外であれば、定数発生器８８からの予め設定されたセ
ンタ周期の値Ｋ₃ を測定値に代えて再生クロック１周期
長データとして選択し出力している。ロックレンジを制
限していないと、ロックするまでの時間が長くかかった
り、いわゆる疑似ロックが起こり易くなる等の弊害があ
るからである。なお、再生クロック１周期長測定回路の
具体例は、上記図１３の例に限定されないことは勿論で
ある。The value is not directly set as one cycle length of the reproduction clock, and it is checked whether or not it is within the lock range. That is, in the comparator 84, the lower limit value K ₁ and the upper limit value K ₂ of the preset cycle are compared, and these values K ₁ to
If it is in the range of K ₂ , the output from the 10-bit latch circuit 83 is selected by the selector 85, and if it is out of the range, the preset center cycle value K ₃ from the constant generator 88 is set. Instead of the measured value, it is selected and output as one cycle length data of the reproduced clock. This is because if the lock range is not limited, there are problems that it takes a long time to lock and that so-called pseudo lock easily occurs. Needless to say, a specific example of the reproduction clock 1 cycle length measuring circuit is not limited to the example shown in FIG.

【００６９】ところで、上記図１に戻って、入力エッジ
で取り込んだリングオシレータ３０の値（上記出力RSの
状態）と、マスタクロックＭCKで取り込んだリングオシ
レータ３０の値との差をとれば入力エッジの位置がわか
るわけであるが、差をとるためには、フリップフロップ
回路部２３により入力エッジで取り込んだ信号をさらに
フリップフロップ回路部２４によりマスタクロックＭCK
で取り込み直してマスタクロック同期信号とする必要が
ある。しかし、マスタクロックで取り込み直す信号はマ
スタクロック非同期の入力エッジのタイミングで変化す
る信号である。このため、運悪くマスタクロック取り込
み直し用フリップフロップ回路部２４のセットアップタ
イムやホールドタイム内においてそのフリップフロップ
回路部２４への入力が変化した場合、変化する前と変化
した後とのいずれの入力を取り込むかが不定となる。こ
のフリップフロップ回路部２４は、上述したようにリン
グオシレータ３０の段数分だけのフリップフロップから
成っているため、ビット毎に新旧のデータが入り混じる
ことになる。By the way, returning to FIG. 1 above, if the difference between the value of the ring oscillator 30 captured at the input edge (state of the output RS) and the value of the ring oscillator 30 captured at the master clock MCK is calculated, the input edge is calculated. However, in order to obtain the difference, the signal fetched at the input edge by the flip-flop circuit section 23 is further fed by the flip-flop circuit section 24 to the master clock MCK.
It is necessary to re-capture and use as the master clock synchronization signal. However, the signal re-acquired by the master clock is a signal that changes at the timing of the input edge asynchronous with the master clock. For this reason, if the input to the flip-flop circuit unit 24 unfortunately changes within the setup time or the hold time of the master clock re-fetch flip-flop circuit unit 24, either the input before the change or the input after the change is input. It is uncertain whether to import. Since the flip-flop circuit section 24 is composed of flip-flops corresponding to the number of stages of the ring oscillator 30 as described above, old and new data are mixed for each bit.

【００７０】すなわち、例えば図１４は、入力ＲＦ信号
RF_inに対して、フリップフロップ回路部２３からの出力
FF₂₃、マスタクロックＭCK、フリップフロップ回路部２
４からの出力FF₂₄をそれぞれ示しており、図中の
“ａ”、“ｂ”、“ｃ”等は上記リングオシレータ３０
の値（状態）を示している。この図１４において、例え
ばフリップフロップ回路部２３がリングオシレータ値
（状態）“ａ”を取り込んでいる間の時刻ｔ₁ でマスタ
クロックＭCKが立ち上がってフリップフロップ回路部２
４が値“ａ”を取り込んでいる。入力信号RF_inの立ち上
がりエッジ時刻ｔ₁₁でフリップフロップ回路部２３はリ
ングオシレータ値“ｂ”を取り込み、これをフリップフ
ロップ回路部２４がマスタクロックＭCKの立ち上がり時
刻ｔ₂ で取り込んでいる。ここで、入力信号RF_inの立ち
下がりエッジ時刻ｔ₁₂の直後の時刻ｔ₃ でマスタクロッ
クＭCKが立ち上がった場合には、時刻ｔ₁₂でのリングオ
シレータ値“ｃ”をフリップフロップ回路部２３が取り
込む間のホールドタイム内においてフリップフロップ回
路部２４による取り込みが行われることになり、時刻ｔ
₃ 以降のフリップフロップ回路部２４からの出力は、上
記値“ｂ”と値“ｃ”とがビット毎に入り混じったもの
となる虞れがある。That is, for example, FIG. 14 shows an input RF signal.
Output from the flip-flop circuit unit 23 _in response to RF _in
FF ₂₃ , master clock MCK, flip-flop circuit section 2
4 shows the output FFs ₂₄ from the ring oscillators 4, and “a”, “b”, “c”, etc. in the figure indicate the ring oscillator 30.
Indicates the value (state) of. In FIG. 14, for example, the master clock MCK rises at time t ₁ while the flip-flop circuit unit 23 is capturing the ring oscillator value (state) “a”, and the flip-flop circuit unit 2
4 captures the value "a". At the rising edge time t ₁₁ of the input signal RF _in , the flip-flop circuit section 23 takes in the ring oscillator value “b”, and the flip-flop circuit section 24 takes in this at the rising time t ₂ of the master clock MCK. Here, when the master clock MCK rises at time t ₃ immediately after the falling edge time t ₁₂ of the input signal RF _in , the flip-flop circuit unit 23 fetches the ring oscillator value “c” at time t _12. The flip-flop circuit section 24 captures the data within the hold time between the time t and
The output from the flip-flop circuit unit 24 after ₃ may be a mixture of the value “b” and the value “c” in each bit.

【００７１】そこで、本発明実施例においては、図１５
に示すような回路構成を用いることで、上記非同期信号
取り込みによる欠点を回避している。この図１５中で、
図１の構成に対して変更した部分は、フリップフロップ
回路部２３と減算器２６との間の構成、及びフリップフ
ロップ１３Ａ、１３Ｂからオアゲート１５Ｃまでの構成
である。他の部分については、上記図１の各部構成と同
じ部分に同じ指示符号を付して説明を省略する。なおリ
ング遅延選択回路３４については、リングオシレータ３
０の素子遅延時間を切換選択するためのものであり、後
で説明する。Therefore, in the embodiment of the present invention, FIG.
By using the circuit configuration as shown in (3), the drawbacks due to the above-mentioned asynchronous signal acquisition are avoided. In FIG. 15,
The parts modified from the configuration of FIG. 1 are the configuration between the flip-flop circuit unit 23 and the subtractor 26, and the configuration from the flip-flops 13A and 13B to the OR gate 15C. With respect to the other parts, the same parts as those in FIG. 1 are designated by the same reference numerals and the description thereof will be omitted. Regarding the ring delay selection circuit 34, the ring oscillator 3
This is for switching and selecting the element delay time of 0, which will be described later.

【００７２】図１５において、フリップフロップ回路部
２３からの出力は、マスタクロックＭCKの立ち上がりで
取り込むフリップフロップ回路部２４Ａ及びマスタクロ
ックＭCKの立ち下がりで取り込むフリップフロップ回路
部２４Ｂにそれぞれ送られている。フリップフロップ回
路部２４Ａからの出力はバイナリ変換回路２５Ａを介
し、またフリップフロップ回路部２４Ｂからの出力はバ
イナリ変換回路２５Ｂを介し、それぞれセレクタ２５Ｃ
に送られる。セレクタ２５Ｃからの出力は減算器２６に
送られ、バイナリ変換回路２８の出力から減算される。
また、入力端子１１からの入力ＲＦ信号RF_inは、マスタ
クロックＭCKの立ち上がりで取り込むフリップフロップ
１３Ａ及びマスタクロックＭCKの立ち下がりで取り込む
フリップフロップ１３Ｂにそれぞれ送られている。フリ
ップフロップ１３Ａからの出力は、フリップフロップ１
４Ａ及び排他的論理和（Ｅｘ−ＯＲ）回路１５Ａに送ら
れ、フリップフロップ１３Ｂからの出力はフリップフロ
ップ１４Ｂに送られている。フリップフロップ１４Ａか
らの出力はＥｘ−ＯＲ回路１５Ｂに送られ、Ｅｘ−ＯＲ
回路１５Ａ、１５Ｂにはフリップフロップ１４Ｂからの
出力がそれぞれ送られている。Ｅｘ−ＯＲ回路１５Ａ、
１５Ｂからの出力は、セレクタ２５Ｃに選択制御信号と
して送られると共に、オアゲート１５Ｃに送られてい
る。オアゲート１５Ｃからの出力は、エッジ検出信号Ｅ
Ｄとして端子１６より取り出される。In FIG. 15, the output from the flip-flop circuit section 23 is sent to the flip-flop circuit section 24A which takes in at the rising edge of the master clock MCK and the flip-flop circuit section 24B which takes in at the falling edge of the master clock MCK. The output from the flip-flop circuit section 24A is passed through the binary conversion circuit 25A, and the output from the flip-flop circuit section 24B is passed through the binary conversion circuit 25B.
Sent to. The output from the selector 25C is sent to the subtractor 26 and subtracted from the output of the binary conversion circuit 28.
Further, the input RF signal RF _in from the input terminal 11 is sent to the flip-flop 13A which is fetched at the rising of the master clock MCK and the flip-flop 13B which is fetched at the falling of the master clock MCK. The output from the flip-flop 13A is the flip-flop 1
4A and the exclusive OR (Ex-OR) circuit 15A, and the output from the flip-flop 13B is sent to the flip-flop 14B. The output from the flip-flop 14A is sent to the Ex-OR circuit 15B, and the Ex-OR circuit
The outputs from the flip-flop 14B are sent to the circuits 15A and 15B, respectively. Ex-OR circuit 15A,
The output from 15B is sent to the selector 25C as a selection control signal and is also sent to the OR gate 15C. The output from the OR gate 15C is the edge detection signal E
It is taken out from the terminal 16 as D.

【００７３】以上のような構成の基本的な考え方は、フ
リップフロップ回路部２３からの入力エッジでのラッチ
出力データについて、マスタクロックＭCKの立ち上がり
で取り込んだ時にエラーとなるタイミングで変化するよ
うなデータは、マスタクロックＭCKの次の立ち下がりで
取り込めばエラーとはならないことを考慮したものであ
る。ここで、単純にマスタクロックＭCKの立ち下がりの
みで取り込むようにすると、立ち下がりで取り込んでエ
ラーとなるタイミングのデータが新たに問題となるか
ら、マスタクロックＭCKの立ち上がりと立ち下がりとの
内のエラーとならない方のタイミングで取り込んだデー
タを選択するようにしている。The basic idea of the above configuration is that the latch output data at the input edge from the flip-flop circuit section 23 is data that changes at the timing when an error occurs when it is fetched at the rising edge of the master clock MCK. In consideration of the fact that an error does not occur if it is fetched at the next falling edge of the master clock MCK. Here, if the data is captured only at the falling edge of the master clock MCK, the timing data that is captured at the falling edge and becomes an error causes a new problem. Therefore, the error between the rising edge and the falling edge of the master clock MCK is I try to select the captured data at the timing of those who do not.

【００７４】すなわち、図１６は図１５の各部の信号の
波形や状態（値）を示すタイムチャートであり、信号FF
₂₃等はフリップフロップ回路部２３等からの出力を示
し、信号EX_15B 等はＥｘ−ＯＲ回路１５Ｂ等からの出力
を示し、信号SL_25C はセレクタ２５Ｃからの出力を示し
ている。この図１６の例においては、入力エッジの立ち
下がり時刻ｔ₁₂の直後の時刻ｔ₀₂にマスタクロックＭCK
が立ち下がっており、入力エッジの立ち上がり時刻ｔ₁₃
の直後の時刻ｔ₄ にマスタクロックＭCKが立ち上がって
いる。That is, FIG. 16 is a time chart showing the waveforms and states (values) of the signals of the respective parts of FIG.
₂₃ such shows an output from the flip-flop circuit 23 or the like, the signal EX _15B, etc. indicates the output from the Ex-OR circuit 15B, etc., the signal SL _25C shows the output from the selector 25C. In the example of FIG. 16, the master clock MCK is generated at time t ₀₂ immediately after the falling time t ₁₂ of the input edge.
Is falling, and the rising time t _{13 of the} input edge
The master clock MCK rises at a time t ₄ immediately after.

【００７５】この図１６に示すような例において、マス
タクロックＭCKが“Ｌ”（ローレベル）となっている区
間、すなわち時刻ｔ₀₁〜ｔ₂ 間、ｔ₀₂〜ｔ₃ 間等に遷移
した入力エッジによるフリップフロップ回路部２３から
のラッチデータ（例えば、時刻ｔ₀₃〜ｔ₄ 間の時刻ｔ₁₃
で立ち上がった入力エッジでフリップフロップ回路部２
３に取り込まれたデータ“ｄ”）については、マスタク
ロックＭCKが立ち上がり（時刻ｔ₄ ）により再ラッチす
ると、入力エッジがマスタクロック立ち上がりの直前に
あった時、フリップフロップ回路部２３のセットアップ
タイム（ホールドタイム）を満たさず正しく取り込めな
いことがあるので、次のマスタクロックＭCKの立ち下が
り（時刻ｔ₀₄）でフリップフロップ回路部２４Ｂに取り
込む。In the example as shown in FIG. 16, the input which has transited to the section in which the master clock MCK is "L" (low level), that is, the time t _{01 to} t _{2, the} time t _{02 to} t _3, etc. Latch data from the flip-flop circuit unit 23 due to an edge (for example, time t ₁₃ between times t _{03 and} t ₄₎
Flip-flop circuit section 2 at the input edge raised by
For the data "d" taken in 3), when the master clock MCK rises again (time t ₄ ) and is re-latched, when the input edge is immediately before the rise of the master clock, the setup time of the flip-flop circuit unit 23 ( Since the hold time) may not be satisfied and the data may not be captured correctly, the data is captured in the flip-flop circuit section 24B at the next falling edge of the master clock MCK (time t ₀₄ ).

【００７６】これとは逆に、マスタクロックＭCKが
“Ｈ”（ハイレベル）となっている区間、すなわち時刻
ｔ₁ 〜ｔ₀₁間、ｔ₂ 〜ｔ₀₂間等に遷移した入力エッジに
よるラッチデータ（例えば、時刻ｔ₂ 〜ｔ₀₂間の時刻ｔ
₁₂で立ち下がった入力エッジでフリップフロップ回路部
２３に取り込まれたデータ“ｃ”）については、マスタ
クロックＭCKが立ち下がり（時刻ｔ₀₂）により再ラッチ
すると、入力エッジがマスタクロック立ち下がりの直前
にあった時、セットアップタイムを満たさず正しく取り
込めないことがあるので、次のマスタクロックＭCKの立
ち上がり（時刻ｔ₃）でフリップフロップ回路部２４Ａ
に取り込む。On the contrary, the latch data by the input edge which transits during the section where the master clock MCK is "H" (high level), that is, between the times t _{1 to} t ₀₁ and t _{2 to} t _02. (For example, time t between time t ₂ and time t _02
With respect to the data "c" fetched by the flip-flop circuit unit 23 at the input edge that fell at ₁₂ , when the master clock MCK falls (time t ₀₂ ) and is re-latched, the input edge is immediately before the fall of the master clock. In such a case, the setup time may not be satisfied and the data may not be fetched correctly. Therefore, the flip-flop circuit section 24A is not activated at the next rise of the master clock MCK (time t ₃ ).
Take in.

【００７７】これらの考え方をまとめると、例えばマス
タクロックＭCKが“Ｌ”の区間の入力エッジによるラッ
チデータは、マスタクロックＭCKが“Ｈ”の区間ねかせ
ておき、次の立ち下がりエッジで再ラッチするというも
のであるから、マスタクロックＭCKが“Ｌ”の区間に入
力エッジがあれば次のマスタクロックＭCKが“Ｈ”の区
間には入力信号のエッジが来ないことが前提である。マ
スタクロック周期Ｔ_MCより再生クロック周期Ｔ_RCの方が
長くなくてはいけないから、入力信号のエッジ間隔は基
本的にマスタクロック周期Ｔ_MCより長い。少なくとも、
マスタクロック周波数／再生クロック周波数の比率が１
より大きければよく、２以上であればこの影響は決定的
なものとはならない。To summarize these ideas, for example, the latch data by the input edge in the section where the master clock MCK is "L" is left in the section where the master clock MCK is "H" and re-latched at the next falling edge. Therefore, if there is an input edge in the section where the master clock MCK is "L", the edge of the input signal does not come in the section where the next master clock MCK is "H". Since the direction of the master clock period T _MC than the playback clock cycle T _RC should not be longer, the edge interval of the input signal is essentially longer than the master clock period T _MC. at least,
The ratio of master clock frequency / reproduced clock frequency is 1
The larger it is, the more important it is, and if it is 2 or more, this effect is not conclusive.

【００７８】ここで、マスタクロック半周期（Ｔ_MC／
２）単位で見て入力エッジが連続（２連続）した場合に
は、例えば次の図１７に示すような回路を用いて両エッ
ジともキャンセルすることができる。この図１７に示す
回路は、図１５の端子１１、１２から端子１６までの構
成に対応する部分のみを示したものであり、各フリップ
フロップ回路からの出力信号等を図１８に示している。Here, the master clock half cycle ( _TMC /
2) When the input edges are continuous (two continuous) in units, both edges can be canceled by using a circuit as shown in FIG. The circuit shown in FIG. 17 shows only the portion corresponding to the configuration from terminals 11 and 12 to terminal 16 of FIG. 15, and FIG. 18 shows the output signals and the like from each flip-flop circuit.

【００７９】これらの図１７及び図１８において、４個
のＥｘ−ＯＲ（排他的論理和）回路９１、９２、９３、
９４の内、Ｅｘ−ＯＲ回路９３が図１５のＥｘ−ＯＲ回
路１５Ａに、Ｅｘ−ＯＲ回路９２が図１５のＥｘ−ＯＲ
回路１５Ｂにそれぞれ対応するものであり、マスタクロ
ック半周期（Ｔ_MC／２）単位でその前後のエッジも見て
いる。アンドゲート９６はＥｘ−ＯＲ回路９１の出力の
否定と、Ｅｘ−ＯＲ回路９２の出力と、Ｅｘ−ＯＲ回路
９３の出力の否定との論理積をとることで、マスタクロ
ックＭCKの“Ｈ”区間内での入力エッジ検出を行い、ア
ンドゲート９６はＥｘ−ＯＲ回路９２の出力の否定と、
Ｅｘ−ＯＲ回路９３の出力と、Ｅｘ−ＯＲ回路９４の出
力の否定との論理積をとることで、“Ｌ”区間内でのエ
ッジ検出を行っている。このようにすると、エッジがあ
った半周期区間の前後の区間にエッジが無いときのみ、
エッジ検出信号ＥＤが立つ。17 and 18, four Ex-OR (exclusive OR) circuits 91, 92, 93,
Of the 94, the Ex-OR circuit 93 is the Ex-OR circuit 15A of FIG. 15, and the Ex-OR circuit 92 is the Ex-OR circuit of FIG.
Each of them corresponds to the circuit 15B, and the edges before and after the master clock half cycle ( _TMC / 2) are also seen. The AND gate 96 takes the logical product of the negation of the output of the Ex-OR circuit 91, the output of the Ex-OR circuit 92, and the negation of the output of the Ex-OR circuit 93, and thus the "H" section of the master clock MCK. The AND gate 96 detects the input edge in the inside, and the AND gate 96 negates the output of the Ex-OR circuit 92,
Edge detection is performed in the “L” section by taking the logical product of the output of the Ex-OR circuit 93 and the negation of the output of the Ex-OR circuit 94. In this way, only when there is no edge in the section before and after the half cycle section where the edge was,
The edge detection signal ED rises.

【００８０】次に、図１５のリング遅延選択回路３４に
ついて説明する。上述したように、リングオシレータ３
０をディジタルＰＬＬに応用すると、精度良い入力エッ
ジ時刻の計測が可能となり、低い周波数のマスタクロッ
クで済むという利点がある。しかし、このリングオシレ
ータは、反転ゲート素子の遅延を使用しており、この遅
延が半導体製造プロセスのばらつき、使用電源電圧、使
用温度等により大きく変化する。また、ＰＬＬに入力さ
れるディジタル信号のレートが変化すると、その再生ク
ロック変化を回路的な中心周波数の変化で対応するのは
回路の大幅な増加を招くので、マスタクロックを再生ク
ロックと同じような比率で変化させるのが好ましい。こ
こで、ＰＬＬに入力されるディジタル信号のレートの変
化の比率の具体例としては１：８程度が想定されてお
り、このときのマスタクロック周波数の変化の比率は
１：４程度とすることが好ましい。Next, the ring delay selection circuit 34 of FIG. 15 will be described. As described above, the ring oscillator 3
When 0 is applied to the digital PLL, it is possible to measure the input edge time with high accuracy, and there is an advantage that a master clock having a low frequency is sufficient. However, this ring oscillator uses the delay of the inverting gate element, and this delay greatly changes due to variations in the semiconductor manufacturing process, power supply voltage used, temperature used, and the like. Further, when the rate of the digital signal input to the PLL changes, the change in the reproduced clock is dealt with by the change in the circuit center frequency, which causes a large increase in the circuit. Therefore, the master clock is similar to the reproduced clock. It is preferable to change the ratio. Here, a specific example of the rate of change of the rate of the digital signal input to the PLL is assumed to be about 1: 8, and the rate of change of the master clock frequency at this time may be set to about 1: 4. preferable.

【００８１】このように、反転ゲート素子の遅延や、マ
スタクロック周期Ｔ_MCが一定でないシステムにおいて、
マスタクロック周期Ｔ_MCが短いときに十分な分解能を持
つような短いゲート遅延と、マスタクロック周期Ｔ_MCが
長いときにそれでもリングオシレータがマスタクロック
周期Ｔ_MC内に１周しないほど長い１周期時間を持つの
は、リングオシレータの段数が膨大になってしまい現実
的でない。そこで、リングオシレータとして１段当りの
遅延量をステップ的に切り換えられる機能を持つものを
用い、リング遅延量選択回路３４により、マスタクロッ
ク周期Ｔ_MC内にリングオシレータが１周以上しない範囲
で、最も小さな上記１段当りの遅延量を選択するように
している。As described above, in the system in which the delay of the inverting gate element and the master clock cycle T _MC are not constant,
When the master clock period T _MC is short, the gate delay is short enough to have sufficient resolution, and when the master clock period T _MC is long, the ring oscillator has a period time that is long enough that the ring oscillator does not make one revolution within the master clock period T _MC . It is not realistic to have a ring oscillator with a huge number of stages. Therefore, a ring oscillator having a function capable of stepwise switching the delay amount per stage is used, and the ring delay amount selection circuit 34 causes the ring oscillator to be the most within a range where the ring oscillator does not make one or more rounds within the master clock cycle T _MC . A small delay amount for each stage is selected.

【００８２】このようなリングオシレータの遅延量の自
動切換あるいは自動選択について、図１９〜図２１を参
照しながら説明する。図１９は、図１５のリング遅延時
間測定回路３３及びリング遅延選択回路３４の具体例を
示すブロック回路図である。この図１９において、リン
グ遅延時間測定回路３３の入力端子１０１には上記図１
５のリングオシレータ３０（ただし具体的な構成は図２
０のリングオシレータ３０”とするのが好ましい）から
の任意の１素子からの出力信号が供給されており、出力
端子１０９からの例えば１１ビットの測定出力が上記図
１５の乗算器３６に送られている。図２０は、図１９の
リング遅延選択回路３４により遅延時間が選択制御され
るようなリングオシレータ３０”の具体的な構成例を示
し、図２１は該リングオシレータ３０”に使用可能な反
転素子の１具体例を示している。Automatic switching or automatic selection of the delay amount of the ring oscillator will be described with reference to FIGS. 19 to 21. FIG. 19 is a block circuit diagram showing a specific example of the ring delay time measuring circuit 33 and the ring delay selecting circuit 34 of FIG. In FIG. 19, the input terminal 101 of the ring delay time measuring circuit 33 is connected to the above-mentioned FIG.
5 ring oscillator 30 (However, the specific configuration is shown in FIG.
0 ring oscillator 30 ″ is preferable), and an output signal from any one element is supplied to the multiplier 36 of FIG. 15 from the output terminal 109. 20 shows a specific configuration example of the ring oscillator 30 ″ whose delay time is selectively controlled by the ring delay selection circuit 34 of FIG. 19, and FIG. 21 can be used for the ring oscillator 30 ″. One specific example of the inverting element is shown.

【００８３】ここでリング遅延時間測定回路３３は、上
記リングオシレータの動作の１周期（１回転）Ｔ_RNを、
マスタクロック周期Ｔ_MCを単位として計測する。計測波
形としては、リングオシレータのどれか１つの反転素子
の出力波形を用いる。ただし１波形（１周期）では精度
が出ないため、複数波形（複数周期）の長さを測り波形
の数で割ることにより、１波形（１周期）分を求めてい
る。実際には、２^N 個（Ｎは自然数）の波形の時間を測
り、それをＮビットシフトすることで１／２^Nした値を
求めるようにすればよい。図１９の例においては、Ｎ＝
６としており、６４波形の間にマスタクロックが何発入
るかを測定している。Here, the ring delay time measuring circuit 33 calculates one cycle (one rotation) T _RN of the operation of the ring oscillator as follows.
The master clock cycle T _MC is measured as a unit. As the measurement waveform, the output waveform of any one inverting element of the ring oscillator is used. However, since accuracy cannot be obtained with one waveform (one cycle), one waveform (one cycle) is obtained by measuring the length of a plurality of waveforms (a plurality of cycles) and dividing by the number of waveforms. Actually, it is sufficient to measure the time of 2 ^N (N is a natural number) waveforms and shift it by N bits to obtain a value that is 1/2 ^N. In the example of FIG. 19, N =
The number is 6, and the number of master clocks entering during 64 waveforms is measured.

【００８４】すなわち図１９において、端子１０１を介
して供給された上記リングオシレータの任意の１素子か
らの出力信号は、例えば６ビットのカウンタ１０２に供
給され、そのＭＳＢ（最上位ビット）出力（いわゆるＱ
₆ ）がフリップフロップ１０３に送られてラッチされ、
フリップフロップ１０４、インバータ（反転素子）１０
５、アンドゲート１０６により微分されてエッジ（立ち
下がりエッジ）検出がなされる。各フリップフロップ１
０２、１０３のクロックとしては、マスタクロックＭCK
が用いられている。アンドゲート１０６からの出力信号
は、パルス周期が上記リングオシレータ周期Ｔ_RNの６４
倍の６４Ｔ_RNで、パルス幅が１マスタクロック周期Ｔ_MC
となっている。この出力信号を例えば１１ビットカウン
タ１０７のロード端子及び１１ビットラッチ回路１０８
のイネーブル端子に送ることで、上記６４Ｔ_RNの時間内
でのマスタクロックＭCKの個数を求めている。これは具
体的には、上記アンドゲート１０６からの出力パルスに
より１１ビットカウンタ１０７に“１”をロード（初期
値“１”にリセット）し、リセットする直前の値をラッ
チ回路１０８に取り込むようにしている。このラッチ回
路１０８からの１１ビット出力のＬＳＢ（最下位ビッ
ト）から６ビット目と７ビット目との間を小数点とみな
すと、１１ビットの整数値出力の小数点の位置を６ビッ
トだけ上位側にシフトしたことになり、１／６４倍した
ことになる。これは、上記リングオシレータの動作の１
回転の周期Ｔ_RNをマスタクロック周期Ｔ_MCの１／６４の
精度で測定したことになる。That is, in FIG. 19, the output signal from any one element of the ring oscillator supplied through the terminal 101 is supplied to, for example, a 6-bit counter 102, and its MSB (most significant bit) output (so-called) is output. Q
₆ ) is sent to the flip-flop 103 and latched,
Flip-flop 104, inverter (inverting element) 10
5, the AND gate 106 differentiates to detect an edge (falling edge). Each flip-flop 1
The master clock MCK is used as the clock for 02 and 103.
Is used. The output signal from the AND gate 106 has a pulse period of 64 _times the ring oscillator period T _RN .
Doubled 64 T _RN and pulse width 1 master clock cycle T _MC
Has become. This output signal is applied to, for example, the load terminal of the 11-bit counter 107 and the 11-bit latch circuit 108.
The number of master clocks MCK within the time of 64T _RN is obtained by sending the master clocks MCK to the enable terminal. Specifically, the output pulse from the AND gate 106 loads "1" into the 11-bit counter 107 (resets to an initial value "1"), and the value immediately before resetting is taken into the latch circuit 108. ing. If a point between the 6th bit and the 7th bit from the LSB (least significant bit) of the 11-bit output from the latch circuit 108 is regarded as the decimal point, the position of the decimal point of the 11-bit integer value output is moved to the upper side by 6 bits. This means a shift, which is 1/64. This is one of the operations of the above ring oscillator.
The rotation cycle T _RN is measured with an accuracy of 1/64 of the master clock cycle T _MC .

【００８５】リング遅延選択回路３４は、上記リングオ
シレータの遅延量を適切な値に選ぶためのものである。
例えば、リング遅延時間測定回路３３での測定値が１以
下となるとき、マスタクロックの１周期Ｔ_MC内にリング
オシレータが１回転以上するわけであるから、１ランク
大きな遅延量を選ぶことが必要である。このとき、上記
測定値が１に達しなくとも例えば１．２程度の所定の下
限値ｋ_MIN を下回ったときに１ランク大きな遅延量に切
り換えるように、余裕を持った切換を行わせることが好
ましい。また、上記測定値があまり大きいと、リングオ
シレータの動作の１回転の周期Ｔ_RNが不必要に大きいわ
けであるから、これをリングオシレータ段数で割った上
記測定単位時間τ_UNが大きくなって測定精度（マスタク
ロック周期Ｔ_MC内の分解能）が低下することになる。こ
のため、上限値ｋ_MAX も設定しておき、この上限値ｋ
_MAX を越えたとき１ランク小さな遅延量に切換制御する
ことが好ましい。The ring delay selection circuit 34 is for selecting an appropriate value for the delay amount of the ring oscillator.
For example, when the value measured by the ring delay time measurement circuit 33 is 1 or less, the ring oscillator makes one or more revolutions within one cycle T _MC of the master clock, so it is necessary to select a delay amount one rank larger. Is. At this time, it is preferable to perform switching with a margin so that the delay amount is switched to one rank larger when the measured value does not reach 1 but falls below a predetermined lower limit value k _MIN of about 1.2, for example. . Further, if the measured value is too large, the cycle T _RN of one rotation of the operation of the ring oscillator is unnecessarily large, so that the measurement unit time τ _UN obtained by dividing this by the number of stages of the ring oscillator becomes large and measured. The accuracy (resolution within the master clock cycle T _MC ) will decrease. Therefore, the upper limit value k _MAX is also set, and this upper limit value k
_{When exceeding MAX} , it is preferable to perform switching control to a delay amount one rank smaller.

【００８６】図１９のリング遅延選択回路３４において
は、比較器１１１において、ラッチ回路１０８からの測
定出力値を、上記例えば１．２程度の下限値ｋ_MIN 及び
上記上限値ｋ_MAX （例えば２程度）と比較し、これらの
下限値ｋ_MIN 〜上限値ｋ_MAXの範囲内にあるときには
“０”を、下限値ｋ_MIN より小さいときには“＋１”
を、上限値ｋ_MAX より大きいときには“−１”をそれぞ
れ加算器１１２に送るようにしている。加算器１１２か
らの加算出力は、上記アンドゲート１０６からの上記６
４Ｔ_RN周期のパルス出力がイネーブル端子に入力される
ラッチ回路１１３に送られ、ラッチ回路１１３からの出
力が上記加算器１１２及びデコーダ１１４に送られてい
る。デコーダ１１４では、ラッチ回路１１３からの出力
信号を例えば５つの信号Ｘ₁ 〜Ｘ₅ にデコードして出力
している。In the ring delay selection circuit 34 of FIG. 19, the comparator 111 outputs the measured output value from the latch circuit 108 to the lower limit value k _MIN and the upper limit value k _MAX (for example, about 2). ), When it is within the range of the lower limit value k _MIN to the upper limit value k _MAX , “0” is set, and when it is smaller than the lower limit value k _MIN, “+1” is set.
When it is larger than the upper limit value k _MAX , “−1” is sent to the adder 112. The addition output from the adder 112 is the above-mentioned 6 from the AND gate 106.
The pulse output of the 4T _RN cycle is sent to the latch circuit 113 input to the enable terminal, and the output from the latch circuit 113 is sent to the adder 112 and the decoder 114. The decoder 114 decodes the output signal from the latch circuit 113 into, for example, five signals X _{1 to} X ₅ and outputs the decoded signals.

【００８７】次に、図２０は上記信号Ｘ₁ 〜Ｘ₅ により
遅延量が切換制御されるリングオシレータ３０”の例を
示し、ｎ個（ｎは奇数）の反転（インバータ）回路３１
₁ 〜３１_n がリング状に接続されて、各接続点から出力
信号Ｓ₁ 〜Ｓ_n が取り出されている。これらの各反転回
路３１₁ 〜３１_n は、いずれも上記図１９のリング遅延
選択回路３４からの信号Ｘ₁ 〜Ｘ₅ により、遅延時間が
５段階に切換可能な構成を有している。このような遅延
時間を５段階に切換可能な反転回路３１の具体例を図２
１に示している。[0087] Next, FIG. 20 shows an example of the ring oscillator 30 "the delay amount by the signals X ₁ to X ₅ is switching control, n (n is an odd number) of the inversion (inverter) circuit 31
_{1 to} 31 _n are connected in a ring shape, and output signals S _{1 to} S _n are taken out from each connection point. Each of the inverting circuits 31 _{1 to} 31 _n has a configuration in which the delay time can be switched to 5 stages by the signals X _{1 to} X ₅ from the ring delay selecting circuit 34 of FIG. A concrete example of the inverting circuit 31 capable of switching the delay time in five stages is shown in FIG.
1 is shown.

【００８８】図２１の反転回路３１の入力端子１２０
は、遅延時間がそれぞれτ₁ 、τ₂ 、τ₃ の遅延素子１
２１、１２２、１２３の直列接続回路の一端に接続され
ると共に、アンドゲート１２４、及びアンドゲート１２
５にそれぞれ接続されている。遅延素子１２１の出力端
子はアンドゲート１２６に、遅延素子１２２の出力端子
はアンドゲート１２７に、遅延素子１２３の出力端子は
アンドゲート１２８に、それぞれ接続されている。アン
ドゲート１２４〜１２８には、それぞれ上記信号Ｘ₁ 〜
Ｘ₅ が供給されており、信号Ｘ₁ 〜Ｘ₅ の内のいずれか
１つが“Ｈ”となってアンドゲートが導通状態となる。
アンドゲート１２５〜１２８からの各出力がオアゲート
１２９を介しＮＯＲゲート１３０に送られ、アンドゲー
ト１２４からの出力がＮＯＲゲート１３０に送られてい
る。このＮＯＲゲート１３０からの出力が反転回路３１
の出力として端子１３１より取り出される。The input terminal 120 of the inverting circuit 31 shown in FIG.
Is a delay element 1 with delay times τ ₁ , τ ₂ , and τ ₃ , respectively.
21 and 122 and 123 are connected to one end of a series connection circuit, and AND gate 124 and AND gate 12 are connected.
5 are connected respectively. The output terminal of the delay element 121 is connected to the AND gate 126, the output terminal of the delay element 122 is connected to the AND gate 127, and the output terminal of the delay element 123 is connected to the AND gate 128. AND gates 124 to 128 have the signals X ₁ to
X ₅ are supplied, the AND gate is turned any one of the signals X ₁ to X ₅ is to "H".
The outputs from the AND gates 125 to 128 are sent to the NOR gate 130 via the OR gate 129, and the output from the AND gate 124 is sent to the NOR gate 130. The output from the NOR gate 130 is the inverter circuit 31.
Is output from the terminal 131.

【００８９】この図２１の構成において、各アンドゲー
ト１２４〜１２８の遅延時間を互いに等しくτ_AND と
し、オアゲート１２９の遅延時間をτ_ORとし、ＮＯＲゲ
ート１３０の遅延時間をτ_NOR とするとき、信号Ｘ₁ が
選択されて“１”となったときの反転回路３１の遅延量
τ_X1は、 τ_X1＝τ_AND ＋τ_NOR となる。以下同様に、信号Ｘ₂ 、Ｘ₃ 、Ｘ₄ 、Ｘ₅ がそ
れぞれ選択されて“１”となったときの反転回路３１の
遅延量τ_X2、τ_X3、τ_X4、τ_X5は、それぞれ τ_X2＝τ_AND ＋τ_OR＋τ_NOR τ_X3＝τ₁ ＋τ_AND ＋τ_OR＋τ_NOR τ_X4＝τ₁ ＋τ₂ ＋τ_AND ＋τ_OR＋τ_NOR τ_X5＝τ₁ ＋τ₂ ＋τ₃ ＋τ_AND ＋τ_OR＋τ_NOR となる。従って、Ｘ₁ からＸ₂ 、Ｘ₃ 、Ｘ₄ 、Ｘ₅ が選
択される順に、遅延量が増加することになる。In the configuration of FIG. 21, when the delay times of the AND gates 124 to 128 are equal to each other τ _AND , the delay time of the _OR gate 129 is τ _OR, and the delay time of the NOR gate 130 is τ _NOR , The delay amount τ _X1 of the inverting circuit 31 when X ₁ is selected and becomes “1” is τ _X1 = τ _AND + τ _NOR . Similarly, the delay amounts τ _X2 , τ _X3 , τ _X4 , and τ _X5 of the inverting circuit 31 when the signals X ₂ , X ₃ , X ₄ , and X ₅ are selected and become “1” are respectively τ _X2 = τ _AND ＋ τ _OR ＋ τ _NOR τ _X3 ＝ τ ₁ ＋ τ _AND ＋ τ _OR ＋ τ _NOR τ _X4 ＝ τ ₁ ＋ τ ₂ ＋ τ _AND ＋ τ _OR ＋ τ _NOR τ _X5 ＝ τ ₁ ＋ τ ₂ ＋ τ ₃ ＋ τ _AND ＋ τ _OR ＋ τ _NOR . Therefore, the delay amount increases in the order in which X ₁ to X ₂ , X ₃ , X ₄ , and X ₅ are selected.

【００９０】この場合の切換選択可能な上記各遅延量τ
_X1〜τ_X5を設定する際には、隣合った遅延量の比率、例
えばτ_X2／τ_X1、τ_X3／τ_X2等を、所定値Ｒ以下に揃え
るのが好ましい。そして、リング遅延時間の切換条件
は、例えばリングオシレータ周期Ｔ_RNの上記測定値（マ
スタクロック周期Ｔ_MCを１としたときの値）が上記下限
値ｋ_MIN 以下となるとき遅延量を１段階増加させ、上記
上限値ｋ_MAX より大きくなるとき遅延量を１段階減少さ
せるものとすると、ｋ_MAX ／ｋ_MIN ＞Ｒの関係を満足さ
せることが必要となる。これは、この関係を満足しない
場合、例えばＲ＝２とし、ｋ_MIN ＝１．２、ｋ_MAX ＝
２．０とする場合において、上記Ｘ₁ 選択時からリング
遅延時間測定出力が上記下限値ｋ_MIN ＝１．２より小さ
いが１．２に非常に近い値となるときに遅延時間を１段
階増加させると、上記Ｘ₂ が選択されるが、Ｒ＝τ_X2／
τ_X1＝２であるから、リング遅延時間測定出力は２．４
より僅かに小さい値となる。これは上記上限値ｋ_MAX ＝
２．０より大きい値であるから遅延時間を１段階減少さ
せるような切換制御が自動的に行われ、測定出力は再び
上記下限値ｋ_MIN ＝１．２より小さいが１．２に近い値
となり、上記動作を繰り返すことになる。すなわち、遅
延量切換動作が不安定となる。このことからも、上記ｋ
_MAX ／ｋ_MIN ＞Ｒの関係を満足させる必要性が明らかで
ある。In this case, the above-mentioned respective delay amounts τ which can be switched and selected
When setting _{X1 to} τ _X5 , it is preferable that the ratios of adjacent delay amounts, for example, τ _X2 / τ _X1 , τ _X3 / τ _X2, etc., are set to be equal to or less than a predetermined value R. The switching condition of the ring delay time is, for example, to increase the delay amount by one step when the measured value of the ring oscillator cycle T _RN (value when the master clock cycle T _MC is 1) is less than or equal to the lower limit value k _MIN. If the delay amount is decreased by one step when the value exceeds the upper limit value k _MAX, it is necessary to satisfy the relationship of k _MAX / k _MIN > R. If this relationship is not satisfied, for example, R = 2, k _MIN = 1.2, k _MAX =
In the case of 2.0, the delay time is increased by one step when the ring delay time measurement output is smaller than the lower limit value k _MIN = 1.2 but is very close to 1.2 from the time of selecting X ₁ above. Then, the above X ₂ is selected, but R = τ _X2 /
Since τ _X1 = 2, the ring delay time measurement output is 2.4.
It is a slightly smaller value. This is the upper limit value k _MAX =
Since the value is larger than 2.0, the switching control for reducing the delay time by one step is automatically performed, and the measured output is again smaller than the lower limit value k _MIN = 1.2 but close to 1.2. The above operation will be repeated. That is, the delay amount switching operation becomes unstable. From this, the above k
_It is clear that it is necessary to satisfy the relationship of _MAX / k _MIN > R.

【００９１】以上説明したように、リングオシレータの
遅延時間の自動切換を行わせることにより、半導体のば
らつきや、温度変化、電源電圧変動等による素子遅延の
ばらつきがあっても、正常なＰＬＬ動作を保つことがで
き、例えば実際にＬＳＩとしての量産設計が可能とな
る。また、ＰＬＬに応用したとき、ＰＬＬの入力信号レ
ートの変化に対しマスタクロックを変化させることで対
応でき、回路構成を簡素化できる。As described above, by automatically switching the delay time of the ring oscillator, a normal PLL operation can be performed even if there are variations in semiconductors, element variations due to temperature changes, power supply voltage variations, and the like. This can be maintained, and, for example, mass production design as an LSI is actually possible. Further, when applied to a PLL, it can be dealt with by changing the master clock in response to a change in the input signal rate of the PLL, and the circuit configuration can be simplified.

【００９２】なお、本発明は上記実施例のみに限定され
るものではなく、例えばリングオシレータのビット数
（段数、素子数）、リング遅延時間測定出力のビット
数、エッジ位置信号、エッジ検出信号等を取り込むため
のシフトレジスタやラッチ回路等のビット数や段数、そ
の他のデータのビット数等は、図示の例に限定されな
い。この他、本発明の要旨を逸脱しない範囲において種
々の変更が可能であることは勿論である。The present invention is not limited to the above-mentioned embodiment, and for example, the number of bits of the ring oscillator (the number of stages, the number of elements), the number of bits of the ring delay time measurement output, the edge position signal, the edge detection signal, etc. The number of bits, the number of stages, etc. of the shift register, the latch circuit, etc. for taking in the data are not limited to the illustrated example. Of course, various modifications can be made without departing from the scope of the present invention.

【００９３】[0093]

【発明の効果】以上の説明からも明らかなように、本発
明に係る入力信号のエッジ時刻測定回路によれば、奇数
個の反転素子を環状に接続して成るリングオシレータの
内部状態を、ＲＦ入力信号ＲＦ_inのエッジ検出タイミン
グで第１のラッチ手段に、またマスタクロックＭCKのタ
イミングで第２のラッチ手段にそれぞれ取り込み、これ
らの第１、第２のラッチ手段に取り込まれた各状態の差
を時間で表してエッジ位置信号として取り出すことによ
り、リングオシレータの内部状態の変化の時間、すなわ
ちリングオシレータの発振動作周期を反転素子数（段
数）で割った時間を単位として入力エッジ位置（エッジ
時刻）を測定することができ、高い精度での入力信号の
エッジ時刻の測定が行える。As is apparent from the above description, according to the input signal edge time measuring circuit of the present invention, the internal state of the ring oscillator formed by connecting an odd number of inverting elements in a ring is The difference between the respective states fetched by the first latch means at the edge detection timing of the input signal RF _in and by the second latch means at the timing of the master clock MCK, and fetched by these first and second latch means. Is expressed as time, and is extracted as an edge position signal, so that the input edge position (edge time ) Can be measured, and the edge time of the input signal can be measured with high accuracy.

【００９４】この入力信号のエッジ時刻測定回路をディ
ジタルＰＬＬ装置に適用することにより、マスタクロッ
クの周波数に関係なく（再生クロック周波数に近い周波
数であっても）、良好な動作が可能であり、マスタクロ
ック周波数が低くともエッジ時刻の精度は変わらないか
らエラーレートもマスタクロックが高いときに比べて悪
化することのないディジタルＰＬＬ装置を提供できる。By applying this input signal edge time measuring circuit to a digital PLL device, good operation is possible regardless of the frequency of the master clock (even at a frequency close to the reproduction clock frequency). Even if the clock frequency is low, the accuracy of the edge time does not change, so that it is possible to provide a digital PLL device in which the error rate does not deteriorate compared to when the master clock is high.

【００９５】ここで、上記第１、第２のラッチ手段に取
り込まれた各状態の差を求めるためのエッジ位置算出手
段として、上記第１のラッチ手段からの出力を上記マス
タクロックの立ち上がりタイミングで取り込む第３のラ
ッチ手段と、上記第１のラッチ手段からの出力を上記マ
スタクロックの立ち下がりタイミングで取り込む第４の
ラッチ手段とを用い、上記入力信号のエッジが上記マス
タクロックの“Ｈ”（ハイレベル）区間にあるときには
上記第３のラッチ手段からの出力を、上記入力信号のエ
ッジが上記マスタクロックの“Ｌ”（ローレベル）区間
にあるときには上記第４のラッチ手段からの出力をそれ
ぞれ選択して、上記第２のラッチ手段からの出力と比較
するようにすることにより、マスタクロックエッジが入
力エッジに接近することによる誤動作を防止することが
できる。Here, the output from the first latch means is used as the edge position calculating means for obtaining the difference between the states fetched by the first and second latch means at the rising timing of the master clock. Using the third latch means for fetching and the fourth latch means for fetching the output from the first latch means at the falling timing of the master clock, the edge of the input signal is "H" ( The output from the third latch means is output when in the high level section, and the output from the fourth latch means is output when the edge of the input signal is in the "L" (low level) section of the master clock. The master clock edge approaches the input edge by selecting and comparing with the output from the second latching means. It is possible to prevent malfunction due to.

【００９６】また、上記リングオシレータとして、遅延
時間が可変の反転素子を用いて構成し、マスタクロック
周期とリングオシレータの発振動作周期との比率に応じ
て上記遅延時間を切換選択することにより、素子遅延時
間のばらつきがあっても正常な動作が保証され、ＬＳＩ
の量産設計が可能となる。Further, as the ring oscillator, an inverting element having a variable delay time is used, and the delay time is switched and selected according to the ratio of the master clock cycle and the oscillation operation cycle of the ring oscillator. Normal operation is guaranteed even if there are variations in delay time.
It enables mass production design.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係る一実施例としてのディジタルＰＬ
Ｌ装置の入力信号のエッジ時刻測定回路部の概略構成を
示すブロック回路図である。FIG. 1 is a digital PL as an embodiment according to the present invention.
It is a block circuit diagram which shows schematic structure of the edge time measurement circuit part of the input signal of L apparatus.

【図２】該実施例に用いられるリングオシレータの構成
例を示す回路図である。FIG. 2 is a circuit diagram showing a configuration example of a ring oscillator used in the embodiment.

【図３】図２に示すリングオシレータの動作を説明する
ためのタイミングチャートである。FIG. 3 is a timing chart for explaining the operation of the ring oscillator shown in FIG.

【図４】入力信号のエッジ検出動作を説明するためのタ
イミングチャートである。FIG. 4 is a timing chart for explaining an edge detection operation of an input signal.

【図５】入力信号のエッジ位置検出動作を説明するため
のタイミングチャートである。FIG. 5 is a timing chart for explaining an edge position detecting operation of an input signal.

【図６】バイナリ変換回路の具体例を示す回路図であ
る。FIG. 6 is a circuit diagram showing a specific example of a binary conversion circuit.

【図７】本発明に係る一実施例としてのディジタルＰＬ
Ｌ装置の位相同期回路部の概略構成を示すブロック回路
図である。FIG. 7 is a digital PL as an embodiment according to the present invention.
It is a block circuit diagram which shows the schematic structure of the phase locked loop circuit part of L apparatus.

【図８】エッジ位置を表す信号の値の具体例を示す図で
ある。FIG. 8 is a diagram showing a specific example of a value of a signal indicating an edge position.

【図９】位相誤差が０のエッジ位置の計算を説明するた
めの図である。FIG. 9 is a diagram for explaining calculation of an edge position where a phase error is 0.

【図１０】図７中のウィンドウジェネレータの具体例を
示すブロック回路図である。10 is a block circuit diagram showing a specific example of the window generator in FIG.

【図１１】図１０のウィンドウジェネレータの動作を説
明するための図である。FIG. 11 is a diagram for explaining the operation of the window generator of FIG.

【図１２】図７中のウィンドウ回路及びその近傍の回路
の具体的な構成例を示すブロック回路図である。12 is a block circuit diagram showing a specific configuration example of a window circuit in FIG. 7 and circuits in the vicinity thereof.

【図１３】再生クロック１周期長測定回路の具体例を示
すブロック回路図である。FIG. 13 is a block circuit diagram showing a specific example of a reproduction clock 1 cycle length measuring circuit.

【図１４】入力エッジ位置の誤検出を説明するためのタ
イミングチャートである。FIG. 14 is a timing chart for explaining erroneous detection of an input edge position.

【図１５】入力エッジ位置の誤検出を防止した入力信号
のエッジ時刻測定回路部の概略構成を示すブロック回路
図である。FIG. 15 is a block circuit diagram showing a schematic configuration of an input signal edge time measurement circuit unit in which erroneous detection of an input edge position is prevented.

【図１６】図１５の回路の動作を説明するためのタイミ
ングチャートである。16 is a timing chart for explaining the operation of the circuit of FIG.

【図１７】入力エッジ位置の誤検出を防止するための他
の具体例の要部構成を示す回路図である。FIG. 17 is a circuit diagram showing a main part configuration of another specific example for preventing erroneous detection of an input edge position.

【図１８】図１７の回路の動作を説明するためのタイミ
ングチャートである。FIG. 18 is a timing chart for explaining the operation of the circuit of FIG.

【図１９】図１５中のリング遅延時間測定回路及びリン
グ遅延選択回路の具体的な構成例を示すブロック回路図
である。19 is a block circuit diagram showing a specific configuration example of a ring delay time measuring circuit and a ring delay selecting circuit in FIG.

【図２０】遅延時間が切換選択可能なリングオシレータ
の具体例を示すブロック回路図である。FIG. 20 is a block circuit diagram showing a specific example of a ring oscillator whose delay time can be switched and selected.

【図２１】遅延時間が切換選択可能なリングオシレータ
に用いられる反転回路の具体例を示す回路図である。FIG. 21 is a circuit diagram showing a specific example of an inverting circuit used in a ring oscillator whose delay time can be switched and selected.

【符号の説明】[Explanation of symbols]

１１・・・・・ＲＦ信号入力端子 １２・・・・・マスタクロック信号入力端子 １３、１４、７４、７７、７８・・・・・フリップフロ
ップ １５、２２・・・・・排他的論理和（Ｅｘ−ＯＲ）回路 ２３、２４、２７、５９・・・・・フリップフロップ回
路部 ２５、２８・・・・・バイナリ変換回路 ２６、５５・・・・・減算器 ３０、３０’、３０”・・・・・リングオシレータ ３３・・・・・リング遅延時間測定回路 ３４・・・・・リング遅延選択回路 ３６・・・・・乗算器 ５１・・・・・９ビットシフトレジスタ ５２・・・・・再生クロック１周期長ウィンドウ回路 ５３・・・・・再生クロック周期ラッチ回路 ５４・・・・・エッジ位置整数部デコーダ ５６・・・・・６ビットパラレル９ビットシフトレジス
タ ５７・・・・・セレクタ ５８・・・・・１／４回路 ６１・・・・・再生クロック１周期長測定値供給端子 ６２、６４、６６・・・・・加算器 ６３・・・・・ラッチ回路 ６７・・・・・ウィンドウジェネレータ ７１・・・・・比較器 ７２・・・・・３ビットカウンタ11 ... RF signal input terminal 12 ... Master clock signal input terminal 13, 14, 74, 77, 78 ... Flip-flop 15, 22 ... Exclusive OR ( Ex-OR) circuit 23, 24, 27, 59 ... Flip-flop circuit section 25, 28 ... Binary conversion circuit 26, 55 ... Subtractor 30, 30 ', 30 ". .... Ring oscillator 33 ... Ring delay time measurement circuit 34 ... Ring delay selection circuit 36 ... Multiplier 51 ... 9-bit shift register 52 ... -Reproduced clock 1 cycle length window circuit 53 ... Regenerated clock cycle latch circuit 54 ... Edge position integer part decoder 56 ... 6-bit parallel 9-bit shift register 57 ... Select 58 ... 1/4 circuit 61 ... Reproduced clock 1 cycle length measurement value supply terminal 62, 64, 66 ... Adder 63 ... Latch circuit 67 ... ..Window generator 71 ... Comparator 72 ... 3-bit counter

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｇ１１Ｂ 20/14 ３５１ Ａ 8322−5Ｄ 7928−5Ｋ Ｈ０４Ｌ 7/02 Ｂ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. ⁵ Identification number Office reference number FI technical display location // G11B 20/14 351 A 8322-5D 7928-5K H04L 7/02 B

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 奇数個の反転素子を環状に接続して成る
リングオシレータと、 入力信号のエッジを検出する手段と、 上記リングオシレータの各段の状態を入力信号の上記検
出されたエッジのタイミングで取り込む第１のラッチ手
段と、 上記リングオシレータの各段の状態をマスタクロックの
タイミングで取り込む第２のラッチ手段と、 上記第１のラッチ手段により取り込まれた上記リングオ
シレータの各段の状態と上記第２のラッチ手段により取
り込まれた上記リングオシレータの各段の状態とを比較
しこれらの状態の差を時間で表してエッジ位置信号とし
て出力するエッジ位置算出手段とを有して成ることを特
徴とする入力信号のエッジ時刻測定回路。1. A ring oscillator formed by connecting an odd number of inverting elements in a ring shape, means for detecting an edge of an input signal, and a state of each stage of the ring oscillator, a timing of the detected edge of the input signal. A second latch means for fetching the state of each stage of the ring oscillator at the timing of the master clock, and a state of each stage of the ring oscillator fetched by the first latch means. Edge position calculating means for comparing the states of the respective stages of the ring oscillator fetched by the second latch means, expressing the difference between these states in time, and outputting it as an edge position signal. Characteristic input signal edge time measurement circuit. 【請求項２】 上記エッジ位置算出手段は、上記第１の
ラッチ手段からの出力を上記マスタクロックの立ち上が
りタイミングで取り込む第３のラッチ手段と、上記第１
のラッチ手段からの出力を上記マスタクロックの立ち下
がりタイミングで取り込む第４のラッチ手段とを有し、
上記入力信号のエッジが上記マスタクロックの“Ｈ”
（ハイレベル）区間にあるときには上記第３のラッチ手
段からの出力を、上記入力信号のエッジが上記マスタク
ロックの“Ｌ”（ローレベル）区間にあるときには上記
第４のラッチ手段からの出力をそれぞれ選択して、上記
第２のラッチ手段からの出力と比較することを特徴とす
る請求項１記載の入力信号のエッジ時刻測定回路。2. The edge position calculation means includes third latch means for taking in the output from the first latch means at the rising timing of the master clock, and the first latch means.
Fourth latching means for fetching the output from the latching means at the falling timing of the master clock,
The edge of the input signal is "H" of the master clock
When in the (high level) section, the output from the third latch means is output, and when the edge of the input signal is in the "L" (low level) section of the master clock, the output from the fourth latch means is output. 2. An input signal edge time measuring circuit according to claim 1, wherein each is selected and compared with an output from said second latch means. 【請求項３】 上記リングオシレータは、遅延時間が可
変の反転素子を用いて成り、上記マスタクロックの周期
に対するリングオシレータの発振動作周期の比率に応じ
て上記遅延時間を切換選択することを特徴とする請求項
１記載の入力信号のエッジ時刻測定回路。3. The ring oscillator is configured by using an inverting element having a variable delay time, and the delay time is switched and selected according to a ratio of an oscillation operation cycle of the ring oscillator to a cycle of the master clock. The circuit for measuring an edge time of an input signal according to claim 1. 【請求項４】 奇数個の反転素子を環状に接続して成る
リングオシレータと、 入力信号のエッジを検出する手段と、 上記リングオシレータの各段の状態を入力信号の上記検
出されたエッジのタイミングで取り込む第１のラッチ手
段と、 上記リングオシレータの各段の状態をマスタクロックの
タイミングで取り込む第２のラッチ手段と、 上記第１のラッチ手段により取り込まれた上記リングオ
シレータの各段の状態と上記第２のラッチ手段により取
り込まれた上記リングオシレータの各段の状態とを比較
しこれらの状態の差を時間で表してエッジ位置信号とし
て出力するエッジ位置算出手段と入力信号をマスタクロ
ックでサンプリングしてマスタクロック単位で入力信号
のエッジの有無を検出してエッジ検出信号として出力す
る手段と、 位相誤差データと再生クロック周期データとに基づいて
再生クロックを出力する再生クロック発生手段と、 上記エッジ位置信号とエッジ検出信号とに基づいて再生
クロックと入力信号エッジとの位相誤差データを求めて
上記再生クロック発生手段に送る位相誤差検出手段と、 上記再生クロック発生手段からの再生クロックの周期デ
ータを検出して上記再生クロック発生手段に送る再生ク
ロック周期検出手段とを有して成ることを特徴とするデ
ィジタルＰＬＬ装置。4. A ring oscillator formed by connecting an odd number of inverting elements in a ring shape, means for detecting an edge of an input signal, and a state of each stage of the ring oscillator, a timing of the detected edge of the input signal. A second latch means for fetching the state of each stage of the ring oscillator at the timing of the master clock, and a state of each stage of the ring oscillator fetched by the first latch means. Edge position calculating means for comparing the states of the respective stages of the ring oscillator fetched by the second latch means, expressing the difference between these states in time and outputting as an edge position signal, and sampling the input signal with a master clock. And a means for detecting the presence or absence of an edge of the input signal for each master clock and outputting it as an edge detection signal, and a phase A reproduction clock generating means for outputting a reproduction clock based on the difference data and the reproduction clock cycle data, and a phase difference data between the reproduction clock and the input signal edge based on the edge position signal and the edge detection signal to obtain the reproduction clock. It is characterized by comprising phase error detecting means for sending to the clock generating means, and reproduced clock cycle detecting means for detecting cycle data of the reproduced clock from the reproduced clock generating means and sending it to the reproduced clock generating means. Digital PLL device. 【請求項５】 上記エッジ位置算出手段は、上記第１の
ラッチ手段からの出力を上記マスタクロックの立ち上が
りタイミングで取り込む第３のラッチ手段と、上記第１
のラッチ手段からの出力を上記マスタクロックの立ち下
がりタイミングで取り込む第４のラッチ手段とを有し、
上記入力信号のエッジが上記マスタクロックの“Ｈ”
（ハイレベル）区間にあるときには上記第３のラッチ手
段からの出力を、上記入力信号のエッジが上記マスタク
ロックの“Ｌ”（ローレベル）区間にあるときには上記
第４のラッチ手段からの出力をそれぞれ選択して、上記
第２のラッチ手段からの出力と比較することを特徴とす
る請求項４記載のディジタルＰＬＬ装置。5. The edge position calculation means includes third latch means for taking in the output from the first latch means at the rising timing of the master clock, and the first latch means.
Fourth latching means for fetching the output from the latching means at the falling timing of the master clock,
The edge of the input signal is "H" of the master clock
When in the (high level) section, the output from the third latch means is output, and when the edge of the input signal is in the "L" (low level) section of the master clock, the output from the fourth latch means is output. 5. A digital PLL device as claimed in claim 4, characterized in that each is selected and compared with the output from the second latch means. 【請求項６】 上記リングオシレータは、遅延時間が可
変の反転素子を用いて成り、上記マスタクロックの周期
に対するリングオシレータの発振動作周期の比率に応じ
て上記遅延時間を切換選択することを特徴とする請求項
４記載のディジタルＰＬＬ装置。6. The ring oscillator is configured by using an inverting element having a variable delay time, and the delay time is switched and selected according to a ratio of an oscillation operation cycle of the ring oscillator to a cycle of the master clock. The digital PLL device according to claim 4.