JPH11355107A - High frequency clock generation circuit - Google Patents
High frequency clock generation circuitInfo
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- JPH11355107A JPH11355107A JP16072798A JP16072798A JPH11355107A JP H11355107 A JPH11355107 A JP H11355107A JP 16072798 A JP16072798 A JP 16072798A JP 16072798 A JP16072798 A JP 16072798A JP H11355107 A JPH11355107 A JP H11355107A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、外部クロック周波
数より速い周波数で動作させる回路及び高電圧と低電圧
の持続時間の比を制御可能な回路に関し、特にそのため
の半導体集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit operating at a frequency higher than an external clock frequency and a circuit capable of controlling a ratio of a high voltage to a low voltage duration, and more particularly to a semiconductor integrated circuit therefor.
【０００２】[0002]
【従来の技術】従来、外部クロック周波数より速い周波
数で動作させるにはＰＬＬ（フェーズロックループ、ｐ
ｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ）回路を使う必要が
あった。このＰＬＬ回路は、位相比較器、チャージポン
プ回路、ローパスフィルタ、ＶＣＯ（電圧制御発振器）
回路、分周回路を含んでいる。2. Description of the Related Art Conventionally, a PLL (Phase Lock Loop, p)
Hase-locked loop) circuit had to be used. This PLL circuit includes a phase comparator, a charge pump circuit, a low-pass filter, and a VCO (voltage controlled oscillator).
Circuit and frequency divider.
【０００３】[0003]
【発明が解決しようとする課題】しかしながらこのよう
な回路、特に半導体集積回路においては、構成要素が多
いだけにその規模が大きくなり、チップ面積が増大す
る。また、回路が複雑なため回路の最適化の設計が困難
であり、汎用性も少ない。また、高電圧と低電圧の持続
時間の比を所望の値に制御するのは困難である。このた
め、近年の回路、特に半導体集積回路への体積、重量等
への強い小型軽量化の要望に対しては、必ずしも充分に
は応えられなくなっている。However, in such a circuit, in particular, in a semiconductor integrated circuit, as the number of components increases, the size of the circuit increases and the chip area increases. Further, since the circuit is complicated, it is difficult to design the circuit for optimization, and the versatility is low. Also, it is difficult to control the ratio of the duration of high voltage to low voltage to a desired value. For this reason, it has not always been possible to sufficiently respond to recent demands for smaller and lighter circuits, especially for the volume and weight of semiconductor integrated circuits.
【０００４】[0004]
【課題を解決するための手段】本発明は以上の課題を解
決することを目的としてなされたものであり、信号の動
作をｎ倍、例えば２倍にするために、当該信号とその信
号の遅延信号との排他的論理和をとることにより動作周
波数を２倍になるようにし、さらに遅延回路の個数に工
夫をこらしたり、遅延回路を並列に使用したり、分周回
路を使用したり、更には遅延を制御する回路で高電圧と
低電圧の持続時間の比を制御したものである。具体的に
は、以下の構成としている。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and in order to increase the operation of a signal by n times, for example, by 2 times, the signal and the delay of the signal are required. The operating frequency is doubled by taking the exclusive OR with the signal, and furthermore, the number of delay circuits is devised, the delay circuits are used in parallel, the frequency divider circuit is used, Is a delay control circuit that controls the ratio of the high voltage to the low voltage duration. Specifically, the configuration is as follows.
【０００５】請求項１記載の発明においては、外部から
入力されるクロック信号を２つに分割する分割回路と、
分割回路にて分割された１のクロック信号を１／ｎ（こ
こに、ｎは整数）周期遅延させて出力する遅延回路と、
分割回路にて分割された他の１のクロック信号と遅延回
路からの出力のクロック信号とを入力されて、両信号の
排他的論理和を出力する排他的論理和回路とを有してい
ることを特徴としている。According to the present invention, a dividing circuit for dividing a clock signal input from the outside into two,
A delay circuit that delays one clock signal divided by the division circuit by 1 / n (where n is an integer) period and outputs the delayed clock signal;
An exclusive OR circuit that receives another clock signal divided by the dividing circuit and a clock signal output from the delay circuit and outputs an exclusive OR of both signals. It is characterized by.
【０００６】上記構成により、以下の作用がなされる。
分割回路（含む、単なる分岐）は、外部から入力される
クロック信号を２つに分割する。遅延回路は、分割回路
にて分割された１のクロック信号を１／ｎ（ここに、ｎ
は整数）周期遅延させて出力する。排他的論理和回路
は、分割回路にて分割された他の１のクロック信号と、
前記遅延回路からの出力のクロック信号とを入力され
て、両信号の排他的論理和を出力する。According to the above configuration, the following operation is performed.
The dividing circuit (including a simple branch) divides a clock signal input from the outside into two. The delay circuit converts one clock signal divided by the division circuit into 1 / n (where n
Is an integer) period delayed and output. The exclusive OR circuit includes another clock signal divided by the division circuit,
A clock signal output from the delay circuit is input and an exclusive OR of both signals is output.
【０００７】請求項２記載の発明においては、外部から
入力されるクロック信号をＮ＋１に分割する分割回路
と、分割回路にて分割されたＮの各クロック信号を相互
に異なる一定時間遅延させて出力するＮ個の遅延回路
と、分割回路にて分割された他の１のクロック信号とＮ
個の遅延回路からの出力のクロック信号とを入力されて
各信号の排他的論理和を出力する排他的論理和回路とを
有していることを特徴としている。According to the second aspect of the present invention, a dividing circuit for dividing a clock signal inputted from the outside into N + 1, and each of the N clock signals divided by the dividing circuit are output after being delayed by mutually different fixed times. N delay circuits, and another clock signal divided by the division circuit and N
And an exclusive OR circuit for receiving clock signals output from the delay circuits and outputting an exclusive OR of the signals.
【０００８】上記構成により、以下の作用がなされる。
分割回路は、外部から入力されるクロック信号をＮ＋１
に分割する。Ｎ個の遅延回路は、分割回路にて分割され
たＮのクロック信号を相互に異なる一定時間遅延させて
出力する。排他的論理和回路は、分割回路にて分割され
た他の１のクロック信号と、Ｎ個の遅延回路からの出力
のクロック信号とを入力されて、各信号の排他的論理和
を出力する。[0008] With the above configuration, the following operation is performed.
The dividing circuit converts the clock signal input from the outside into N + 1
Divided into The N delay circuits output the N clock signals divided by the division circuit with a delay different from each other by a predetermined time. The exclusive OR circuit receives the other one clock signal divided by the dividing circuit and the clock signals output from the N delay circuits, and outputs an exclusive OR of each signal.
【０００９】請求項３記載の発明においては、請求項１
若しくは請求項２記載の高周波数クロック発生用（半導
体集積）回路またはこれらの高周波数クロック発生用回
路を複数直列に接続してなるてい（逓）倍（ここに、て
い倍＝出力周波数／入力周波数）クロック発生回路と、
前記てい倍クロック発生回路からの出力信号を入力され
て分周波を出力する分周回路とを有していることを特徴
としている。[0009] According to the third aspect of the present invention, the first aspect is provided.
Or a multiplication (multiplication) in which a plurality of high frequency clock generation circuits (semiconductor integrated circuits) according to claim 2 or a plurality of these high frequency clock generation circuits are connected in series (where multiplication = output frequency / input frequency) ) A clock generation circuit;
A frequency dividing circuit for receiving an output signal from the double clock generating circuit and outputting a divided frequency.
【００１０】上記構成により以下の作用がなされる。低
倍クロック発生回路は、請求項１若しくは請求項２記載
の高周波数クロック発生用半導体集積回路またはこれら
の高周波数クロック発生用回路を複数直列に接続してな
る。分周回路は、１又は直列のてい倍クロック発生回路
からの出力信号を入力されて分周波を出力する。The following operation is performed by the above configuration. The low-frequency clock generating circuit is formed by connecting a semiconductor integrated circuit for generating a high-frequency clock or a plurality of these high-frequency clock generating circuits in series. The frequency dividing circuit receives an output signal from one or a serial multiplication clock generating circuit and outputs a frequency dividing frequency.
【００１１】請求項４の発明においては、外部から入力
されるクロック信号を２つに分割する分割回路と、分割
回路にて分割された１のクロック信号を一定時間遅延さ
せて出力する制御可能型遅延回路と、分割回路にて分割
された他の１のクロック信号と制御可能型遅延回路から
の出力のクロック信号とを入力されて両信号の排他的論
理和を出力する排他的論理和回路と、排他的理論和回路
からの出力を受けて、該出力の高電圧と低電圧の各々の
持続時間の比により定まる一定の電圧を発生するローパ
スフィルターと、前記ローパスフィルターからの発生電
圧を入力され、この入力された電圧と別途知得した若し
くは入力されている一定の電圧とを比較し、両電圧に高
低の差位があるならば、その差位に応じた電圧差起因制
御信号を出力する比較回路と、比較回路からの電圧差起
因制御信号を入力されて、ローパスフィルターからの出
力電圧の方が高いならばその高い差位に応じて、前記制
御可能型遅延回路の遅延時間を小さくし、低いならばそ
の低い差に応じて遅延時間を大きくするよう遅延制御信
号を出力する遅延制御回路を有していることを特徴とし
ている。According to a fourth aspect of the present invention, there is provided a dividing circuit for dividing a clock signal input from the outside into two, and a controllable type for delaying one clock signal divided by the dividing circuit for a predetermined time and outputting the same. A delay circuit, and an exclusive OR circuit that receives another clock signal divided by the division circuit and a clock signal output from the controllable delay circuit and outputs an exclusive OR of both signals. A low-pass filter that receives an output from the exclusive OR circuit and generates a constant voltage determined by a ratio of the duration of each of the high voltage and the low voltage of the output; and a voltage generated from the low-pass filter. Comparing the input voltage with a certain voltage that is separately known or input, and outputs a voltage difference-based control signal according to the difference if the two voltages have a high or low difference. A comparison circuit and a voltage difference-caused control signal from the comparison circuit, and if the output voltage from the low-pass filter is higher, the delay time of the controllable delay circuit is reduced according to the higher difference. And a delay control circuit for outputting a delay control signal so as to increase the delay time in accordance with the low difference if the difference is low.
【００１２】上記構成により、以下の作用がなされる。
分割回路は、本回路の外部から入力されるクロック信号
を２つに分割する。制御可能型遅延回路は、分割回路に
て分割された１のクロック信号を一定時間遅延させて出
力する。排他的論理和回路は、分割回路にて分割された
他の１のクロック信号と、制御可能型遅延回路からの出
力のクロック信号とを入力されて、両信号の排他的論理
和を出力する。With the above configuration, the following operation is performed.
The dividing circuit divides the clock signal input from outside the circuit into two. The controllable delay circuit delays one clock signal divided by the division circuit for a predetermined time and outputs the delayed clock signal. The exclusive OR circuit receives another clock signal divided by the dividing circuit and a clock signal output from the controllable delay circuit, and outputs an exclusive OR of both signals.
【００１３】ローパスフィルターは、排他的理論和回路
からの出力を受けて、該出力の高電圧と低電圧の各々の
持続時間の比により定まる一定の電圧（例えば、高電圧
×その持続時間／周期）を発生する。比較回路は、ロー
パスフィルターからの発生電圧を入力され、この入力さ
れた電圧と別途知得した若しくは入力されている一定の
電圧とを比較し、両電圧に高低の差位があるならば、そ
の差位に応じた電圧差起因制御信号を出力する。The low-pass filter receives the output from the exclusive OR circuit and receives a constant voltage (eg, high voltage × the duration / period) determined by the ratio of the duration of each of the high voltage and the low voltage of the output. ). The comparing circuit receives the voltage generated from the low-pass filter, compares the input voltage with a certain voltage that is separately known or input, and if there is a difference between the high and low voltages, the voltage is compared. A voltage difference-based control signal according to the difference is output.
【００１４】遅延制御回路は、比較回路からの電圧差起
因制御信号を入力されて、ローパスフィルターからの出
力電圧の方が高いならばその高い差位に応じて、制御可
能型遅延回路の遅延時間を小さくし、低いならばその低
い差に応じて遅延時間を大きくするよう遅延制御信号を
出力する。The delay control circuit receives the voltage difference-caused control signal from the comparison circuit, and if the output voltage from the low-pass filter is higher, the delay time of the controllable delay circuit according to the higher difference. Is reduced, and if it is low, a delay control signal is output so as to increase the delay time according to the low difference.
【００１５】[0015]
【発明の実施の形態】以下、本発明を、その実施の形態
に基づいて、図を参照しつつ説明する。 （第１の実施の形態）図１は、本発明に係る半導体集積
回路の第１の実施の形態の構成図である。本実施の形態
は、簡単な回路だけで２てい倍する構成の回路である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described based on its embodiments with reference to the drawings. (First Embodiment) FIG. 1 is a configuration diagram of a semiconductor integrated circuit according to a first embodiment of the present invention. This embodiment is a circuit having a configuration in which a simple circuit is used to multiply by two.
【００１６】図１において、１は、外部から本半導体集
積回路内への入力電圧線である。２は、遅延回路であ
る。３は、遅延回路からの出力信号線である。４は、排
他的論理和の回路である。５は、排他的論理和回路から
の、そして本実施の形態の半導体集積回路からの出力信
号線である。なお、遅延回路、排他的理論和回路の回路
構成そのものは、いわゆる周知の技術であるため、その
説明は省略する。In FIG. 1, reference numeral 1 denotes an input voltage line from the outside to the semiconductor integrated circuit. 2 is a delay circuit. 3 is an output signal line from the delay circuit. 4 is an exclusive OR circuit. Reference numeral 5 denotes an output signal line from the exclusive OR circuit and from the semiconductor integrated circuit of the present embodiment. Note that the circuit configurations of the delay circuit and the exclusive OR circuit are so-called well-known technologies, and thus description thereof is omitted.
【００１７】図２に、入力信号１１（上）、遅延回路か
ら出力後の遅延信号１３（中）、出力信号１５（下）の
タイミングを示す。図１に示す半導体集積回路におい
て、入力信号を分割し、その一を遅延回路により１／４
周期遅延させた遅延信号と、分割したままの入力信号と
の排他的論理和をとる。FIG. 2 shows the timings of the input signal 11 (upper), the delayed signal 13 (middle) after output from the delay circuit, and the output signal 15 (lower). In the semiconductor integrated circuit shown in FIG. 1, an input signal is divided, and one of the input signals is
The exclusive OR of the delayed signal delayed by the period and the input signal that has been divided is calculated.
【００１８】すると、排他的理論和回路からの出力信号
は、図２に示すように、入力信号の丁度２倍の周期をも
った信号、しかも高電位と低電位の持続時間の比も入力
信号と同じく１対１となっている信号となっているのが
わかる。すなわち、入力信号と遅延信号のタイミンング
は、図２に示すように一方の信号が高電位、他方の信号
が低電位のときに出力信号は高電位になっている。As shown in FIG. 2, the output signal from the exclusive OR circuit is a signal having a period exactly twice that of the input signal, and the ratio of the duration of the high potential to the low potential is also equal to the input signal. It can be seen that the signal is a one-to-one signal. That is, the timing of the input signal and the delay signal is such that as shown in FIG. 2, when one signal is at a high potential and the other signal is at a low potential, the output signal is at a high potential.
【００１９】また、入力信号の１周期の間に出力信号は
高電位と低電位がそれぞれ１回ある。ここでは、１／４
周期の遅延回路の場合を考えたが、任意の遅延値でも同
様の効果をもたらす。参考までに、本実施の形態の他の
実施例として１／３周期の遅延回路の場合を、図３に示
す。The output signal has one high potential and one low potential each during one cycle of the input signal. Here, 1/4
Although the case of a delay circuit having a period is considered, the same effect can be obtained with an arbitrary delay value. For reference, FIG. 3 shows a case of a delay circuit having a 周期 cycle as another example of the present embodiment.
【００２０】（第２の実施の形態）図４に、本発明に係
る高周波数クロック発生用半導体集積回路の他の実施の
形態の構成を示す。本図において、１は入力電圧（信
号）線を示す。２０１、２０２、２０３は、遅延回路を
示す。２３は、遅延回路からの出力信号線を示す。４
は、排他的論理和回路を示す。５は、出力信号線を示
す。(Second Embodiment) FIG. 4 shows the configuration of another embodiment of a semiconductor integrated circuit for generating a high frequency clock according to the present invention. In the figure, reference numeral 1 denotes an input voltage (signal) line. Reference numerals 201, 202, and 203 indicate delay circuits. 23 indicates an output signal line from the delay circuit. 4
Indicates an exclusive OR circuit. Reference numeral 5 denotes an output signal line.
【００２１】図４に示す本実施の形態の半導体集積回路
において、ある一定の、そしてはっきりとした遅延値Ｔ
をもった遅延回路３個により入力信号を３Ｔ遅延させた
信号と、入力信号との排他的論理和をとる。すると、排
他的論理和回路からの出力信号は、入力信号の２倍の周
期をもった信号であり、さらに高電圧の持続する時間間
隔が３Ｔである信号となっている。なお、第１の実施の
形態における１／３周期遅延させた第２実施例の出力信
号は、本実施の形態においてＴが１／９周期の遅延回路
を３つ直列に接続した場合に相当する。In the semiconductor integrated circuit of this embodiment shown in FIG. 4, a certain and clear delay value T
The exclusive OR of the signal obtained by delaying the input signal by 3T with three delay circuits having the above and the input signal is obtained. Then, the output signal from the exclusive OR circuit is a signal having a cycle twice as long as the input signal, and a signal in which the time interval during which the high voltage continues is 3T. Note that the output signal of the second example delayed by 1/3 cycle in the first embodiment corresponds to the case where three delay circuits having T of 1/9 cycle are connected in series in the present embodiment. .
【００２２】本実施の形態では、遅延値Ｔの遅延回路の
個数を３個直列に接続するとしたが、所望の高電位の持
続時間を得るために、遅延回路の個数を変えることが可
能なのは勿論である。これにより、クロック信号の高電
位の持続する時間と低電位の持続する時間の比が、所望
の値の出力信号を得ることが可能となる。In the present embodiment, the number of the delay circuits having the delay value T is three in series, but it is needless to say that the number of the delay circuits can be changed in order to obtain a desired high potential duration. It is. As a result, it is possible to obtain an output signal having a desired value of the ratio of the duration of the high potential of the clock signal to the duration of the low potential of the clock signal.
【００２３】（第３の実施の形態）図５は、本発明に係
る半導体集積回路の第３の実施の形態の構成図である。
本図において、１は外部からの入力電圧信号線であり、
４０１、４０２、４０３は、２てい倍回路である。４３
は、てい倍後の出力信号線である。６は、分周回路（３
分周）である。５は、外部への出力信号線である。(Third Embodiment) FIG. 5 is a configuration diagram of a semiconductor integrated circuit according to a third embodiment of the present invention.
In this figure, 1 is an external input voltage signal line,
Reference numerals 401, 402, and 403 are two multiplier circuits. 43
Is an output signal line after multiplication. 6 is a frequency dividing circuit (3
Frequency division). Reference numeral 5 denotes an external output signal line.
【００２４】本図５に示す実施の形態において、先の第
１の実施の形態の２てい倍回路を３個通過することで、
８てい倍の周数の出力信号を得ることができる。その
後、３分周器回路を通過することで、８／３の周波数の
出力信号を得ることができる。なお、本実施の形態で
は、２てい倍回路を３個とし、分周器は３分周とした
が、所望の周波数を得るために、２てい倍回路の個数と
分周器の分周比を適宜変更して使用するのは勿論であ
る。In the embodiment shown in FIG. 5, by passing through three doubler circuits of the first embodiment,
It is possible to obtain an output signal having eight times the number of revolutions. Thereafter, an output signal having a frequency of 8/3 can be obtained by passing through a frequency divider circuit. In this embodiment, the number of the 2 multipliers is three and the frequency divider is the frequency divider. However, in order to obtain a desired frequency, the number of the 2 multipliers and the frequency division ratio of the frequency divider are required. It is needless to say that is appropriately changed and used.
【００２５】（第４の実施の形態）図６は、本発明に係
る半導体集積回路の第４の実施の形態の構成図である。
本図の実線部は３てい倍を得るための回路であり、点線
部は４てい倍を得るための回路である。なお、実線部の
遅延回路は全て１／３周期遅延するものであり、この場
合の排他的論理和回路４への入力信号と出力信号５を図
７に示す。(Fourth Embodiment) FIG. 6 is a block diagram of a semiconductor integrated circuit according to a fourth embodiment of the present invention.
The solid line in this figure is a circuit for obtaining a triple multiplier, and the dotted line is a circuit for obtaining a quadruple multiplier. The delay circuits indicated by solid lines are all delayed by 1/3 cycle, and the input signal to the exclusive OR circuit 4 and the output signal 5 in this case are shown in FIG.
【００２６】（第５の実施の形態）以下、本発明に係る
半導体集積回路の第４の実施の形態について、図面を参
照しながら説明する。図８に本実施の形態の構成を示
す。本図において、１は入力電圧信号線を示す。２は、
制御可能な遅延回路を示す。２３は、遅延回路からの出
力信号線を示す。４は、排他的論理和の回路を示す。５
は、外部への２てい倍信号線を示す。７は、ローパスフ
ィルタを示す。７３は、ローパスフィルタからの出力信
号線を示す。８１は、外部回路からの一定電圧線を示
す。８は、電圧の比較器を示す。８３は、比較器からの
出力信号線を示す。９は、遅延制御回路を示す。９３
は、遅延制御回路からの出力信号線を示す。(Fifth Embodiment) Hereinafter, a semiconductor integrated circuit according to a fifth embodiment of the present invention will be described with reference to the drawings. FIG. 8 shows the configuration of the present embodiment. In the figure, reference numeral 1 denotes an input voltage signal line. 2 is
3 shows a controllable delay circuit. 23 indicates an output signal line from the delay circuit. Reference numeral 4 denotes an exclusive OR circuit. 5
Indicates a double signal line to the outside. Reference numeral 7 denotes a low-pass filter. Reference numeral 73 denotes an output signal line from the low-pass filter. Reference numeral 81 denotes a constant voltage line from an external circuit. Reference numeral 8 denotes a voltage comparator. 83 indicates an output signal line from the comparator. Reference numeral 9 denotes a delay control circuit. 93
Indicates an output signal line from the delay control circuit.
【００２７】本図に示す半導体集積回路においては、先
の第１あるいは第３の実施の形態のような２てい倍回路
により、２てい倍信号を得る。この２てい倍信号がロー
パスフィルタを通ることにより、信号のでこぼこがなめ
され、高電位の持続時間と低電位の持続時間の比に比例
した一定の電圧を得る。例えば、図２に示す出力信号１
５が入力されたならば、丁度半分の電位を持続して出力
することとなる。また、図３に示す最下の出力信号が入
力されたならば、２／３の電位を持続して出力すること
となる。In the semiconductor integrated circuit shown in this figure, a doubler signal is obtained by a doubler circuit as in the first or third embodiment. By passing the two-fold signal through the low-pass filter, the signal is smoothed and a constant voltage proportional to the ratio of the duration of the high potential to the duration of the low potential is obtained. For example, the output signal 1 shown in FIG.
If 5 is input, the potential is output just at half the potential. When the lowest output signal shown in FIG. 3 is input, a 2/3 potential is continuously output.
【００２８】この平均電圧が、ローパスフィルタからの
出力信号線７３に出力される。比較器が、このローパス
フィルタからの出力信号としてのの電圧と一定電圧線か
らの電圧を比較する。この一定電圧より上記出力信号の
電圧が高いときは、遅延制御回路にその旨の信号を送
り、遅延制御信号により、制御可能型の遅延回路の遅延
を小さくする。This average voltage is output to the output signal line 73 from the low-pass filter. A comparator compares a voltage as an output signal from the low-pass filter with a voltage from a constant voltage line. When the voltage of the output signal is higher than the fixed voltage, a signal to that effect is sent to the delay control circuit, and the delay of the controllable delay circuit is reduced by the delay control signal.
【００２９】以上により、２てい倍信号の高電位の時間
を少なくすることが可能となる。また、一定電圧より上
記出力信号が低いときは、遅延制御回路にその旨の信号
を送り、遅延制御信号により、制御可能な遅延回路の遅
延を大きくする。この操作により、２てい倍信号の高電
位の持続時間が大きくなる。以上の説明でわかるよう
に、この一定電圧を適切に決めることにより、２逓倍信
号の高電圧と低電圧の時間の比を所望の値に制御するこ
とが可能となる。As described above, it is possible to shorten the time of the high potential of the double signal. When the output signal is lower than the fixed voltage, a signal to that effect is sent to the delay control circuit, and the delay of the controllable delay circuit is increased by the delay control signal. This operation increases the duration of the high potential of the double signal. As can be understood from the above description, by appropriately determining the constant voltage, it is possible to control the time ratio between the high voltage and the low voltage of the double signal to a desired value.
【００３０】以上、本発明を幾つかの実施の形態に基づ
いて説明してきたが、本発明は何も以上の実施の形態に
限定されないのは勿論である。すなわち、例えば 遅延回路、排他的論理和回路等の回路構成、原理は
問わない。 １／４周期の遅延回路は１／８周期の遅延回路を２
つ直列に接続している等、本発明の一の構成要素（要
件）を複数の物（回路）からなるようにしたり、逆に複
数の構成要素を一体に組み込んだりしている。Although the present invention has been described based on some embodiments, it is needless to say that the present invention is not limited to the above embodiments. That is, the circuit configuration and principle of the delay circuit and the exclusive OR circuit are not limited. A 1/4 cycle delay circuit is equivalent to a 1/8 cycle delay circuit.
One component (requirement) of the present invention is made up of a plurality of objects (circuits), such as being connected in series, or conversely, a plurality of components are integrated.
【００３１】 必要に応じて、外部からのクロック信
号を分割した際の少なくとも一方の信号線に増巾回路や
抵抗等を接続して、他方との適合性を改善している。あ
るいは、分割回路を本発明の回路の主要部と別体として
いる。 一定電圧は、回路内に発生機能を組み込んでいた
り、別途機器の状態やユーザのボタン操作を知得して値
が変化するものとしている。そしてこれにより、ｄｕｔ
ｙ比を変化させるようにしている。If necessary, an amplifier circuit, a resistor, or the like is connected to at least one signal line when an external clock signal is divided to improve compatibility with the other signal line. Alternatively, the division circuit is separate from the main part of the circuit of the present invention. The constant voltage changes its value by incorporating a generating function in the circuit or by separately knowing the state of the device and the user's button operation. And this allows dut
The y ratio is changed.
【００３２】 同一の半導体集積回路内に本発明の回
路を組み込み、部分的に高い周波数のクロックを作製し
ている。 回路の動作は、クロックの立ち上がり、下がり、両
方のどれを利用するかは問わない。The circuit of the present invention is incorporated in the same semiconductor integrated circuit to partially produce a high-frequency clock. Regarding the operation of the circuit, it does not matter which of the rising edge and the falling edge of the clock is used.
【００３３】[0033]
【発明の効果】以上説明してきたように、本発明の半導
体集積回路は、遅延回路、排他的論理回路だけで、動作
周波数を２倍にすることが可能である。また、信号の高
電位と定電位の持続時間の比を変化させることが可能で
あり、また、自動的に持続時間の値を設定可能である。
さらに、２てい倍回路と分周回路をいくつか組み合わせ
ることにより所望の周波数を得ることが可能となる。As described above, the operating frequency of the semiconductor integrated circuit of the present invention can be doubled by using only the delay circuit and the exclusive logic circuit. It is also possible to change the ratio of the duration of the high potential of the signal to the duration of the constant potential, and it is possible to automatically set the value of the duration.
Further, it is possible to obtain a desired frequency by combining some doubler circuits and frequency divider circuits.
【図１】 簡単な２てい倍発生回路の構成図である。FIG. 1 is a configuration diagram of a simple two-fold generation circuit.
【図２】 図１に示す簡単な２てい倍発生回路における
タイミングを示した図である。FIG. 2 is a diagram showing timings in the simple double doubling generation circuit shown in FIG. 1;
【図３】 本発明の第１の形態における他の実施例にお
ける入力、遅延回路からの出力、排他的論理和回路から
の出力のタイミングを示す図である。FIG. 3 is a diagram showing timings of an input, an output from a delay circuit, and an output from an exclusive OR circuit in another example of the first embodiment of the present invention.
【図４】 本発明に係る半導体集積回路の第２の実施の
形態の構成図である。FIG. 4 is a configuration diagram of a second embodiment of a semiconductor integrated circuit according to the present invention.
【図５】 本発明に係る半導体集積回路の第３の実施の
形態の構成図である。FIG. 5 is a configuration diagram of a third embodiment of the semiconductor integrated circuit according to the present invention.
【図６】 本発明に係る半導体集積回路の第４の実施の
形態の回路（構成）図である。FIG. 6 is a circuit (configuration) diagram of a semiconductor integrated circuit according to a fourth embodiment of the present invention.
【図７】 上記第４の実施の形態の入力、遅延回路から
の出力、排他的論理和回路からの出力のタイミングを示
す図である。FIG. 7 is a diagram illustrating timings of an input, an output from a delay circuit, and an output from an exclusive OR circuit according to the fourth embodiment.
【図８】 本発明に係る半導体集積回路の第４の実施の
形態の構成図である。FIG. 8 is a configuration diagram of a semiconductor integrated circuit according to a fourth embodiment of the present invention.
１ 入力信号線 ２、２０１、２０２、２０３ 遅延回路 ２２ 制御可能な遅延回路 ３、２３ 遅延回路からの出力信号
線 ４ 排他的論理和 ５ 出力電圧 ４０１、４０２、４０３ ２逓倍回路 ４３ 逓倍後の出力信号線 ６ 分周回路 ７ ローパスフィルタ ７３ ローパスフィルタからの
出力信号線 ８１ 一定電圧線 ８ 比較器 ８３ 比較器からの出力信号線 ９ 遅延制御回路 ９３ 遅延制御回路からの出力
信号線Reference Signs List 1 input signal line 2, 201, 202, 203 delay circuit 22 controllable delay circuit 3, 23 output signal line from delay circuit 4 exclusive OR 5 output voltage 401, 402, 403 doubler circuit 43 output after multiplication Signal line 6 Frequency divider 7 Low-pass filter 73 Output signal line from low-pass filter 81 Constant voltage line 8 Comparator 83 Output signal line from comparator 9 Delay control circuit 93 Output signal line from delay control circuit
Claims (4)
に分割する分割回路と、 前記分割回路にて分割された１のクロック信号を１／ｎ
（ここに、ｎは整数）周期遅延させて出力する遅延回路
と、 前記分割手段にて分割された他の１のクロック信号と、
前記遅延回路からの出力のクロック信号とを入力され
て、両信号の排他的論理和を出力する排他的論理和回路
とを有していることを特徴とする高周波数クロック発生
用回路。1. A dividing circuit for dividing a clock signal input from the outside into two, and a clock signal divided by the dividing circuit is divided by 1 / n
(Where n is an integer) a delay circuit for delaying and outputting the cycle, another one clock signal divided by the dividing means,
A high-frequency clock generation circuit, comprising: an exclusive-OR circuit that receives the clock signal output from the delay circuit and outputs an exclusive-OR of both signals.
１に分割する分割回路と、 前記分割回路にて分割されたＮのクロック信号を相互に
異なる一定時間遅延させて出力するＮ個の遅延回路と、 前記分割回路にて分割された他の１のクロック信号と、
前記Ｎ個の遅延回路からの出力のクロック信号とを入力
されて、各信号の排他的論理和を出力する排他的論理和
回路とを有していることを特徴とする高周波数クロック
発生用回路。2. A clock signal input from the outside is set to N +
A dividing circuit that divides the clock signal into N by one; a N dividing circuit that divides the N clock signals divided by the dividing circuit into fixed time periods and outputs the N divided clock signals; A clock signal,
A high-frequency clock generation circuit, comprising: an exclusive OR circuit that receives clock signals output from the N delay circuits and outputs an exclusive OR of the signals. .
数クロック発生用回路またはこれらの高周波数クロック
発生用回路を複数直列に接続してなるてい倍クロック発
生回路と、 前記てい倍クロック発生回路からの出力信号を入力され
て分周波を出力する分周回路とを有していることを特徴
とする高周波数クロック発生用回路。3. The high frequency clock generating circuit according to claim 1 or 2, a double clock generating circuit comprising a plurality of these high frequency clock generating circuits connected in series, and the double clock generating circuit. A high frequency clock generation circuit, comprising: a frequency division circuit that receives an output signal from the frequency divider and outputs a frequency division frequency.
に分割する分割回路と、 前記分割回路にて分割された１のクロック信号を一定時
間遅延させて出力する制御可能型遅延回路と、 前記分割回路にて分割された他の１のクロック信号と、
前記制御可能型の遅延回路からの出力のクロック信号と
を入力されて、両信号の排他的論理和を出力する排他的
論理和回路と、 前記排他的理論和回路からの出力を受けて、該出力の高
電圧と低電圧の各々の持続時間の比より定まる一定の電
圧を発生するローパスフィルターと、 前記ローパスフィルターからの発生電圧を入力され、こ
の入力された電圧と別途知得した若しくは入力されてい
る一定の電圧とを比較し、両電圧に高低の差位があるな
らば、その差位に応じた電圧差起因制御信号を出力する
比較回路と、 前記比較回路からの電圧差起因制御信号を入力されて、
ローパスフィルターからの出力電圧の方が高いならばそ
の高い差位に応じて、前記制御可能型遅延回路の遅延時
間を小さくし、低いならばその低い差に応じて遅延時間
を大きくするよう遅延制御信号を出力する遅延制御回路
とを有していることを特徴とする高周波数クロック発生
用回路。4. A dividing circuit for dividing a clock signal input from the outside into two, a controllable delay circuit for delaying one clock signal divided by the dividing circuit for a predetermined time, and outputting the same. Another one clock signal divided by the division circuit;
An exclusive OR circuit that receives an output of the clock signal from the controllable delay circuit and outputs an exclusive OR of both signals, and receives an output from the exclusive logical sum circuit, A low-pass filter that generates a constant voltage determined by a ratio of the duration of each of the high voltage and the low voltage of the output; and a voltage generated from the low-pass filter is input. A comparison circuit that outputs a voltage difference-caused control signal corresponding to the difference between the two voltages, and a voltage difference-caused control signal from the comparison circuit. Is entered,
If the output voltage from the low-pass filter is higher, the delay time of the controllable delay circuit is reduced according to the higher difference, and if the output voltage is lower, the delay time is increased according to the lower difference. A circuit for generating a high-frequency clock, comprising: a delay control circuit that outputs a signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16072798A JPH11355107A (en) | 1998-06-09 | 1998-06-09 | High frequency clock generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16072798A JPH11355107A (en) | 1998-06-09 | 1998-06-09 | High frequency clock generation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11355107A true JPH11355107A (en) | 1999-12-24 |
Family
ID=15721167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16072798A Pending JPH11355107A (en) | 1998-06-09 | 1998-06-09 | High frequency clock generation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11355107A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1998
- 1998-06-09 JP JP16072798A patent/JPH11355107A/en active Pending
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