JP3079371B2 - 半導体素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に関するものであり、詳しくは、フィールド酸化領域
のエッジから発生する高濃度不純物領域の漏れ電流を最
小化すると共に、高濃度不純物領域の活性化（activati
on）時に低濃度不純物領域が拡散する減少を防止し、シ
ョートチャネルの発生現象を抑制し得る半導体素子に関
するものである。
法に関するものであり、詳しくは、フィールド酸化領域
のエッジから発生する高濃度不純物領域の漏れ電流を最
小化すると共に、高濃度不純物領域の活性化（activati
on）時に低濃度不純物領域が拡散する減少を防止し、シ
ョートチャネルの発生現象を抑制し得る半導体素子に関
するものである。
【０００２】
【従来の技術】従来MOSFET素子の製造方法においては、
図３に示したように、半導体基板１１上に、ゲート絶縁
膜１２、ゲート電極１３及び、窒化物キャップ（Nitrid
e cap）１４を順次形成した後、イオン注入を施すこと
によって、低濃度の不純物領域（lightly doped regio
n ）１７を形成して、窒化膜のサイドウォール１５を形
成し、再びイオン注入を施して高濃度の不純物領域１６
を形成してた。このとき、前記キャップ14及びサイドウ
ォール１５を成す膜は、窒化物（Oxide ）の代わりに酸
化物を用いることができる。
図３に示したように、半導体基板１１上に、ゲート絶縁
膜１２、ゲート電極１３及び、窒化物キャップ（Nitrid
e cap）１４を順次形成した後、イオン注入を施すこと
によって、低濃度の不純物領域（lightly doped regio
n ）１７を形成して、窒化膜のサイドウォール１５を形
成し、再びイオン注入を施して高濃度の不純物領域１６
を形成してた。このとき、前記キャップ14及びサイドウ
ォール１５を成す膜は、窒化物（Oxide ）の代わりに酸
化物を用いることができる。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来の前記低濃度の不純物領域１７は、電界（electric f
ield）を減少させホットキャリヤの発生を抑制するとい
う点で利点を有するが、以下の点で問題があった。即
ち、ホットキャリヤが半導体基板の表面から発生して、
ゲート絶縁膜１２又はサイドウォール１５内に容易に注
入（injection ）され、半導体素子の特性を低下させて
しまうという点で不都合があった。
来の前記低濃度の不純物領域１７は、電界（electric f
ield）を減少させホットキャリヤの発生を抑制するとい
う点で利点を有するが、以下の点で問題があった。即
ち、ホットキャリヤが半導体基板の表面から発生して、
ゲート絶縁膜１２又はサイドウォール１５内に容易に注
入（injection ）され、半導体素子の特性を低下させて
しまうという点で不都合があった。
【０００４】更に、サイドウォール１５を形成した後、
イオン注入を施して高濃度の不純物領域（heavily dope
d region ）１６を形成する工程において、前記サイド
ウォール１５を形成するとき、エッチングを施すためフ
ィールド酸化領域（field oxide region）１８のエッジ
（edge）から接合（junction）欠陥が発生して、高濃度
不純物領域１６の漏れ電流（leakage ）が増加してい
た。従って、高濃度不純物領域１６が活性化（activati
on）するとき、低濃度不純物領域１７が漸次拡散して、
ショートチャネル現象（short channel effect ）が増
加するという点でも不都合であった。
イオン注入を施して高濃度の不純物領域（heavily dope
d region ）１６を形成する工程において、前記サイド
ウォール１５を形成するとき、エッチングを施すためフ
ィールド酸化領域（field oxide region）１８のエッジ
（edge）から接合（junction）欠陥が発生して、高濃度
不純物領域１６の漏れ電流（leakage ）が増加してい
た。従って、高濃度不純物領域１６が活性化（activati
on）するとき、低濃度不純物領域１７が漸次拡散して、
ショートチャネル現象（short channel effect ）が増
加するという点でも不都合であった。
【０００５】本発明はこのような問題点を解決するため
案出されたもので、フィールド酸化領域のエッジから発
生する高濃度不純物領域の漏れ電流を最小化すると共
に、高濃度不純物領域の活性化（activation）時に低濃
度不純物領域が拡散する減少を防止し、ショートチャネ
ルの発生現象を抑制し得る半導体素子の製造方法を提供
することを目的とする。
案出されたもので、フィールド酸化領域のエッジから発
生する高濃度不純物領域の漏れ電流を最小化すると共
に、高濃度不純物領域の活性化（activation）時に低濃
度不純物領域が拡散する減少を防止し、ショートチャネ
ルの発生現象を抑制し得る半導体素子の製造方法を提供
することを目的とする。
【０００６】
【課題を解決するための手段】このような本発明の目的
を達成するため、本発明に係る請求項１記載の半導体素
子の製造方法は、半導体基板上にゲート絶縁膜を形成す
る工程と、該ゲート絶縁膜上にゲート電極を形成する工
程と、前記ゲート電極上にゲートキャップ（Gate cap）
を形成する工程と、前記ゲート電極の両側に位置する前
記半導体基板内に高濃度不純物領域を形成する工程と、
前記ゲートキャップを包含するゲート電極の側面に第１
サイドウォールを形成する工程と、前記高濃度不純物領
域の最高不純物濃度の領域まで前記ゲート電極の周囲に
位置する半導体基板をエッチングする工程と、前記半導
体基板内の高濃度不純物領域を覆うように低濃度不純物
領域を形成する工程と、前記第１サイドウォールの表面
から前記エッチングされたゲート絶縁膜周囲に位置する
部位を覆うように第２サイドウォールを形成する工程
と、前記ゲートキャップを除去する工程と、前記ゲート
電極及び高濃度不純物領域が形成された半導体基板上に
夫々シリサイド層を形成する工程と、を順次行うもので
ある。
を達成するため、本発明に係る請求項１記載の半導体素
子の製造方法は、半導体基板上にゲート絶縁膜を形成す
る工程と、該ゲート絶縁膜上にゲート電極を形成する工
程と、前記ゲート電極上にゲートキャップ（Gate cap）
を形成する工程と、前記ゲート電極の両側に位置する前
記半導体基板内に高濃度不純物領域を形成する工程と、
前記ゲートキャップを包含するゲート電極の側面に第１
サイドウォールを形成する工程と、前記高濃度不純物領
域の最高不純物濃度の領域まで前記ゲート電極の周囲に
位置する半導体基板をエッチングする工程と、前記半導
体基板内の高濃度不純物領域を覆うように低濃度不純物
領域を形成する工程と、前記第１サイドウォールの表面
から前記エッチングされたゲート絶縁膜周囲に位置する
部位を覆うように第２サイドウォールを形成する工程
と、前記ゲートキャップを除去する工程と、前記ゲート
電極及び高濃度不純物領域が形成された半導体基板上に
夫々シリサイド層を形成する工程と、を順次行うもので
ある。
【０００７】かかる構成によれば、ゲート絶縁膜、ゲー
ト電極、ゲートキャップ、及び高濃度不純物領域を形成
した後、第１サイドウォールをゲート電極の側面に形成
し、更に、前記高濃度不純物領域の最高不純物濃度の領
域まで半導体基板をエッチングした部位に、低濃度不純
物領域を形成する。
ト電極、ゲートキャップ、及び高濃度不純物領域を形成
した後、第１サイドウォールをゲート電極の側面に形成
し、更に、前記高濃度不純物領域の最高不純物濃度の領
域まで半導体基板をエッチングした部位に、低濃度不純
物領域を形成する。
【０００８】更に、上記工程後、第２サイドウォールの
形成、ゲートキャップの除去工程を経て、シリサイド層
を形成する。また、請求項２記載の半導体素子の製造方
法は、前記高濃度不純物領域が、半導体基板の上部表面
から下方向に離れた位置に形成するものである。かかる
構成によれば、イオン注入により高濃度不純物領域を形
成する際、半導体基板内部の表面から離れた位置に形成
する。
形成、ゲートキャップの除去工程を経て、シリサイド層
を形成する。また、請求項２記載の半導体素子の製造方
法は、前記高濃度不純物領域が、半導体基板の上部表面
から下方向に離れた位置に形成するものである。かかる
構成によれば、イオン注入により高濃度不純物領域を形
成する際、半導体基板内部の表面から離れた位置に形成
する。
【０００９】上記の半導体素子の製造方法においては、
請求項３記載のように、前記ゲート絶縁膜が、約４０〜
１００Åの厚さで形成された酸化膜であってもよいし、
請求項４記載のように、前記ゲート電極が、約１０００
〜３０００Åの厚さのポリシリコン（polysilicon ）を
蒸着して形成されるものであってもよい。また、請求項
５記載のように、前記ゲートキャップが、約５００〜２
０００Åの厚さの酸化膜（Oxide ）又は窒化膜（Nitrid
e ）のうち何れか一つを蒸着して形成されるものであっ
てもよいし、請求項６記載のように、前記第１サイドウ
ォール及び第２サイドウォールのうち少なくとも一方
が、約５００〜２０００Åの厚さの酸化膜又は窒化膜の
うち何れか一つで形成されるものであってもよい。
請求項３記載のように、前記ゲート絶縁膜が、約４０〜
１００Åの厚さで形成された酸化膜であってもよいし、
請求項４記載のように、前記ゲート電極が、約１０００
〜３０００Åの厚さのポリシリコン（polysilicon ）を
蒸着して形成されるものであってもよい。また、請求項
５記載のように、前記ゲートキャップが、約５００〜２
０００Åの厚さの酸化膜（Oxide ）又は窒化膜（Nitrid
e ）のうち何れか一つを蒸着して形成されるものであっ
てもよいし、請求項６記載のように、前記第１サイドウ
ォール及び第２サイドウォールのうち少なくとも一方
が、約５００〜２０００Åの厚さの酸化膜又は窒化膜の
うち何れか一つで形成されるものであってもよい。
【００１０】また、請求項７記載のように、前記高濃度
不純物領域及び低濃度不純物領域が、Ｎ型不純物又はＰ
型不純物のうち何れか一つで形成されてもよいし、請求
項８記載のように、前記高濃度不純物領域が、Ａｓ又は
ＢＦ2イオンをエネルギー５０〜２００keV 、dose２Ｅ
１５〜５Ｅ１５cm-2、傾斜（tilt）角０〜１０deg の条
件下でイオン注入を施して形成されたものであってもよ
い。
不純物領域及び低濃度不純物領域が、Ｎ型不純物又はＰ
型不純物のうち何れか一つで形成されてもよいし、請求
項８記載のように、前記高濃度不純物領域が、Ａｓ又は
ＢＦ2イオンをエネルギー５０〜２００keV 、dose２Ｅ
１５〜５Ｅ１５cm-2、傾斜（tilt）角０〜１０deg の条
件下でイオン注入を施して形成されたものであってもよ
い。
【００１１】更に、請求項９記載のように、前記低濃度
不純物領域が、Ａｓ又はＢＦ2 イオンをエネルギー５０
〜２００keV 、dose１Ｅ１４〜５Ｅ１４cm-2、傾斜（ti
lt）角０〜１０deg の条件下でイオン注入を施して形成
されたものであってもよいし、請求項１０記載のよう
に、前記低濃度不純物領域が、Ｐ又はＢイオンをエネル
ギー３０〜１００keV 、dose１Ｅ１４〜５Ｅ１４cm-2、
傾斜（tilt）角０〜１０deg の条件下でイオン注入を施
して形成されたものであってもよい。
不純物領域が、Ａｓ又はＢＦ2 イオンをエネルギー５０
〜２００keV 、dose１Ｅ１４〜５Ｅ１４cm-2、傾斜（ti
lt）角０〜１０deg の条件下でイオン注入を施して形成
されたものであってもよいし、請求項１０記載のよう
に、前記低濃度不純物領域が、Ｐ又はＢイオンをエネル
ギー３０〜１００keV 、dose１Ｅ１４〜５Ｅ１４cm-2、
傾斜（tilt）角０〜１０deg の条件下でイオン注入を施
して形成されたものであってもよい。
【００１２】また、請求項１１記載の半導体素子の製造
方法は、半導体基板上にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜上にゲート電極を形成する工程
と、前記ゲート電極上にゲートキャップを形成する工程
と、前記ゲート電極の両側に位置する半導体基板内に高
濃度不純物領域を夫々形成する工程と、前記高濃度不純
物領域の最高不純物濃度の領域まで前記ゲート電極の周
囲に位置する半導体基板をエッチングする工程と、前記
ゲートキャップ及びゲート電極の両側面とエッチングさ
れた前記ゲート絶縁膜及び半導体基板の一部側面とにサ
イドウォールを夫々形成する工程と、前記半導体基板内
の高濃度不純物領域を囲むように低濃度不純物領域を形
成する工程と、を順次行うものである。
方法は、半導体基板上にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜上にゲート電極を形成する工程
と、前記ゲート電極上にゲートキャップを形成する工程
と、前記ゲート電極の両側に位置する半導体基板内に高
濃度不純物領域を夫々形成する工程と、前記高濃度不純
物領域の最高不純物濃度の領域まで前記ゲート電極の周
囲に位置する半導体基板をエッチングする工程と、前記
ゲートキャップ及びゲート電極の両側面とエッチングさ
れた前記ゲート絶縁膜及び半導体基板の一部側面とにサ
イドウォールを夫々形成する工程と、前記半導体基板内
の高濃度不純物領域を囲むように低濃度不純物領域を形
成する工程と、を順次行うものである。
【００１３】かかる構成によれば、半導体基板上にゲー
ト絶縁膜、ゲート電極、ゲートキャップ、及び高濃度不
純物領域を形成した後、高濃度不純物領域の最高不純物
濃度の領域までエッチングし、ゲートキャップ及びゲー
ト電極の両側面とエッチングされた前記ゲート絶縁膜及
び半導体基板の一部側面とにサイドウォールを形成し、
更に低濃度不純物領域を前記高濃度不純物領域を囲むよ
うに形成する。
ト絶縁膜、ゲート電極、ゲートキャップ、及び高濃度不
純物領域を形成した後、高濃度不純物領域の最高不純物
濃度の領域までエッチングし、ゲートキャップ及びゲー
ト電極の両側面とエッチングされた前記ゲート絶縁膜及
び半導体基板の一部側面とにサイドウォールを形成し、
更に低濃度不純物領域を前記高濃度不純物領域を囲むよ
うに形成する。
【００１４】また、請求項１２記載の半導体素子の製造
方法は、前記ゲートキャップを除去する工程と、前記ゲ
ート電極上と前記高濃度不純物領域の形成された半導体
基板上に、シリサイド層を夫々形成する工程と、を追加
して行うものである。かかる構成によれば、請求項１１
記載の工程後、ゲートキャップを除去し、シリサイド層
を形成する。
方法は、前記ゲートキャップを除去する工程と、前記ゲ
ート電極上と前記高濃度不純物領域の形成された半導体
基板上に、シリサイド層を夫々形成する工程と、を追加
して行うものである。かかる構成によれば、請求項１１
記載の工程後、ゲートキャップを除去し、シリサイド層
を形成する。
【００１５】上記の半導体素子の製造方法においては、
請求項１３記載のように、前記高濃度不純物領域が、前
記半導体基板の上部表面から下方向に離れた位置に形成
するしてもよいし、請求項１４記載のように、前記ゲー
ト絶縁膜が、約４０〜１００Åの厚さで形成された酸化
膜であってもよい。また、請求項１５記載のように、前
記ゲート電極が、約１０００〜３０００Åの厚さのポリ
シリコン（poly silicon）を蒸着して形成されたもので
もよいし、請求項１６記載のように、前記ゲートキャッ
プが、約５００〜２０００Åの厚さの酸化膜又は窒化膜
のうち何れか一つを蒸着して形成されたものであっても
よい。
請求項１３記載のように、前記高濃度不純物領域が、前
記半導体基板の上部表面から下方向に離れた位置に形成
するしてもよいし、請求項１４記載のように、前記ゲー
ト絶縁膜が、約４０〜１００Åの厚さで形成された酸化
膜であってもよい。また、請求項１５記載のように、前
記ゲート電極が、約１０００〜３０００Åの厚さのポリ
シリコン（poly silicon）を蒸着して形成されたもので
もよいし、請求項１６記載のように、前記ゲートキャッ
プが、約５００〜２０００Åの厚さの酸化膜又は窒化膜
のうち何れか一つを蒸着して形成されたものであっても
よい。
【００１６】また、請求項１７記載のように、前記サイ
ドウォールが、約５００〜２０００Åの厚さの酸化膜又
は窒化膜のうち何れか一つで形成されたものであっても
よいし、請求項１８記載のように、前記高濃度不純物領
域及び低濃度不純物領域の不純物が、Ｎ型又はＰ型不純
物のうち何れか一つで形成されたものであってもよい。
ドウォールが、約５００〜２０００Åの厚さの酸化膜又
は窒化膜のうち何れか一つで形成されたものであっても
よいし、請求項１８記載のように、前記高濃度不純物領
域及び低濃度不純物領域の不純物が、Ｎ型又はＰ型不純
物のうち何れか一つで形成されたものであってもよい。
【００１７】また、請求項１９記載のように、前記高濃
度不純物領域が、Ａｓ又はＢＦ2 イオンをエネルギー５
０〜２００keV 、dose２Ｅ１５〜５Ｅ１５cm-2、傾斜
（tilt）角０〜１０deg の条件下でイオン注入を施して
形成されたものであってもよいし、請求項２０記載のよ
うに、前記低濃度不純物領域が、Ａｓ又はＢＦ2 イオン
をエネルギー５０〜２００keV 、dose１Ｅ１４〜５Ｅ１
４cm-2、傾斜（tilt）角０〜１０deg の条件下でイオン
注入を施して形成されたものであってもよい。
度不純物領域が、Ａｓ又はＢＦ2 イオンをエネルギー５
０〜２００keV 、dose２Ｅ１５〜５Ｅ１５cm-2、傾斜
（tilt）角０〜１０deg の条件下でイオン注入を施して
形成されたものであってもよいし、請求項２０記載のよ
うに、前記低濃度不純物領域が、Ａｓ又はＢＦ2 イオン
をエネルギー５０〜２００keV 、dose１Ｅ１４〜５Ｅ１
４cm-2、傾斜（tilt）角０〜１０deg の条件下でイオン
注入を施して形成されたものであってもよい。
【００１８】更に、請求項２１記載のように、前記低濃
度不純物領域が、Ｐ又はＢイオンをエネルギー３０〜１
００keV 、dose１Ｅ１４〜５Ｅ１４cm-2、傾斜（tilt）
角０〜１０deg の条件下でイオン注入を施して形成され
たものであってもよい。
度不純物領域が、Ｐ又はＢイオンをエネルギー３０〜１
００keV 、dose１Ｅ１４〜５Ｅ１４cm-2、傾斜（tilt）
角０〜１０deg の条件下でイオン注入を施して形成され
たものであってもよい。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態に対し
図面を用いて説明する。本発明に係る半導体素子製造方
法の第１実施形態においては、図１（Ａ）に示したよう
に、先ず、半導体基板２１に局部酸化法（local oxidat
ion method）を施して分離（isolation ）された構造の
フィールド酸化領域２２を形成した後、前記半導体基板
２１上にゲート絶縁膜になるゲート酸化膜２３を約４０
〜１００Åの厚さに成長させる。その後、該ゲート酸化
膜２３上にゲート電極２４になるドーピングされたポリ
（doped poly）のポリシリコン層２４を約１０００〜３
０００Åの厚さに蒸着し、該ポリシリコン層２４上にゲ
ートキャップ２５の酸化膜（Oxide ）２５を化学気相蒸
着（ＣＶＤ）法により約５００〜２０００Åの厚さに蒸
着させる。
図面を用いて説明する。本発明に係る半導体素子製造方
法の第１実施形態においては、図１（Ａ）に示したよう
に、先ず、半導体基板２１に局部酸化法（local oxidat
ion method）を施して分離（isolation ）された構造の
フィールド酸化領域２２を形成した後、前記半導体基板
２１上にゲート絶縁膜になるゲート酸化膜２３を約４０
〜１００Åの厚さに成長させる。その後、該ゲート酸化
膜２３上にゲート電極２４になるドーピングされたポリ
（doped poly）のポリシリコン層２４を約１０００〜３
０００Åの厚さに蒸着し、該ポリシリコン層２４上にゲ
ートキャップ２５の酸化膜（Oxide ）２５を化学気相蒸
着（ＣＶＤ）法により約５００〜２０００Åの厚さに蒸
着させる。
【００２０】次いで、図１（Ｂ）に示したように、該酸
化膜２５及びポリシリコン層２４をエッチングして前記
ゲート酸化膜２３が露出されるまでパターニングし、ポ
リシリコンのゲート電極２４及び酸化膜のゲートキャッ
プ２５を形成する。その後、前記ゲートキャップ２５及
びゲート電極２４をマスクとして前記半導体基板２１内
にイオンを注入し、前記ゲート電極２４の両側に位置す
る前記半導体基板２１内に高濃度の不純物領域２６を形
成する。
化膜２５及びポリシリコン層２４をエッチングして前記
ゲート酸化膜２３が露出されるまでパターニングし、ポ
リシリコンのゲート電極２４及び酸化膜のゲートキャッ
プ２５を形成する。その後、前記ゲートキャップ２５及
びゲート電極２４をマスクとして前記半導体基板２１内
にイオンを注入し、前記ゲート電極２４の両側に位置す
る前記半導体基板２１内に高濃度の不純物領域２６を形
成する。
【００２１】このとき、該イオン注入を施す条件は、Ａ
ｓイオンをエネルギー５０〜２００kev 、dose２Ｅ１５
〜５Ｅ１５cm-2、傾斜（tilt）角０〜１０deg の条件下
半導体基板２１内に注入することが望ましい。即ち、こ
のような条件でＡｓイオンを注入すると、ｎ+ 型高濃度
の不純物領域２６が半導体基板２１の表面から離れた奥
深い位置に形成される。
ｓイオンをエネルギー５０〜２００kev 、dose２Ｅ１５
〜５Ｅ１５cm-2、傾斜（tilt）角０〜１０deg の条件下
半導体基板２１内に注入することが望ましい。即ち、こ
のような条件でＡｓイオンを注入すると、ｎ+ 型高濃度
の不純物領域２６が半導体基板２１の表面から離れた奥
深い位置に形成される。
【００２２】次いで、図１（Ｃ）に示したように、窒化
物（Nitride ）を約５００〜２０００Åの厚さに蒸着し
た後エッチングすることにより、前記ゲートキャップ２
５とゲート電極２４との側面に窒化物の第１サイドウォ
ール（Sidewall）２７を形成する。同時に、前記高濃度
不純物領域の最高不純物濃度の領域まで前記ゲート電極
の周囲に位置する半導体基板２１をエッチングする。
物（Nitride ）を約５００〜２０００Åの厚さに蒸着し
た後エッチングすることにより、前記ゲートキャップ２
５とゲート電極２４との側面に窒化物の第１サイドウォ
ール（Sidewall）２７を形成する。同時に、前記高濃度
不純物領域の最高不純物濃度の領域まで前記ゲート電極
の周囲に位置する半導体基板２１をエッチングする。
【００２３】次いで、砒素（Ａｓ）イオン又はリン
（Ｐ）イオンを半導体基板２１内に注入し前記高濃度不
純物領域２６を覆うようにｎ- 型低濃度不純物領域２８
を形成する。この場合、前記イオン注入を施すとき、砒
素（Ａｓ）イオンを注入する場合は、エネルギー５０〜
２００kev 、dose１Ｅ１４〜５Ｅ１４cm-2、傾斜（til
t）角０〜１０deg の条件で行い、Ｐイオンを注入する
場合は、エネルギー３０〜１００Kev 、dose１Ｅ１４〜
５Ｅ１４cm-2、傾斜角０〜１０deg の条件で行うのが好
ましい。
（Ｐ）イオンを半導体基板２１内に注入し前記高濃度不
純物領域２６を覆うようにｎ- 型低濃度不純物領域２８
を形成する。この場合、前記イオン注入を施すとき、砒
素（Ａｓ）イオンを注入する場合は、エネルギー５０〜
２００kev 、dose１Ｅ１４〜５Ｅ１４cm-2、傾斜（til
t）角０〜１０deg の条件で行い、Ｐイオンを注入する
場合は、エネルギー３０〜１００Kev 、dose１Ｅ１４〜
５Ｅ１４cm-2、傾斜角０〜１０deg の条件で行うのが好
ましい。
【００２４】そして、上記工程を順次行うことにより、
図１（Ｃ）に示した半導体素子を構成した後、図１
（Ｄ）に示したように、前記第１サイドウォール２７の
表面、エッチングによって露出した前記ゲート酸化膜２
３の側面、及び半導体基板２１のゲート酸化膜２３周囲
に位置する部位を覆うように第２サイドウォール２９を
形成する工程と、前記ゲートキャップ２５を除去する工
程と、前記ゲート電極２４上及び前記高濃度不純物領域
２６の形成された半導体基板２１上に夫々シリサイド層
３０を形成する工程と、を追加して行う。
図１（Ｃ）に示した半導体素子を構成した後、図１
（Ｄ）に示したように、前記第１サイドウォール２７の
表面、エッチングによって露出した前記ゲート酸化膜２
３の側面、及び半導体基板２１のゲート酸化膜２３周囲
に位置する部位を覆うように第２サイドウォール２９を
形成する工程と、前記ゲートキャップ２５を除去する工
程と、前記ゲート電極２４上及び前記高濃度不純物領域
２６の形成された半導体基板２１上に夫々シリサイド層
３０を形成する工程と、を追加して行う。
【００２５】この場合、前記第２サイドウォール２９は
窒化物を５００〜２０００Åの厚さに蒸着した後エッチ
ングすることによって形成し、前記シリサイド層３０は
Ｔｉ、Ｃｏなどの金属を蒸着した後、急速に熱処理（Ra
pid Thermal Annealing ；ＲＴＡ）を施して形成するの
が好ましい。前記ゲートキャップ２５を除去する理由
は、前記シリサイド層３０の形成時に選択性を確保する
ためである。即ち、前記ゲート電極２４上及び高濃度不
純物領域２６の形成された半導体基板２１上のみにシリ
サイド層３０を選択的に形成するためである。
窒化物を５００〜２０００Åの厚さに蒸着した後エッチ
ングすることによって形成し、前記シリサイド層３０は
Ｔｉ、Ｃｏなどの金属を蒸着した後、急速に熱処理（Ra
pid Thermal Annealing ；ＲＴＡ）を施して形成するの
が好ましい。前記ゲートキャップ２５を除去する理由
は、前記シリサイド層３０の形成時に選択性を確保する
ためである。即ち、前記ゲート電極２４上及び高濃度不
純物領域２６の形成された半導体基板２１上のみにシリ
サイド層３０を選択的に形成するためである。
【００２６】又、前記高濃度不純物領域２６を形成する
時、前記Ａｓイオンの代わりにＢＦ 2 イオンを用い、前
記低濃度不純物領域２８を形成する時、前記Ａｓイオン
又はＰイオンの代わりにＢＦ2 イオン又はＢイオンを用
いることもできる。更に、前記ゲートキャップ２５は酸
化膜の代わりに窒化膜を用いて形成し、前記第１及び第
２サイドウォール２７、２９は窒化物の代りに酸化膜の
用いて形成することもできる。
時、前記Ａｓイオンの代わりにＢＦ 2 イオンを用い、前
記低濃度不純物領域２８を形成する時、前記Ａｓイオン
又はＰイオンの代わりにＢＦ2 イオン又はＢイオンを用
いることもできる。更に、前記ゲートキャップ２５は酸
化膜の代わりに窒化膜を用いて形成し、前記第１及び第
２サイドウォール２７、２９は窒化物の代りに酸化膜の
用いて形成することもできる。
【００２７】このような本発明に係る第１実施形態の半
導体素子の製造方法においては、前記高濃度不純物領域
２６が半導体基板２１の表面から離れており、キャリヤ
（carrier ）が前記ゲート電極２４のエッジ（edge）か
ら半導体基板２１の方向に移動するため、ホットキャリ
ヤ（hot carrier ）が半導体基板２１の表面から遠い位
置から発生し、前記ゲート酸化膜２３又は各サイドウォ
ール２７、２９内に注入（injection ）される現象を抑
制し、最小化させることができる。
導体素子の製造方法においては、前記高濃度不純物領域
２６が半導体基板２１の表面から離れており、キャリヤ
（carrier ）が前記ゲート電極２４のエッジ（edge）か
ら半導体基板２１の方向に移動するため、ホットキャリ
ヤ（hot carrier ）が半導体基板２１の表面から遠い位
置から発生し、前記ゲート酸化膜２３又は各サイドウォ
ール２７、２９内に注入（injection ）される現象を抑
制し、最小化させることができる。
【００２８】以下、図２（Ａ）〜（Ｄ）を用いて本発明
に係る半導体製造方法の第２実施形態を説明する。先
ず、図２（Ａ）に示したように、半導体基板４１に局部
酸化法（local oxidation method ）を施して分離（is
olation ）された構造のフィールド酸化領域４２を形成
し、前記半導体基板４１上にゲート絶縁膜になるゲート
酸化膜４３を約４０〜１００Åの厚さに成長させる。そ
の後、該ゲート酸化膜４３上にゲート電極４４になるド
ーピングされたポリ（doped poly）のポリシリコン層４
４を約１０００〜３０００Åの厚さに蒸着し、該ポリー
シリコン層４４上にゲートキャップ４５になる酸化膜４
５を化学気相蒸着（ＣＶＤ）法により約５００〜２００
０Åの厚さに蒸着させる。
に係る半導体製造方法の第２実施形態を説明する。先
ず、図２（Ａ）に示したように、半導体基板４１に局部
酸化法（local oxidation method ）を施して分離（is
olation ）された構造のフィールド酸化領域４２を形成
し、前記半導体基板４１上にゲート絶縁膜になるゲート
酸化膜４３を約４０〜１００Åの厚さに成長させる。そ
の後、該ゲート酸化膜４３上にゲート電極４４になるド
ーピングされたポリ（doped poly）のポリシリコン層４
４を約１０００〜３０００Åの厚さに蒸着し、該ポリー
シリコン層４４上にゲートキャップ４５になる酸化膜４
５を化学気相蒸着（ＣＶＤ）法により約５００〜２００
０Åの厚さに蒸着させる。
【００２９】次いで、図２（Ｂ）に示したように、前記
酸化膜４５及びポリシリコン層４４をエッチングして、
前記ゲート酸化膜４３が露出されるまでパターニング
し、ポリシリコンのゲート電極４４及び酸化膜でのゲー
トキャップ４５を形成する。その後、前記ゲートキャッ
プ４５及びゲート電極４４をマスクとして前記半導体基
板４１内にイオンを注入し、前記ゲート電極４４の両側
に位置する前記半導体基板４１内に高濃度の不純物領域
４６を形成する。
酸化膜４５及びポリシリコン層４４をエッチングして、
前記ゲート酸化膜４３が露出されるまでパターニング
し、ポリシリコンのゲート電極４４及び酸化膜でのゲー
トキャップ４５を形成する。その後、前記ゲートキャッ
プ４５及びゲート電極４４をマスクとして前記半導体基
板４１内にイオンを注入し、前記ゲート電極４４の両側
に位置する前記半導体基板４１内に高濃度の不純物領域
４６を形成する。
【００３０】このとき、前記イオン注入を施す条件は、
Ａｓイオンをエネルギー５０〜２００kev 、dose２Ｅ１
５〜５Ｅ１５cm-2、傾斜（tilt）角０〜１０deg の条件
下、半導体基板４１内に注入することが望ましい。即
ち、このような条件でＡｓイオンを注入すると、図示し
たようにｎ+ 型高濃度の不純物領域４６が半導体基板４
１の表面から離れた奥深い位置に形成される。
Ａｓイオンをエネルギー５０〜２００kev 、dose２Ｅ１
５〜５Ｅ１５cm-2、傾斜（tilt）角０〜１０deg の条件
下、半導体基板４１内に注入することが望ましい。即
ち、このような条件でＡｓイオンを注入すると、図示し
たようにｎ+ 型高濃度の不純物領域４６が半導体基板４
１の表面から離れた奥深い位置に形成される。
【００３１】次いで、図２（Ｃ）に示したように、前記
高濃度不純物領域の最高不純物濃度の領域まで前記ゲー
ト電極の周囲に位置する半導体基板４１をエッチングし
た後、窒化物を約５００〜２０００Åの厚さに蒸着して
エッチングし、前記ゲートキャップ４５及び前記ゲート
電極４４の両側面と前記エッチングされたゲート酸化膜
４３及び半導体基板４１の一部側面とに窒化物のサイド
ウォール４７を形成する。
高濃度不純物領域の最高不純物濃度の領域まで前記ゲー
ト電極の周囲に位置する半導体基板４１をエッチングし
た後、窒化物を約５００〜２０００Åの厚さに蒸着して
エッチングし、前記ゲートキャップ４５及び前記ゲート
電極４４の両側面と前記エッチングされたゲート酸化膜
４３及び半導体基板４１の一部側面とに窒化物のサイド
ウォール４７を形成する。
【００３２】次いで、砒素（Ａｓ）イオン又はリン
（Ｐ）イオンを半導体基板４１内に注入し前記高濃度不
純物領域４６を覆うようにｎ-型低濃度不純物領域４８
を形成する。この場合、前記イオン注入を施すとき、砒
素（Ａｓ）イオンを注入する場合は、エネルギー５０〜
２００keV 、dose１Ｅ１４〜５Ｅ１４cm-2，傾斜（til
t）角０〜１０deg の条件下で行い、リン（Ｐ）イオン
を注入する場合は、エネルギー３０〜１００keV 、dose
１Ｅ１４〜５Ｅ１４cm -2 、傾斜（tilt）角０〜１０deg
の条件下でイオン注入を行うことが望ましい。
（Ｐ）イオンを半導体基板４１内に注入し前記高濃度不
純物領域４６を覆うようにｎ-型低濃度不純物領域４８
を形成する。この場合、前記イオン注入を施すとき、砒
素（Ａｓ）イオンを注入する場合は、エネルギー５０〜
２００keV 、dose１Ｅ１４〜５Ｅ１４cm-2，傾斜（til
t）角０〜１０deg の条件下で行い、リン（Ｐ）イオン
を注入する場合は、エネルギー３０〜１００keV 、dose
１Ｅ１４〜５Ｅ１４cm -2 、傾斜（tilt）角０〜１０deg
の条件下でイオン注入を行うことが望ましい。
【００３３】そして、このような工程を順次行って図２
（Ｃ）に示した半導体素子を構成した後、図２（Ｄ）に
示したように、前記ゲートキャップ４５を除去する工程
と、前記ゲート電極４４上及び前記高濃度不純物領域４
６が形成された半導体基板４１上にシリサイド層４９を
夫々形成する工程と、を追加して行うこともできる。こ
の場合、前記シリサイド層４９はＴｉ、Ｃｏを蒸着した
後、急速の熱処理（Rapid Thermal Annealing；ＲＴ
Ａ）を施して、該シリサイド層４９を形成する。
（Ｃ）に示した半導体素子を構成した後、図２（Ｄ）に
示したように、前記ゲートキャップ４５を除去する工程
と、前記ゲート電極４４上及び前記高濃度不純物領域４
６が形成された半導体基板４１上にシリサイド層４９を
夫々形成する工程と、を追加して行うこともできる。こ
の場合、前記シリサイド層４９はＴｉ、Ｃｏを蒸着した
後、急速の熱処理（Rapid Thermal Annealing；ＲＴ
Ａ）を施して、該シリサイド層４９を形成する。
【００３４】前記ゲートキャップ４５を除去する理由
は、前記シリサイド層４９の形成時に選択性を確保する
ためである。即ち、前記ゲート電極４４上及び高濃度不
純物領域４６の形成された半導体基板４１上のみにシリ
サイド層を選択的に形成するためである。又、前記高濃
度の不純物領域４６の形成時には、前記Ａｓイオンの代
わりにＢＦ 2 イオンを用い、前記低濃度不純物領域４８
の形成時に、前記Ａｓイオン又はＰイオンの代わりにＢ
Ｆ 2 イオン又はＢイオンを用いることもできる。更に、
前記ゲートキャップ４５は、酸化膜の代わりに窒化膜に
て形成し、前記サイドウォール４７は窒化膜の代わりに
酸化膜にて形成することもできる。
は、前記シリサイド層４９の形成時に選択性を確保する
ためである。即ち、前記ゲート電極４４上及び高濃度不
純物領域４６の形成された半導体基板４１上のみにシリ
サイド層を選択的に形成するためである。又、前記高濃
度の不純物領域４６の形成時には、前記Ａｓイオンの代
わりにＢＦ 2 イオンを用い、前記低濃度不純物領域４８
の形成時に、前記Ａｓイオン又はＰイオンの代わりにＢ
Ｆ 2 イオン又はＢイオンを用いることもできる。更に、
前記ゲートキャップ４５は、酸化膜の代わりに窒化膜に
て形成し、前記サイドウォール４７は窒化膜の代わりに
酸化膜にて形成することもできる。
【００３５】このような本発明の第２実施形態に係る半
導体素子の製造方法においては、前記第１実施形態と同
様な長所を有しながらも、第１実施形態が図１（Ｃ）〜
（Ｄ）に示したように、第１及び第２サイドウォール２
７、２９の形成が２工程必要であるのに対し、第２実施
形態では図２（Ｃ）〜（Ｄ）に示したように、サイドウ
ォール４７の形成が１工程であるので、製造工程を短縮
させることができる。
導体素子の製造方法においては、前記第１実施形態と同
様な長所を有しながらも、第１実施形態が図１（Ｃ）〜
（Ｄ）に示したように、第１及び第２サイドウォール２
７、２９の形成が２工程必要であるのに対し、第２実施
形態では図２（Ｃ）〜（Ｄ）に示したように、サイドウ
ォール４７の形成が１工程であるので、製造工程を短縮
させることができる。
【００３６】
【発明の効果】このような本発明に係る半導体素子の製
造方法において、請求項１記載の発明によれば、ホット
キャリヤによる素子特性の低下を減少させると共に低濃
度の不純物の領域を高濃度不純物領域を充分に囲んで形
成するため、フィールド酸化領域のエッジから発生する
高濃度不純物領域の漏れ電流を最少化することができ、
更に高濃度不純物領域が低濃度不純物領域よりも先に形
成されるため、高濃度不純物領域の活性化（activatio
n）時に低濃度不純物領域が拡散する現象を防止し、シ
ョートチャネルの発生現象を抑制し得るという効果があ
る。
造方法において、請求項１記載の発明によれば、ホット
キャリヤによる素子特性の低下を減少させると共に低濃
度の不純物の領域を高濃度不純物領域を充分に囲んで形
成するため、フィールド酸化領域のエッジから発生する
高濃度不純物領域の漏れ電流を最少化することができ、
更に高濃度不純物領域が低濃度不純物領域よりも先に形
成されるため、高濃度不純物領域の活性化（activatio
n）時に低濃度不純物領域が拡散する現象を防止し、シ
ョートチャネルの発生現象を抑制し得るという効果があ
る。
【００３７】また、第２サイドウォールを形成すること
により、ゲート電極の側面、又はエッチングされた基板
の側面にシリサイド層が形成されず、不純物領域でのみ
シリサイド層が形成され、セルフアライン（self-alig
n）されるシリサイド層を形成することができる。更
に、ゲートキャップの除去工程とシリサイド層の形成工
程とを組み合わせたことにより、不純物領域上にシリサ
イド層が形成される際、ゲート電極上にもシリサイド層
を形成することができる。また、請求項２記載の発明に
よれば、前記高濃度不純物層が半導体基板の表面から離
れており、キャリヤが前記ゲート電極のエッジから半導
体基板の方向に移動するため、ホットキャリヤが半導体
基板の表面から遠い位置から発生し、ゲート酸化膜又は
各サイドウォール内に注入される現象を抑制して、最小
化することができる。
により、ゲート電極の側面、又はエッチングされた基板
の側面にシリサイド層が形成されず、不純物領域でのみ
シリサイド層が形成され、セルフアライン（self-alig
n）されるシリサイド層を形成することができる。更
に、ゲートキャップの除去工程とシリサイド層の形成工
程とを組み合わせたことにより、不純物領域上にシリサ
イド層が形成される際、ゲート電極上にもシリサイド層
を形成することができる。また、請求項２記載の発明に
よれば、前記高濃度不純物層が半導体基板の表面から離
れており、キャリヤが前記ゲート電極のエッジから半導
体基板の方向に移動するため、ホットキャリヤが半導体
基板の表面から遠い位置から発生し、ゲート酸化膜又は
各サイドウォール内に注入される現象を抑制して、最小
化することができる。
【００３８】また、請求項１１記載の発明によれば、請
求項１記載の発明と同様な効果を有しながら、サイドウ
ォールの形成のための工程を減少させて、製造工程を短
縮させることができる。また、上記した請求項以外の請
求項に記載の発明によれば、本発明を実施する際、実施
可能な工程条件とされることができる。
求項１記載の発明と同様な効果を有しながら、サイドウ
ォールの形成のための工程を減少させて、製造工程を短
縮させることができる。また、上記した請求項以外の請
求項に記載の発明によれば、本発明を実施する際、実施
可能な工程条件とされることができる。
【図１】（Ａ）〜（Ｄ）、本発明の第１実施形態に係る
半導体素子の製造工程を示した縦断面図である。
半導体素子の製造工程を示した縦断面図である。
【図２】（Ａ）〜（Ｄ）、本発明の第２実施形態に係る
半導体素子の製造工程を示した縦断面図である。
半導体素子の製造工程を示した縦断面図である。
【図３】従来半導体素子の構成を示した縦断面図であ
る。
る。
２１、４１；半導体基板 ２２、４２；フィールド酸化領域 ２３、４３；ゲート酸化膜 ２４、４４；ゲート電極 ２５、４５；ゲートキャップ ２６、４６；高濃度不純物領域（heavily dopped regio
n ） ２７；第１サイドウォール ２８、４８；低濃度不純物領域（lightly doped regio
n） ２９；第２サイドウォール ３０、４９ ；シリサイド層 ４７；サイドウォール
n ） ２７；第１サイドウォール ２８、４８；低濃度不純物領域（lightly doped regio
n） ２９；第２サイドウォール ３０、４９ ；シリサイド層 ４７；サイドウォール
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (21)
- 【請求項１】半導体基板上にゲート絶縁膜を形成する工
程と、該ゲート絶縁膜上にゲート電極を形成する工程
と、前記ゲート電極上にゲートキャップ（Gate cap）を
形成する工程と、前記ゲート電極の両側に位置する前記
半導体基板内に高濃度不純物領域を形成する工程と、前
記ゲートキャップを包含するゲート電極の側面に第１サ
イドウォールを形成する工程と、前記高濃度不純物領域
の最高不純物濃度の領域まで前記ゲート電極の周囲に位
置する半導体基板をエッチングする工程と、前記半導体
基板内の高濃度不純物領域を覆うように低濃度不純物領
域を形成する工程と、前記第１サイドウォールの表面か
ら前記エッチングされたゲート絶縁膜周囲に位置する部
位を覆うように第２サイドウォールを形成する工程と、
前記ゲートキャップを除去する工程と、前記ゲート電極
及び高濃度不純物領域が形成された半導体基板上に夫々
シリサイド層を形成する工程と、を順次行うことを特徴
とする半導体素子の製造方法。 - 【請求項２】前記高濃度不純物領域は、半導体基板の上
部表面から下方向に離れた位置に形成することを特徴と
する請求項１記載の半導体素子の製造方法。 - 【請求項３】前記ゲート絶縁膜は、約４０〜１００Å厚
さで形成された酸化膜であることを特徴とする請求項１
又は２記載の半導体素子の製造方法。 - 【請求項４】前記ゲート電極は、約１０００〜３０００
Åの厚さのポリシリコン（polysilicon ）を蒸着して形
成されたことを特徴とする請求項１〜３のいずれか１つ
に記載の半導体素子の製造方法。 - 【請求項５】前記ゲートキャップは、約５００〜２００
０Åの厚さの酸化膜（Oxide ）又は窒化膜（Nitride ）
のうち何れか一つを蒸着して形成されたことを特徴とす
る請求項１〜４のいずれか１つに記載の半導体素子の製
造方法。 - 【請求項６】前記第１サイドウォール及び第２サイドウ
ォールのうち少なくとも一方は、約５００〜２０００Å
の厚さの酸化膜又は窒化膜のうち何れか一つで形成され
たことを特徴とする請求項１〜５のいずれか１つに記載
の半導体素子の製造方法。 - 【請求項７】前記高濃度不純物領域及び低濃度不純物領
域は、Ｎ型不純物又はＰ型不純物のうち何れか一つで形
成されたことを特徴とする請求項１〜６のいずれか１つ
に記載の半導体素子の製造方法。 - 【請求項８】前記高濃度不純物領域は、Ａｓ又はＢＦ 2
イオンをエネルギー５０〜２００keV、dose２Ｅ１５〜
５Ｅ１５cm -2 、傾斜（tilt）角０〜１０deg の条件下で
イオン注入を施して形成されたことを特徴とする請求項
１〜７のいずれか１つに記載の半導体素子の製造方法。 - 【請求項９】前記低濃度不純物領域は、Ａｓ又はＢＦ 2
イオンをエネルギー５０〜２００keV 、dose１Ｅ１４〜
５Ｅ１４cm -2 、傾斜（tilt）角０〜１０deg の条件下で
イオン注入を施して形成されたことを特徴とする請求項
１〜８のいずれか１つに記載の半導体素子の製造方法。 - 【請求項１０】前記低濃度不純物領域は、Ｐ又はＢイオ
ンをエネルギー３０〜１００keV 、dose１Ｅ１４〜５Ｅ
１４cm -2 、傾斜（tilt）角０〜１０deg の条件下でイオ
ン注入を施して形成されたことを特徴とする請求項１〜
８のいずれか１つに記載の半導体素子の製造方法。 - 【請求項１１】半導体基板上にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上にゲート電極を形成する工
程と、前記ゲート電極上にゲートキャップを形成する工
程と、前記ゲート電極の両側に位置する半導体基板内に
高濃度不純物領域を夫々形成する工程と、前記高濃度不
純物領域の最高不純物濃度の領域まで前記ゲート電極の
周囲に位置する半導体基板をエッチングする工程と、前
記ゲートキャップ及びゲート電極の両側面とエッチング
された前記ゲート絶縁膜及び半導体基板の一部側 面とに
サイドウォールを夫々形成する工程と、前記半導体基板
内の高濃度不純物領域を囲むように低濃度不純物領域を
形成する工程と、を順次行うことを特徴とする半導体素
子の製造方法。 - 【請求項１２】前記ゲートキャップを除去する工程と、
前記ゲート電極上と前記高濃度不純物領域の形成された
半導体基板上に、シリサイド層を夫々形成する工程と、
を追加して行うことを特徴とする請求項１１記載の半導
体素子の製造方法。 - 【請求項１３】前記高濃度不純物領域は、前記半導体基
板の上部表面から下方向に離れた位置に形成することを
特徴とする請求項１１又は１２記載の半導体素子の製造
方法。 - 【請求項１４】前記ゲート絶縁膜は、約４０〜１００Å
の厚さで形成された酸化膜であることを特徴とする請求
項１１〜１３のいずれか１つに記載の半導体素子の製造
方法。 - 【請求項１５】前記ゲート電極は、約１０００〜３００
０Åの厚さのポリシリコン（poly silicon）を蒸着して
形成されたことを特徴とする請求項１１〜１４のいずれ
か１つに記載の半導体素子の製造方法。 - 【請求項１６】前記ゲートキャップは、約５００〜２０
００Åの厚さの酸化膜又は窒化膜のうち何れか一つを蒸
着して形成されたことを特徴とする請求項１１〜１５の
いずれか１つに記載の半導体素子の製造方法。 - 【請求項１７】前記サイドウォールは、約５００〜２０
００Åの厚さの酸化膜又は窒化膜のうち何れか一つで形
成されたことを特徴とする請求項１１〜１６のいずれか
１つに記載の半導体素子の製造方法。 - 【請求項１８】前記高濃度不純物領域及び低濃度不純物
領域の不純物は、Ｎ型又はＰ型不純物のうち何れか一つ
で形成されたことを特徴とする請求項１１〜１７のいず
れか１つに記載の半導体素子の製造方法。 - 【請求項１９】前記高濃度不純物領域は、Ａｓ又はＢＦ
2 イオンをエネルギー５０〜２００keV 、dose２Ｅ１５
〜５Ｅ１５cm -2 、傾斜（tilt）角０〜１０deg の条件下
でイオン注入を施して形成されたことを特徴とする請求
項１１〜１８のいずれか１つに記載の半導体素子の製造
方法。 - 【請求項２０】前記低濃度不純物領域は、Ａｓ又はＢＦ
2 イオンをエネルギー５０〜２００keV 、dose１Ｅ１４
〜５Ｅ１４cm -2 、傾斜（tilt）角０〜１０deg の条件下
でイオン注入を施して形成されたことを特徴とする請求
項１１〜１９のいずれか１つに記載の半導体素子の製造
方法。 - 【請求項２１】前記低濃度不純物領域は、Ｐ又はＢイオ
ンをエネルギー３０〜１００keV 、dose１Ｅ１４〜５Ｅ
１４cm -2 、傾斜（tilt）角０〜１０deg の条件下でイオ
ン注入を施して形成されたことを特徴とする請求項１１
〜１９のいずれか１つに記載の半導体素子の製造方法。
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