JP3077670B2 - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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- JP3077670B2 JP3077670B2 JP10153302A JP15330298A JP3077670B2 JP 3077670 B2 JP3077670 B2 JP 3077670B2 JP 10153302 A JP10153302 A JP 10153302A JP 15330298 A JP15330298 A JP 15330298A JP 3077670 B2 JP3077670 B2 JP 3077670B2
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Description
【０００１】
【発明の属する技術分野】本発明はヘテロ接合電界効果
トランジスタ（Heterojunction Field Effect Transist
or; HJFETと略する）に関し、特に、低雑音、高出力性
能に優れたHJFETに関する。
トランジスタ（Heterojunction Field Effect Transist
or; HJFETと略する）に関し、特に、低雑音、高出力性
能に優れたHJFETに関する。
【０００２】
【従来の技術】図7は、従来技術によるHJFETの概略を示
す図である。このようなHJFETは、例えば、前田(N.Maed
a)らによる文献（ジャーナル・オブ・アプライド・フィ
ジクス(J.Appl.Phys.)、第81巻、第1552頁、19897年）
に報告されている。図7において、符号40は半絶縁性（S
emi Insulating; S.I.と略する）インジウム燐（InP）
基板、41はアンドープのインジウムアルミニウム砒素
（InAlAs）バッファ層、42はインジウムガリウム砒素
（InGaAs）チャネル層、44AはアンドープのInAlAsスペ
ーサ層、44Bはn形InAlAs電子供給層、44CはアンドープI
nAlAsショットキー層、44Dはn形InAlAs第一キャップ
層、46はn形InGaAs第二キャップ層である。
す図である。このようなHJFETは、例えば、前田(N.Maed
a)らによる文献（ジャーナル・オブ・アプライド・フィ
ジクス(J.Appl.Phys.)、第81巻、第1552頁、19897年）
に報告されている。図7において、符号40は半絶縁性（S
emi Insulating; S.I.と略する）インジウム燐（InP）
基板、41はアンドープのインジウムアルミニウム砒素
（InAlAs）バッファ層、42はインジウムガリウム砒素
（InGaAs）チャネル層、44AはアンドープのInAlAsスペ
ーサ層、44Bはn形InAlAs電子供給層、44CはアンドープI
nAlAsショットキー層、44Dはn形InAlAs第一キャップ
層、46はn形InGaAs第二キャップ層である。
【０００３】ここで、n形InGaAs第二キャップ層46に接
してソース電極7Sとドレイン電極7Dとが形成されてお
り、オーム性接触がとられている。さらに、n形層46、4
4Dの一部を除去したリセス部（凹部）には、アンドープ
InAlAs層44Cに接してゲート電極8が形成され、ショット
キー性接触がとられている。図8は、従来技術によるHJF
ETのn形InGaAs第二キャップ層46からInGaAsチャネル層4
2までの間における伝導帯エネルギーの概略図を示した
ものである。このように、従来のHJFETでは、n形InAlAs
層44B・44Dが空乏化して伝導帯が湾曲するため、第二キ
ャップ層46と第一キャップ層44Dとの間と、チャネル層4
2と電子供給層44Bとの間に形成されるポテンシャル障壁
が薄層化されるため、トンネル効果により、電子がキャ
ップ層46とチャネル層42の間を容易に透過できるように
なる。このため、熱処理等のアロイ処理を行わなくて
も、ソース電極とドレイン電極とのオーム性接触を実現
できる。
してソース電極7Sとドレイン電極7Dとが形成されてお
り、オーム性接触がとられている。さらに、n形層46、4
4Dの一部を除去したリセス部（凹部）には、アンドープ
InAlAs層44Cに接してゲート電極8が形成され、ショット
キー性接触がとられている。図8は、従来技術によるHJF
ETのn形InGaAs第二キャップ層46からInGaAsチャネル層4
2までの間における伝導帯エネルギーの概略図を示した
ものである。このように、従来のHJFETでは、n形InAlAs
層44B・44Dが空乏化して伝導帯が湾曲するため、第二キ
ャップ層46と第一キャップ層44Dとの間と、チャネル層4
2と電子供給層44Bとの間に形成されるポテンシャル障壁
が薄層化されるため、トンネル効果により、電子がキャ
ップ層46とチャネル層42の間を容易に透過できるように
なる。このため、熱処理等のアロイ処理を行わなくて
も、ソース電極とドレイン電極とのオーム性接触を実現
できる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
HJFETでは、InAlAsとInGaAsとの間の伝導帯におけるオ
フセット量（△Ｅｃ）が約0.51eVと高いため、第二キャ
ップ層46と第一キャップ層44Dとの界面およびチャネル
層42とスペーサ層44Aとの界面に形成される電子に対す
る障壁が高くなり、キャップ層とチャネル層との間の接
触抵抗が高いという問題点があった。このような構造に
おいて、アロイ処理無しでオーミック接触をとった場合
には、接触抵抗の増大により、ソース抵抗及びドレイン
抵抗が増大し、ＨＪＦＥＴの電力利得が低下するととも
に、雑音指数が増大し、従って、大信号動作時の電力付
加効率が低下するといった問題点があった。本発明の目
的は、ソース抵抗及びドレイン抵抗を低減することによ
り上記の問題点を解消し、雑音特性、高出力特性に優れ
たHJFETを提供することにある。
HJFETでは、InAlAsとInGaAsとの間の伝導帯におけるオ
フセット量（△Ｅｃ）が約0.51eVと高いため、第二キャ
ップ層46と第一キャップ層44Dとの界面およびチャネル
層42とスペーサ層44Aとの界面に形成される電子に対す
る障壁が高くなり、キャップ層とチャネル層との間の接
触抵抗が高いという問題点があった。このような構造に
おいて、アロイ処理無しでオーミック接触をとった場合
には、接触抵抗の増大により、ソース抵抗及びドレイン
抵抗が増大し、ＨＪＦＥＴの電力利得が低下するととも
に、雑音指数が増大し、従って、大信号動作時の電力付
加効率が低下するといった問題点があった。本発明の目
的は、ソース抵抗及びドレイン抵抗を低減することによ
り上記の問題点を解消し、雑音特性、高出力特性に優れ
たHJFETを提供することにある。
【０００５】
【課題を解決するための手段】前記目的を達成するため
本発明は、ヘテロ接合電界効果トランジスタにおいて、
基板上に、チャネル層と、アンドープのスペーサ層と、
少なくとも一層のｎ形層を含む電子供給層と、アンドー
プのショットキー層と、少なくとも一層のｎ形層を含む
第一のキャップ層と、第二のキャップ層と、少なくとも
一層のｎ形層を含む第三のキャップ層とが順次形成さ
れ、該第三のキャップ層上にソース電極とドレイン電極
とが形成されるとともに、前記ショットキー層に接して
ゲート電極が形成され、前記第二のキャップ層の電子親
和力が、前記第一のキャップ層の電子親和力より大きい
とともに、前記第三のキャップ層の電子親和力よりも小
さく、かつ、前記アンドープのスペーサ層の電子親和力
が前記電子供給層の電子親和力より大きいとともに、前
記チャネル層の電子親和力より小さいことを特徴とす
る。
本発明は、ヘテロ接合電界効果トランジスタにおいて、
基板上に、チャネル層と、アンドープのスペーサ層と、
少なくとも一層のｎ形層を含む電子供給層と、アンドー
プのショットキー層と、少なくとも一層のｎ形層を含む
第一のキャップ層と、第二のキャップ層と、少なくとも
一層のｎ形層を含む第三のキャップ層とが順次形成さ
れ、該第三のキャップ層上にソース電極とドレイン電極
とが形成されるとともに、前記ショットキー層に接して
ゲート電極が形成され、前記第二のキャップ層の電子親
和力が、前記第一のキャップ層の電子親和力より大きい
とともに、前記第三のキャップ層の電子親和力よりも小
さく、かつ、前記アンドープのスペーサ層の電子親和力
が前記電子供給層の電子親和力より大きいとともに、前
記チャネル層の電子親和力より小さいことを特徴とす
る。
【０００６】尚、上記請求項１に記載された構造のう
ち、前記アンドープのスペーサ層の電子親和力が前記電
子供給層の電子親和力より大きいとともに、前記チャネ
ル層の電子親和力より小さいという構造上の要件につい
ては、オプションとしても良い。すなわち、ヘテロ接合
電界効果トランジスタにおいて、基板上に、チャネル層
と、アンドープのスペーサ層と、少なくとも一層のｎ形
層を含む電子供給層と、アンドープのショットキー層
と、少なくとも一層のｎ形層を含む第一のキャップ層
と、第二のキャップ層と、少なくとも一層のｎ形層を含
む第三のキャップ層とが順次形成され、該第三のキャッ
プ層上にソース電極とドレイン電極とが形成されるとと
もに、前記ショットキー層に接してゲート電極が形成さ
れ、前記第二のキャップ層の電子親和力が、前記第一の
キャップ層の電子親和力より大きく、かつ、前記第三の
キャップ層の電子親和力よりも小さいことのみを要件と
する構造を有するトランジスタについても、もちろん本
願発明の目的は達成可能である。逆に、請求項１に記載
された構造のうち、前記第二のキャップ層の電子親和力
が、前記第一のキャップ層の電子親和力より大きく、か
つ、前記第三のキャップ層の電子親和力よりも小さいと
いう要件についてオプションとしても良い。
ち、前記アンドープのスペーサ層の電子親和力が前記電
子供給層の電子親和力より大きいとともに、前記チャネ
ル層の電子親和力より小さいという構造上の要件につい
ては、オプションとしても良い。すなわち、ヘテロ接合
電界効果トランジスタにおいて、基板上に、チャネル層
と、アンドープのスペーサ層と、少なくとも一層のｎ形
層を含む電子供給層と、アンドープのショットキー層
と、少なくとも一層のｎ形層を含む第一のキャップ層
と、第二のキャップ層と、少なくとも一層のｎ形層を含
む第三のキャップ層とが順次形成され、該第三のキャッ
プ層上にソース電極とドレイン電極とが形成されるとと
もに、前記ショットキー層に接してゲート電極が形成さ
れ、前記第二のキャップ層の電子親和力が、前記第一の
キャップ層の電子親和力より大きく、かつ、前記第三の
キャップ層の電子親和力よりも小さいことのみを要件と
する構造を有するトランジスタについても、もちろん本
願発明の目的は達成可能である。逆に、請求項１に記載
された構造のうち、前記第二のキャップ層の電子親和力
が、前記第一のキャップ層の電子親和力より大きく、か
つ、前記第三のキャップ層の電子親和力よりも小さいと
いう要件についてオプションとしても良い。
【０００７】さらに、請求項２に記載のＨＪＦＥＴにお
いては、請求項１記載のヘテロ接合電界効果トランジス
タにおいて、前記第二のキャップ層の電子親和力が、前
記第一のキャップ層側から前記第三のキャップ層側へ向
かうにしたがって、次第に増加するように形成されてい
ることを特徴とする。請求項３に記載のＨＪＦＥＴにお
いては、請求項１記載のヘテロ接合電界効果トランジス
タにおいて、前記アンドープのスペーサ層の電子親和力
が、前記電子供給層側から前記チャネル層側へ向かって
次第に増加するように形成されていることを特徴とす
る。
いては、請求項１記載のヘテロ接合電界効果トランジス
タにおいて、前記第二のキャップ層の電子親和力が、前
記第一のキャップ層側から前記第三のキャップ層側へ向
かうにしたがって、次第に増加するように形成されてい
ることを特徴とする。請求項３に記載のＨＪＦＥＴにお
いては、請求項１記載のヘテロ接合電界効果トランジス
タにおいて、前記アンドープのスペーサ層の電子親和力
が、前記電子供給層側から前記チャネル層側へ向かって
次第に増加するように形成されていることを特徴とす
る。
【０００８】請求項４に記載のＨＪＦＥＴにおいては、
請求項１から３までのいずれか１項に記載されたヘテロ
接合電界効果トランジスタであって、前記チャネル層お
よび前記第三のキャップ層が、インジウムガリウム砒素
からなるとともに、前記電子供給層、前記ショットキー
層および前記第一のキャップ層が、インジウムアルミニ
ウム砒素からなり、かつ、前記アンドープのスペーサ層
および前記第二のキャップ層が、インジウムアルミニウ
ムガリウム砒素からなることを特徴とする。請求項５に
記載のＨＪＦＥＴにおいては、請求項１から３までのい
ずれか１項に記載されたヘテロ接合電界効果トランジス
タであって、前記チャネル層および前記第三のキャップ
層が、インジウムガリウム砒素からなるとともに、前記
電子供給層、前記ショットキー層および前記第一のキャ
ップ層がインジウムアルミニウム砒素からなり、かつ、
前記スペーサ層および前記第二のキャップ層が、インジ
ウム燐からなることを特徴とする。
請求項１から３までのいずれか１項に記載されたヘテロ
接合電界効果トランジスタであって、前記チャネル層お
よび前記第三のキャップ層が、インジウムガリウム砒素
からなるとともに、前記電子供給層、前記ショットキー
層および前記第一のキャップ層が、インジウムアルミニ
ウム砒素からなり、かつ、前記アンドープのスペーサ層
および前記第二のキャップ層が、インジウムアルミニウ
ムガリウム砒素からなることを特徴とする。請求項５に
記載のＨＪＦＥＴにおいては、請求項１から３までのい
ずれか１項に記載されたヘテロ接合電界効果トランジス
タであって、前記チャネル層および前記第三のキャップ
層が、インジウムガリウム砒素からなるとともに、前記
電子供給層、前記ショットキー層および前記第一のキャ
ップ層がインジウムアルミニウム砒素からなり、かつ、
前記スペーサ層および前記第二のキャップ層が、インジ
ウム燐からなることを特徴とする。
【０００９】請求項６に記載のＨＪＦＥＴにおいては、
請求項１から３までのいずれか１項に記載のヘテロ接合
電界効果トランジスタであって、前記チャネル層および
前記第三のキャップ層が、インジウムガリウム砒素から
なり、前記電子供給層、前記ショットキー層および前記
第一のキャップ層がインジウムアルミニウム砒素からな
り、前記アンドープのスペーサ層が、組成式In1-x-yAlx
GayAs（0≦x<1,0≦y<1）で表されるインジウムアルミニ
ウムガリウム砒素からなるとともに、組成比xが前記電
子供給層側から前記チャネル層側に向かうにしたがって
減少し、かつ、前記第二のキャップ層が、組成式In
1-z-uAlzGauAs（0≦z<1,0≦u<1）で表されるインジウム
アルミニウムガリウム砒素からなるとともに、組成比z
が前記第一のキャップ層側から前記第三のキャップ層に
向かって次第に減少することを特徴とする。
請求項１から３までのいずれか１項に記載のヘテロ接合
電界効果トランジスタであって、前記チャネル層および
前記第三のキャップ層が、インジウムガリウム砒素から
なり、前記電子供給層、前記ショットキー層および前記
第一のキャップ層がインジウムアルミニウム砒素からな
り、前記アンドープのスペーサ層が、組成式In1-x-yAlx
GayAs（0≦x<1,0≦y<1）で表されるインジウムアルミニ
ウムガリウム砒素からなるとともに、組成比xが前記電
子供給層側から前記チャネル層側に向かうにしたがって
減少し、かつ、前記第二のキャップ層が、組成式In
1-z-uAlzGauAs（0≦z<1,0≦u<1）で表されるインジウム
アルミニウムガリウム砒素からなるとともに、組成比z
が前記第一のキャップ層側から前記第三のキャップ層に
向かって次第に減少することを特徴とする。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の第１の実施
の形態として示したHJFETの構造を示す構造断面図であ
る。図1において、符号10は半絶縁性（S.I.）InP基板、
11はアンドープInAlAsバッファ層、12はアンドープInGa
Asチャネル層、13はアンドープ・インジウムアルミニウ
ムガリウム砒素（InAlGaAs）スペーサ層、14Aはアンド
ープInAlAs層、14Bはシリコン（Si）単原子層、14Cはア
ンドープInAlAsショットキー層、14DはSi単原子層、14E
はアンドープInAlAs層、15はInAlGaAs第二キャップ層、
16はn形InGaAs第三キャップ層である。アンドープInAlA
s層14AとSi単原子層14Bは電子供給層を形成し、Si単原
子層14DとアンドープInAlAs層14Eは第一キャップ層を形
成する。アンドープInGaAs層12のアンドープInAlGaAsス
ペーサ層13との界面近傍には、二次元電子ガスが生成さ
れる。ここで、n形InGaAsキャップ層16に接してソース
電極7S、ドレイン電極7Dが形成され、オーム性接触がと
られている。さらに、半導体層16、15、14E、14Dの一部
を除去したリセス部には、アンドープInAlAs層14Cに接
してゲート電極8が形成され、ショットキー性接触がと
られている。このようなHJFETは以下のようにして作製
される。(100)S.I.InP基板10上に、例えば分子線エピタ
キシャル（Molucular Beam Epitaxy; 「MBE」と略す
る）成長法により、下記の表１に示す順および膜厚で順
次成長させる。
て図面を参照して説明する。図１は本発明の第１の実施
の形態として示したHJFETの構造を示す構造断面図であ
る。図1において、符号10は半絶縁性（S.I.）InP基板、
11はアンドープInAlAsバッファ層、12はアンドープInGa
Asチャネル層、13はアンドープ・インジウムアルミニウ
ムガリウム砒素（InAlGaAs）スペーサ層、14Aはアンド
ープInAlAs層、14Bはシリコン（Si）単原子層、14Cはア
ンドープInAlAsショットキー層、14DはSi単原子層、14E
はアンドープInAlAs層、15はInAlGaAs第二キャップ層、
16はn形InGaAs第三キャップ層である。アンドープInAlA
s層14AとSi単原子層14Bは電子供給層を形成し、Si単原
子層14DとアンドープInAlAs層14Eは第一キャップ層を形
成する。アンドープInGaAs層12のアンドープInAlGaAsス
ペーサ層13との界面近傍には、二次元電子ガスが生成さ
れる。ここで、n形InGaAsキャップ層16に接してソース
電極7S、ドレイン電極7Dが形成され、オーム性接触がと
られている。さらに、半導体層16、15、14E、14Dの一部
を除去したリセス部には、アンドープInAlAs層14Cに接
してゲート電極8が形成され、ショットキー性接触がと
られている。このようなHJFETは以下のようにして作製
される。(100)S.I.InP基板10上に、例えば分子線エピタ
キシャル（Molucular Beam Epitaxy; 「MBE」と略す
る）成長法により、下記の表１に示す順および膜厚で順
次成長させる。
【００１１】表１ アンドープIn0.52Al0.48As層11…200nm アンドープIn0.53Ga0.47As層12…15nm アンドープIn0.52Al0.24Ga0.24As層13…1.5nm アンドープIn0.52Al0.48As層14A…1.5nm Si単原子層（3×1012/cm3）14B アンドープIn0.52Al0.48As層14C…30nm Si単原子層（5×1012/cm3）14D アンドープIn0.52Al0.48As層14E…1.5nm アンドープIn0.52Al0.12Ga0.36As層15…1.5nm n形In0.53Ga0.47As層（不純物濃度1x1019/cm3）16…20n
m
m
【００１２】次に、エピタキシャル層構造の一部をアン
ドープInAlAsバッファ層11が露出するまでエッチング除
去することにより素子間分離メサを形成する。さらに、
n形InGaAs第三キャップ層16上には、例えばMo/Ti/Pt/Au
などの金属を蒸着することにより、ソース電極7S、ドレ
イン電極7Dをそれぞれ形成し、オーム性接触をとる。最
後に、半導体層16・15・14E・14Dの一部をエッチング除
去することにより露出したアンドープInAlAsショットキ
ー層14C上に、例えば、Mo/Ti/Pt/Auなどの金属を蒸着す
ることにより、ゲート電極8を形成し、ショットキー接
触をとる。このようにして、図1のようなHJFETが作製さ
れる。
ドープInAlAsバッファ層11が露出するまでエッチング除
去することにより素子間分離メサを形成する。さらに、
n形InGaAs第三キャップ層16上には、例えばMo/Ti/Pt/Au
などの金属を蒸着することにより、ソース電極7S、ドレ
イン電極7Dをそれぞれ形成し、オーム性接触をとる。最
後に、半導体層16・15・14E・14Dの一部をエッチング除
去することにより露出したアンドープInAlAsショットキ
ー層14C上に、例えば、Mo/Ti/Pt/Auなどの金属を蒸着す
ることにより、ゲート電極8を形成し、ショットキー接
触をとる。このようにして、図1のようなHJFETが作製さ
れる。
【００１３】このようなHJFETの第三キャップ層16とチ
ャネル層12間における伝導帯エネルギーの概略図を図２
に示す。In0.52Al0.48As/ In0.53Ga0.47Asを直接接続し
た場合の伝導帯オフセット量は約0.51eVであるのに対
し、In0.52Al0.12Ga0.36As/ In 0.53Ga0.47As界面では約
0.13eV、In0.52Al0.24Ga0.24As/ In0.53Ga0.47As界面で
は約0.26eVと低くなる。従って、InAlGaAs層13・15をIn
AlAsとした従来の場合（比較のため、図２において、そ
の伝導帯エネルギーを点線で示した）と比べて、InGaAs
層16とInAlAs層14Eとの間に形成される電子障壁が低下
して、キャップ層と電子供給層との間を電子が透過する
際のトンネル確率が増加する。更に、InGaAs層12とInAl
As層14Aとの間に形成される電子障壁も低下して、チャ
ネル層と−電子供給層との間を電子が透過する際のトン
ネル確率が増加する。したがって、キャップ層とチャネ
ル層との間の接触抵抗が減少し、ソース抵抗及びドレイ
ン抵抗が低減できる。
ャネル層12間における伝導帯エネルギーの概略図を図２
に示す。In0.52Al0.48As/ In0.53Ga0.47Asを直接接続し
た場合の伝導帯オフセット量は約0.51eVであるのに対
し、In0.52Al0.12Ga0.36As/ In 0.53Ga0.47As界面では約
0.13eV、In0.52Al0.24Ga0.24As/ In0.53Ga0.47As界面で
は約0.26eVと低くなる。従って、InAlGaAs層13・15をIn
AlAsとした従来の場合（比較のため、図２において、そ
の伝導帯エネルギーを点線で示した）と比べて、InGaAs
層16とInAlAs層14Eとの間に形成される電子障壁が低下
して、キャップ層と電子供給層との間を電子が透過する
際のトンネル確率が増加する。更に、InGaAs層12とInAl
As層14Aとの間に形成される電子障壁も低下して、チャ
ネル層と−電子供給層との間を電子が透過する際のトン
ネル確率が増加する。したがって、キャップ層とチャネ
ル層との間の接触抵抗が減少し、ソース抵抗及びドレイ
ン抵抗が低減できる。
【００１４】また、InAlGaAsで形成されるアンドープの
スペーサ層13の伝導帯は、フェルミレベルより高エネル
ギーになるため、熱平衡状態でこのInAlGaAs層13中の電
子濃度は十分低くでき、さらに、伝導帯のオフセット量
の減少によるシートキャリア濃度の低下や電子移動度の
低下といった、ＨＪＦＥＴの性能に対する悪影響も回避
される。
スペーサ層13の伝導帯は、フェルミレベルより高エネル
ギーになるため、熱平衡状態でこのInAlGaAs層13中の電
子濃度は十分低くでき、さらに、伝導帯のオフセット量
の減少によるシートキャリア濃度の低下や電子移動度の
低下といった、ＨＪＦＥＴの性能に対する悪影響も回避
される。
【００１５】次に、本発明の第２の実施の形態について
説明する。図3は、第２の実施の形態として示すHJFETの
構造図である。図3において、符号20はS.I.InP基板、21
はアンドープIn0.52Al0.48Asバッファ層、22はアンドー
プIn0.53Ga0.47Asチャネル層、23はアンドープIn0.52Al
xAl0.48-xAsスペーサ層（x=0.24→0.48）、24BはSi単原
子層を含む電子供給層、24CはアンドープIn0.52Al0.48A
sショットキー層、24DはSi単原子層を含む第一キャップ
層、25はアンドープIn0.52AlyAl0.48-yAs第二キャップ
層（y=0.48→0.12）、26はn形In0.53Ga0.47As第三キャ
ップ層である。アンドープInGaAs層22のアンドープInAl
GaAsスペーサ層23との界面近傍には、二次元電子ガスが
生成される。ここで、n形InGaAs第三キャップ層26に接
してソース電極7S、ドレイン電極7Dが形成され、オーム
性接触がとられている。さらに、半導体層26、25、24D
の一部を除去したリセス部には、アンドープInAlAs層24
Cに接してゲート電極8が形成され、ショットキー性接触
がとられている。
説明する。図3は、第２の実施の形態として示すHJFETの
構造図である。図3において、符号20はS.I.InP基板、21
はアンドープIn0.52Al0.48Asバッファ層、22はアンドー
プIn0.53Ga0.47Asチャネル層、23はアンドープIn0.52Al
xAl0.48-xAsスペーサ層（x=0.24→0.48）、24BはSi単原
子層を含む電子供給層、24CはアンドープIn0.52Al0.48A
sショットキー層、24DはSi単原子層を含む第一キャップ
層、25はアンドープIn0.52AlyAl0.48-yAs第二キャップ
層（y=0.48→0.12）、26はn形In0.53Ga0.47As第三キャ
ップ層である。アンドープInGaAs層22のアンドープInAl
GaAsスペーサ層23との界面近傍には、二次元電子ガスが
生成される。ここで、n形InGaAs第三キャップ層26に接
してソース電極7S、ドレイン電極7Dが形成され、オーム
性接触がとられている。さらに、半導体層26、25、24D
の一部を除去したリセス部には、アンドープInAlAs層24
Cに接してゲート電極8が形成され、ショットキー性接触
がとられている。
【００１６】このようなHJFETは、(100)S.I.InP基板20
上に、例えばMBE成長法により、以上のエピタキシャル
層構造を成長後、第一の実施の形態として示したＨＪＦ
ＥＴの場合と同様の製造プロセスを用いることにより実
現できる。上記のＨＪＦＥＴの第三キャップ層26とチャ
ネル層22との間における伝導帯エネルギーの概略図を図
4に示す。前述のように、In0.52Al0.48As/ In0.53Ga
0.47Asを直接接続した場合の伝導帯オフセット量は約0.
51eVであるのに対し、本実施の形態として示したＨＪＦ
ＥＴの場合には、In0.52Ａl0.12Ga0.36As/ In0.53Ga0
.47As界面のオフセット量が約0.13eV、In0.52Al0.24Ga
0.24As/ In0.53Ga0.47As界面のオフセット量が約0.26eV
と従来の構造のＨＪＦＥＴに比べて低い。
上に、例えばMBE成長法により、以上のエピタキシャル
層構造を成長後、第一の実施の形態として示したＨＪＦ
ＥＴの場合と同様の製造プロセスを用いることにより実
現できる。上記のＨＪＦＥＴの第三キャップ層26とチャ
ネル層22との間における伝導帯エネルギーの概略図を図
4に示す。前述のように、In0.52Al0.48As/ In0.53Ga
0.47Asを直接接続した場合の伝導帯オフセット量は約0.
51eVであるのに対し、本実施の形態として示したＨＪＦ
ＥＴの場合には、In0.52Ａl0.12Ga0.36As/ In0.53Ga0
.47As界面のオフセット量が約0.13eV、In0.52Al0.24Ga
0.24As/ In0.53Ga0.47As界面のオフセット量が約0.26eV
と従来の構造のＨＪＦＥＴに比べて低い。
【００１７】従って、InAlGaAs層23、25をInAlAsとした
従来の場合（図４中において、比較のために、従来のＨ
ＪＦＥＴの伝導帯エネルギーを点線で示した）と比べ
て、InGaAs層26とInAlAs層24Cとの間に形成される電子
障壁が低下して、キャップ層−電子供給層間を電子が透
過する際のトンネル確率が増加する。更に、InGaAs層22
とInAlAs層24Cとの間に形成される電子障壁も低下し
て、チャネル層−電子供給層間を電子が透過する際のト
ンネル確率が増加する。
従来の場合（図４中において、比較のために、従来のＨ
ＪＦＥＴの伝導帯エネルギーを点線で示した）と比べ
て、InGaAs層26とInAlAs層24Cとの間に形成される電子
障壁が低下して、キャップ層−電子供給層間を電子が透
過する際のトンネル確率が増加する。更に、InGaAs層22
とInAlAs層24Cとの間に形成される電子障壁も低下し
て、チャネル層−電子供給層間を電子が透過する際のト
ンネル確率が増加する。
【００１８】これにより、キャップ層とチャネル層との
間の接触抵抗が減少し、ソース抵抗及びドレイン抵抗が
低減される。また、InAlGaAsスペーサ層23の伝導帯はフ
ェルミレベルより高エネルギーになるため、熱平衡状態
でInAlGaAs層23を占める電子濃度は十分に低く、伝導帯
のオフセット量の減少に起因するシートキャリア濃度の
低下や電子移動度低下といったＨＪＦＥＴの性能に与え
る悪影響も回避される。
間の接触抵抗が減少し、ソース抵抗及びドレイン抵抗が
低減される。また、InAlGaAsスペーサ層23の伝導帯はフ
ェルミレベルより高エネルギーになるため、熱平衡状態
でInAlGaAs層23を占める電子濃度は十分に低く、伝導帯
のオフセット量の減少に起因するシートキャリア濃度の
低下や電子移動度低下といったＨＪＦＥＴの性能に与え
る悪影響も回避される。
【００１９】次に本発明の第３の実施の形態について説
明する。図5は、本発明の第３の実施の形態として示し
たHJFETの構造図である。図5において、符号30はS.I.In
P基板、31はアンドープIn0.52Al0.48Asバッファ層、32
はアンドープIn0.53Ga0.47Asチャネル層、33はアンドー
プInPスペーサ層、34Bはn形 In0.52Al0.48As電子供給
層、34CはアンドープIn0.52Al0.48Asショットキー層、3
4Dはn形 In0.52Al0.48As第一キャップ層、35はn形InP第
二キャップ層、36はn形In0.53Ga0.47As第三キャップ層
である。アンドープInGaAs層32のアンドープInPスペー
サ層33との界面近傍には、二次元電子ガスが生成され
る。ここで、n形InGaAs第三キャップ層36に接してソー
ス電極7S、ドレイン電極7Dが形成され、オーム性接触が
とられている。さらに、半導体層36、35、34Dの一部を
除去したリセス部には、アンドープInAlAs層34Cに接し
てゲート電極8が形成され、ショットキー性接触がとら
れている。
明する。図5は、本発明の第３の実施の形態として示し
たHJFETの構造図である。図5において、符号30はS.I.In
P基板、31はアンドープIn0.52Al0.48Asバッファ層、32
はアンドープIn0.53Ga0.47Asチャネル層、33はアンドー
プInPスペーサ層、34Bはn形 In0.52Al0.48As電子供給
層、34CはアンドープIn0.52Al0.48Asショットキー層、3
4Dはn形 In0.52Al0.48As第一キャップ層、35はn形InP第
二キャップ層、36はn形In0.53Ga0.47As第三キャップ層
である。アンドープInGaAs層32のアンドープInPスペー
サ層33との界面近傍には、二次元電子ガスが生成され
る。ここで、n形InGaAs第三キャップ層36に接してソー
ス電極7S、ドレイン電極7Dが形成され、オーム性接触が
とられている。さらに、半導体層36、35、34Dの一部を
除去したリセス部には、アンドープInAlAs層34Cに接し
てゲート電極8が形成され、ショットキー性接触がとら
れている。
【００２０】このようなHJFETは、(100)S.I.InP基板30
上に、例えば有機金属気相エピタキシャル（Organometa
llic Vapor Phase Epitaxy; 以下、「OMVPE」と略す
る）成長法により、上記のエピタキシャル層構造を成長
後、第一の実施の形態において説明したものと同様の製
造プロセスを用いることにより、作製される。
上に、例えば有機金属気相エピタキシャル（Organometa
llic Vapor Phase Epitaxy; 以下、「OMVPE」と略す
る）成長法により、上記のエピタキシャル層構造を成長
後、第一の実施の形態において説明したものと同様の製
造プロセスを用いることにより、作製される。
【００２１】本実施の形態に示したHJFETにおいて、第
三キャップ層36とチャネル層32との間における伝導帯エ
ネルギーの概略図を図6に示す。In0.52Al0.48As/ In
0.53Ga0 .47Asを直接接続した場合の伝導帯オフセット量
は、前述の通り約0.51eVであるのに対し、InP/ In0.53G
a0.47As界面のオフセット量は約0.28eVと低い。このた
め、InP層33、35をInAlAsとした従来の場合と比べて、I
nGaAs層36とInAlAs層34Dの間に形成される電子障壁が低
下し、キャップ層と電子供給層との間を電子が透過する
際のトンネル確率が増加する。更に、InGaAs層32とInAl
As層34Bの間に形成される電子障壁も低下して、チャネ
ル層と電子供給層との間を電子が透過する際のトンネル
確率が増加する。したがって、キャップ層とチャネル層
との間の接触抵抗が減少し、ソース抵抗及びドレイン抵
抗が低減される。また、InPスペーサ層33の伝導帯は、
フェルミレベルより高エネルギーになるため、熱平衡状
態でInP層33を占める電子濃度は十分低くなり、伝導帯
オフセットの減少に起因するシートキャリア濃度の低下
や電子移動度の低下といった悪影響も回避される。
三キャップ層36とチャネル層32との間における伝導帯エ
ネルギーの概略図を図6に示す。In0.52Al0.48As/ In
0.53Ga0 .47Asを直接接続した場合の伝導帯オフセット量
は、前述の通り約0.51eVであるのに対し、InP/ In0.53G
a0.47As界面のオフセット量は約0.28eVと低い。このた
め、InP層33、35をInAlAsとした従来の場合と比べて、I
nGaAs層36とInAlAs層34Dの間に形成される電子障壁が低
下し、キャップ層と電子供給層との間を電子が透過する
際のトンネル確率が増加する。更に、InGaAs層32とInAl
As層34Bの間に形成される電子障壁も低下して、チャネ
ル層と電子供給層との間を電子が透過する際のトンネル
確率が増加する。したがって、キャップ層とチャネル層
との間の接触抵抗が減少し、ソース抵抗及びドレイン抵
抗が低減される。また、InPスペーサ層33の伝導帯は、
フェルミレベルより高エネルギーになるため、熱平衡状
態でInP層33を占める電子濃度は十分低くなり、伝導帯
オフセットの減少に起因するシートキャリア濃度の低下
や電子移動度の低下といった悪影響も回避される。
【００２２】以上、本発明の実施の形態として３通りの
形態について説明したが、本発明の範囲は、上記の実施
の形態に示されている構造に限定されず、本発明の技術
的思想の範囲内において、各種態様を含むことは勿論で
ある。
形態について説明したが、本発明の範囲は、上記の実施
の形態に示されている構造に限定されず、本発明の技術
的思想の範囲内において、各種態様を含むことは勿論で
ある。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
チャネル層、アンドープ・スペーサ層、電子供給層、ア
ンドープ・ショットキー層、第一キャップ層、第二キャ
ップ層、第三キャップ層を有するHJFETにおいて、第二
キャップ層の電子親和力を第一キャップ層より大きく、
且つ、第三キャップ層より小さくすることにより、第三
キャップ層−第一キャップ層間における伝導帯オフセッ
トが減少、電子障壁が低下して、電子がキャップ層とシ
ョットキー層の間を透過する際のトンネル確率が増加す
る。
チャネル層、アンドープ・スペーサ層、電子供給層、ア
ンドープ・ショットキー層、第一キャップ層、第二キャ
ップ層、第三キャップ層を有するHJFETにおいて、第二
キャップ層の電子親和力を第一キャップ層より大きく、
且つ、第三キャップ層より小さくすることにより、第三
キャップ層−第一キャップ層間における伝導帯オフセッ
トが減少、電子障壁が低下して、電子がキャップ層とシ
ョットキー層の間を透過する際のトンネル確率が増加す
る。
【００２４】また、スペーサ層の電子親和力を電子供給
層より大きく、且つ、チャネル層より小さくすることに
より、電子供給層−チャネル層間における伝導帯オフセ
ットが減少、電子障壁が低下して、電子がショットキー
層とチャネル層の間を透過する際のトンネル確率が増加
する。このため、アロイ処理無しにソース抵抗、ドレイ
ン抵抗を低減でき、素子の信頼性が向上すると共に、雑
音性能、電力性能に寄与するところ大である。
層より大きく、且つ、チャネル層より小さくすることに
より、電子供給層−チャネル層間における伝導帯オフセ
ットが減少、電子障壁が低下して、電子がショットキー
層とチャネル層の間を透過する際のトンネル確率が増加
する。このため、アロイ処理無しにソース抵抗、ドレイ
ン抵抗を低減でき、素子の信頼性が向上すると共に、雑
音性能、電力性能に寄与するところ大である。
【図１】 本発明の第１の実施の形態として示したHJFE
Tの構造図である。
Tの構造図である。
【図２】 本発明の第１の実施の形態として示したＨＪ
ＦＥＴの伝導帯エネルギー図である。
ＦＥＴの伝導帯エネルギー図である。
【図３】 本発明の第２の実施の形態として示したHJFE
Tの構造図である。
Tの構造図である。
【図４】 本発明の第２の実施の形態として示したＨＪ
ＦＥＴの伝導帯エネルギー図である。
ＦＥＴの伝導帯エネルギー図である。
【図５】 本発明の第３の実施の形態として示したＨＪ
ＦＥＴの構造図である。
ＦＥＴの構造図である。
【図６】 本発明の第３の実施の形態として示したＨＪ
ＦＥＴの伝導帯エネルギー図である。
ＦＥＴの伝導帯エネルギー図である。
【図７】 従来のHJFETの構造図である。
【図８】 従来のＨＪＦＥＴの伝導帯のエネルギーバン
ド図である。
ド図である。
10、20、30、40 S.I.InP基板 11、14A、14C、14E、21、24C、31、34C、41、44A、44C
アンドープInAlAs層 12、22、32、42 アンドープInGaAs層 13、15、23、25 アンドープInAlGaAs層 14B、14D、24B、24D Si単原子層 16、26、36、46 n形InGaAs層 33 アンドープInP層 34B、34D、44B、44D n形InAlAs層 35 n形InP層 7S、7D オーム性電極（ソース・ドレイン） 8 ゲート電極
アンドープInAlAs層 12、22、32、42 アンドープInGaAs層 13、15、23、25 アンドープInAlGaAs層 14B、14D、24B、24D Si単原子層 16、26、36、46 n形InGaAs層 33 アンドープInP層 34B、34D、44B、44D n形InAlAs層 35 n形InP層 7S、7D オーム性電極（ソース・ドレイン） 8 ゲート電極
Claims (6)
- 【請求項１】 基板上に、チャネル層と、アンドープの
スペーサ層と、少なくとも一層のｎ形層を含む電子供給
層と、アンドープのショットキー層と、少なくとも一層
のｎ形層を含む第一のキャップ層と、第二のキャップ層
と、少なくとも一層のｎ形層を含む第三のキャップ層と
が順次形成され、該第三のキャップ層上にソース電極と
ドレイン電極とが形成されるとともに、前記ショットキ
ー層に接してゲート電極が形成され、 前記第二のキャップ層の電子親和力が、前記第一のキャ
ップ層の電子親和力より大きいとともに、前記第三のキ
ャップ層の電子親和力よりも小さく、かつ、 前記アンドープのスペーサ層の電子親和力が前記電子供
給層の電子親和力より大きいとともに、前記チャネル層
の電子親和力より小さいことを特徴とするヘテロ接合電
界効果トランジスタ。 - 【請求項２】 請求項１記載のヘテロ接合電界効果トラ
ンジスタにおいて、 前記第二のキャップ層の電子親和力が、前記第一のキャ
ップ層側から前記第三のキャップ層側へ向かうにしたが
って、次第に増加するように形成されていることを特徴
とするヘテロ接合電界効果トランジスタ。 - 【請求項３】 請求項１記載のヘテロ接合電界効果トラ
ンジスタにおいて、 前記アンドープのスペーサ層の電子親和力が、前記電子
供給層側から前記チャネル層側へ向かって次第に増加す
るように形成されていることを特徴とするヘテロ接合電
界効果トランジスタ。 - 【請求項４】 請求項１から３までのいずれか１項に記
載されたヘテロ接合電界効果トランジスタであって、 前記チャネル層および前記第三のキャップ層が、インジ
ウムガリウム砒素からなるとともに、 前記電子供給層、前記ショットキー層および前記第一の
キャップ層が、インジウムアルミニウム砒素からなり、
かつ、 前記アンドープのスペーサ層および前記第二のキャップ
層が、インジウムアルミニウムガリウム砒素からなるこ
とを特徴とするヘテロ接合電界効果トランジスタ。 - 【請求項５】 請求項１から３までのいずれか１項に記
載されたヘテロ接合電界効果トランジスタであって、 前記チャネル層および前記第三のキャップ層が、インジ
ウムガリウム砒素からなるとともに、 前記電子供給層、前記ショットキー層および前記第一の
キャップ層がインジウムアルミニウム砒素からなり、か
つ、 前記スペーサ層および前記第二のキャップ層が、インジ
ウム燐からなることを特徴とするヘテロ接合電界効果ト
ランジスタ。 - 【請求項６】 請求項１から３までのいずれか１項に記
載のヘテロ接合電界効果トランジスタであって、 前記チャネル層および前記第三のキャップ層が、インジ
ウムガリウム砒素からなり、 前記電子供給層、前記ショットキー層および前記第一の
キャップ層がインジウムアルミニウム砒素からなり、 前記アンドープのスペーサ層が、組成式In1-x-yAlxGayA
s（0≦x<1,0≦y<1）で表されるインジウムアルミニウム
ガリウム砒素からなるとともに、組成比xが前記電子供
給層側から前記チャネル層側に向かうにしたがって減少
し、かつ、 前記第二のキャップ層が、組成式In1-z-uAlzGauAs（0≦
z<1,0≦u<1）で表されるインジウムアルミニウムガリウ
ム砒素からなるとともに、組成比zが前記第一のキャッ
プ層側から前記第三のキャップ層に向かって次第に減少
することを特徴とするヘテロ接合電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10153302A JP3077670B2 (ja) | 1998-06-02 | 1998-06-02 | ヘテロ接合電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10153302A JP3077670B2 (ja) | 1998-06-02 | 1998-06-02 | ヘテロ接合電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11345961A JPH11345961A (ja) | 1999-12-14 |
| JP3077670B2 true JP3077670B2 (ja) | 2000-08-14 |
Family
ID=15559518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10153302A Expired - Lifetime JP3077670B2 (ja) | 1998-06-02 | 1998-06-02 | ヘテロ接合電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3077670B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11201250B2 (en) | 2019-04-16 | 2021-12-14 | Electronics And Telecommunications Research Institute | Schottky barrier diode and method for manufacturing the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005191449A (ja) * | 2003-12-26 | 2005-07-14 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
-
1998
- 1998-06-02 JP JP10153302A patent/JP3077670B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11201250B2 (en) | 2019-04-16 | 2021-12-14 | Electronics And Telecommunications Research Institute | Schottky barrier diode and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11345961A (ja) | 1999-12-14 |
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