JP3675948B2 - データ変換方法及びその装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、データ変換方法とその装置に係り、詳しくは、連続する所定個2 n (nは整数)のデータを1ブロックとして演算処理することにより、そのデータ数を1/2 n に低減し、該演算後のデータをバッファメモリを介して出力するようにしたデータ変換方法とその装置に関する。
【0002】
【従来の技術】
入力されたデータをブロック単位で処理してバッファメモリ(以下、単にメモリとする。)に記憶し、そのデータを読み出して伝送するようにしたデータ変換方法には、メモリを1個使用する場合と、複数個使用する場合とがある。複数個使用する場合には、それぞれのメモリに対して書き込みと読み出しを交互に、あるいはシーケンシャルに行うことによって伝送する出力信号を組み合わせている。一方、メモリが1個の場合には、並列処理されたデータ列に対して、マルチプレクサを使用してメモリに1つずつ記憶し、伝送するように処理している。
【0003】
図3は、従来のデータ変換装置の構成を示したもので、メモリが2個の場合である。
図において、31は入力端子であり、この入力端子31には処理対象となるデータが連続的に入力される。演算器32は、連続する所定個2n (nは整数)のデータを1ブロックとして演算処理することにより、そのデータ数を1/2n (n=1,2,3・・・)に低減するデータ圧縮器などの演算器である。2つのラッチ回路33,34は、演算器32で得られた演算後のデータを交互にラッチし、該ラッチしたデータを2つのバッファメモリ35,36に交互に書き込むためのデータ保持器である。
【0004】
上記従来装置の動作を、図4のタイミングチャートを参照して説明する。
なお、この図4は、データ数の低減率1/2n =1/4(n=2)、すなわち、連続する4つのデータai ,bi ,ci ,di(i=0,1,2,3,・・・)を1ブロックとして所定の演算処理を行ない、その結果として1つの演算データ Ai(i=0,1,2,3,・・・ )を得るようにした場合のタイミングチャートである。なお、前記データai ,bi ,ci ,di は、画像処理の場合を例にとれば、連続する4画素の1画素毎のデータなどに相当するものである。
【0005】
いま、図4(A)に示すように、入力端子31から第1のブロックとして4つのデータa0 ,b0 ,c0 ,d0 が入力されると、演算器32はこの4つのデータa0 ,b0 ,c0 ,d0 を1ブロックとして所定の演算を行ない、その結果としてデータ数が1/4に圧縮された1つの演算データA0 を出力する。
【0006】
次に、第2のブロックとして4つのデータa1 ,b1 ,c1 ,d1 が入力されると、演算器32はこの4つのデータa1 ,b1 ,c1 ,d1 を1ブロックとして所定の演算を行ない、その結果としてデータ数が1/4に圧縮された1つの演算データA1 を出力する。
【0007】
このようにして、演算器32は、連続する4つのデータを1ブロックとして次々と所定の演算を行ない、図4(B)に示すように、データ数を1/4に圧縮した演算データA0 ,A1 ,A2 ,A3 ,・・・ を次々と出力する。なお、図4(B)中の×印は意味のない無効データである。
【0008】
2つのラッチ回路33,34は、図4(C),(D)に示すように、前記演算器32から出力される演算データA0 ,A1 ,A2 ,A3 ,・・・ と、その間を埋める無効データ×を交互にラッチして保持する。すなわち、第1のラッチ回路33は、図4(C)に示すように、A0 ,×,A1 ,×,A2 ,×,…というように演算データAi と無効データ×を交互にラッチして保持していく。また、第2のラッチ回路34は、図4(D)に示すように、×,×,×,…というように無効データのみをラッチして保持していく。
【0009】
そして、第1のバッファメモリ35は、図4(E)に示すR(読み出し)/W(書き込み)信号に従って、第1のラッチ回路33にラッチされる図4(C)のデータを所定のアドレス位置に順次書き込むとともに、順次読み出す。また、第2のバッファメモリ36は、図4(F)に示すR/W信号に従って、第2のラッチ回路34にラッチされる図4(D)のデータを所定のアドレス位置に順次書き込むとともに、順次読み出す。
【0010】
この結果、図4(G)に示すように、2つのバッファメモリ35,36から有効な演算データAi と意味のない無効データ×が交互に読み出され、出力端子37から出力される。
【0011】
【発明が解決しようとする課題】
上述した従来のデータ変換装置は、2つのバッファメモリ35,36を用いてデータの変換を行なうようにしてるので、図4(C)(D)のラッチデータを見れば明らかなように、有効な演算データAi だけでなく、その途中の無効データもラッチしてバッファメモリに次々と書き込むようにしている。
【0012】
このため、意味のない無効データによってメモリ領域が無駄に使われてしまい、メモリ容量が必要以上に大きくなり、コスト高になるという問題があるとともに、2つのバッファメモリを用いてデータの書き込みと読み出しを交互に行なっているため、書き込み制御と読み出し制御が複雑なものとなり、これに伴って周辺回路も複雑化するという問題があった。また、単一のメモリでこの処理を行おうとすると、メモリの容量の限度があるためオーバーフローする恐れがあって困難である。
【0013】
本発明は、上記のような問題を解決するためになされたもので、その目的は演算処理後の有効なデータのみをバッファメモリに書き込むように工夫することにより、1個のバッファメモリを用いて効率よくデータ変換することができるデータ変換方法とその装置を提供するにある。
【0014】
【課題を解決するための手段】
前記課題を解決するために、この発明では次のような手段を採用した。
すなわち、請求項1記載のデータ変換方法は、演算器によって連続する所定個2n (nは整数)のデータを1ブロックとして演算処理することにより、そのデータ数を1/2n に低減し、該演算後のデータをバッファメモリを介して出力するようにしたデータ変換方法において、前記演算処理により得られたデータを(2 n −1)データ数だけシフトし、該(2 n −1)データ数だけシフトされたデータと次のブロックの演算処理されたデータとを1組として1個のバッファメモリに順次書き込むことを特徴とするものである。
【0015】
このような構成とした場合、1/2n (nは整数)に低減され(2n −1)データ数だけシフトされた演算データと、次のブロックの演算データのみが順次バッファメモリに書き込まれる。このため、無効データなどの無駄なデータが記憶されるようなことがなくなり、容量の小さな1個のバッファメモリだけを用いてデータ変換することができる。
【0016】
また、請求項2記載のデータ変換装置は、演算器によって連続する所定個2 n
(nは整数)のデータを1ブロックとして演算処理することにより、そのデータ数を1/2n に低減し、該演算後のデータをバッファメモリを介して出力するようにしたデータ変換装置において、1個のバッファメモリと、前記演算処理により得られたデータを(2 n −1)データ数だけシフトするシフト手段と、該シフト手段によって(2 n −1)データ数だけシフトされたデータと次のブロックの演算処理されたデータとを1組としてラッチして前記1個のバッファメモリに順次書き込むラッチ手段とを備えたことを特徴とするものである。
【0017】
このような構成とした場合、バッファメモリが1個だけで済み、装置の構成が簡単になるとともに、その周辺回路も簡素化することができる。
【0018】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図1は、本発明に係るデータ変換装置の実施の形態の一例を示したものである。図において、1は入力端子であって、処理対象となるデータが連続的に入力される。演算器2は、連続する所定個のデータを1ブロックとして演算処理することにより、そのデータ数を1/2n (nは整数)に低減するデータ圧縮器などの演算器である。3つのシフトレジスタ3〜5は、演算器2から出力される演算データAiを格納して1データずつシフトするレジスタである。
【0019】
第1のラッチ回路6は、シフトレジスタ5から出力される演算データ中の偶数番目の演算データAi (i=0,2,4,6,・・・ )をラッチする一時保持器であり、第2のラッチ回路7は、演算器2から出力される演算データ中の奇数番目の演算データAi (i=1,3,5,7,・・・ )をラッチする一時保持器である。8はバッファメモリ、9は出力端子である。
【0020】
上記装置の動作を、図2のタイミングチャートを参照して説明する。
なお、この図2のタイミングチャートも、前述した図4の場合と同じく、データ数の低減率1/2n =1/4(n=2)、すなわち、連続する4つのデータai ,bi ,ci ,di (i=0,1,2,3,・・・ )を1ブロックとして所定の演算処理を行ない、結果として1つの演算データAi (i=0,1,2,3,・・・ )を得るようにした場合の例である。
【0021】
いま、図2(A)に示すように、入力端子1から第1のブロックとして4つのデータa0 ,b0 ,c0 ,d0 が入力されると、演算器2はこの4つのデータa0 ,b0 ,c0 ,d0 を1ブロックとして所定の演算を行ない、その結果としてデータ数が1/4に圧縮された1つの演算データA0 を出力する。
【0022】
次に、第2のブロックとして4つのデータa1 ,b1 ,c1 ,d1 が入力されると、演算器2はこの4つのデータa1 ,b1 ,c1 ,d1 を1ブロックとして所定の演算を行ない、その結果としてデータ数が1/4に圧縮された1つの演算データA1 を出力する。
【0023】
このようにして、演算器2は、連続する4つのデータを1ブロックとして次々と所定の演算を行ない、図2(B)に示すように、データ数を1/4に圧縮した演算データA0 ,A1 ,A2 ,A3 ,・・・ を次々と出力する。なお、図2(B)中の×印は意味のない無効データである。
【0024】
演算器2の出力データは、シフトレジスタ3と第2のラッチ回路7に入力される。シフトレジスタ3に入力された演算器2からの出力データは、図2(C)〜(E)に示すように、3つのシフトレジスタ3〜5によって順次シフトされ、データ数(2 n −1)=3だけシフトされた後、図2(F)に示すように、偶数番目の演算データA0 ,A2 ,A4 ,A6 ,・・・ のみが第1のラッチ回路6に順次ラッチされる。一方、第2のラッチ回路7に入力された演算器2からの出力データは、図2(G)に示すように、奇数番目の演算データA1 ,A3 ,A5 ,A7 ,・・・ のみが第2のラッチ回路7に順次ラッチされる。
【0025】
前記第1のラッチ回路6のOE(アウトプット・イネーブル)端子には、図2(H)に示す出力制御信号が入力され、また、第2のラッチ回路7のOE端子には、図2(I)に示す出力制御信号が入力されている。ラッチ回路6,7は、このOE端子に出力制御信号“1”が与えられた時、ラッチしているデータを出力するように動作するものである。
【0026】
したがって、図2(H),(I)に示すような出力制御信号がそれぞれ与えられと、第1および第2のラッチ回路6,7からは、図2(J)に示すように、メモリ書き込みデータ(A0,A1)、(A2,A3)、(A4,A5)、(A6,A7)がそれぞれ1組となって順次出力され、バッファメモリ8に入力される。
【0027】
そして、バッファメモリ8は、図2(K)に示すR/W信号に従って、図2(J)のメモリ書き込みデータを所定のアドレス位置に順次書き込むとともに、順次出力データとして読み出す。この結果、バッファメモリ8には有効な演算データAi (i=0,1,2,3,・・・)のみが記憶されるとともに、出力端子9からは、図2(L)に示すように、有効な演算データAi (i=0,1,2,3,・・・)のみが出力される。
【0028】
このため、バッファメモリ8に意味のない無効なデータが記憶されるようなことがなくなり、その分メモリ容量を小さくすることができる。また、1個のバッファメモリ8のみを用いてデータの書き込みと読み出しが行なわれるので、メモリの書き込み制御と読み出し制御が簡単となる。
【0029】
なお、上記の例は、4つのデータを1ブロックとして演算処理を行ない、そのデータ数を1/4に低減した場合を例に採ったが、この発明はこれに限定されるものではない。すなわち、この発明は、連続する所定個2n(n=1,2,3,・・・)のデータを1ブロックとして演算処理することにより、そのデータ数を1/2n (nは整数)に低減するようにしたデータ伝送方法と装置に対して適用可能である。データ数を1/2n に低減した場合、前記シフトレジスタのシフト段数は(2n −1)に設定すればよい。
【0030】
【発明の効果】
以上説明したように、請求項1に記載の発明によれば、有効な演算データのみを用いて効率よくデータ変換し、データ伝送することができるので、無効データなどの無駄なデータをメモリに記憶する必要がなくなり、容量の小さな1個のバッファメモリだけを用いてデータ変換することができる。
【0031】
また、請求項2に記載の発明によれば、1個のメモリだけでデータ変換して伝送することができるため、装置の構成が簡単となり、コストと消費電力を低減することができる。また、1個のバッファメモリを用いてデータの書き込みと読み出しを行なっているため、バッファメモリに対する書き込み制御と読み出し制御が簡単となり、これに伴って周辺回路も簡素化することができる。
【図面の簡単な説明】
【図1】この発明に係るデータ変換装置の実施の形態の一例を示すブロック図である。
【図2】図1の装置のタイミングチャートである。
【図3】従来例を示すブロック図である。
【図4】従来例のタイミングチャートである。
【符号の説明】
1 入力端子
2 演算器
3〜5 シフトレジスタ
6 第1のラッチ回路
7 第2のラッチ回路
8 バッファメモリ
9 出力端子
ai 〜di 入力データ
Ai 演算データ
Claims (2)
- 演算器によって連続する所定個2n (nは整数)のデータを1ブロックとして演算処理することにより、そのデータ数を1/2n に低減し、該演算後のデータをバッファメモリを介して出力するようにしたデータ変換方法において、
前記演算処理により得られたデータを(2 n −1)データ数だけシフトし、
該(2 n −1)データ数だけシフトされたデータと次のブロックの演算処理されたデータとを1組として1個のバッファメモリに順次書き込むこと、
を特徴とするデータ変換方法。 - 演算器によって連続する所定個2n (nは整数)のデータを1ブロックとして演算処理することにより、そのデータ数を1/2n に低減し、該演算後のデータをバッファメモリを介して出力するようにしたデータ変換装置において、
1個のバッファメモリと、
前記演算処理により得られたデータを(2 n −1)データ数だけシフトするシフト手段と、
該シフト手段によって(2 n −1)データ数だけシフトされたデータと次のブロックの演算処理されたデータとを1組としてラッチして前記1個のバッファメモリに順次書き込むラッチ手段と、
を備えたことを特徴とするデータ変換装置。
Priority Applications (1)
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---|---|---|---|
JP12922996A JP3675948B2 (ja) | 1996-04-26 | 1996-04-26 | データ変換方法及びその装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP12922996A JP3675948B2 (ja) | 1996-04-26 | 1996-04-26 | データ変換方法及びその装置 |
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JPH09292972A JPH09292972A (ja) | 1997-11-11 |
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Family
ID=15004362
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP12922996A Expired - Lifetime JP3675948B2 (ja) | 1996-04-26 | 1996-04-26 | データ変換方法及びその装置 |
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Country | Link |
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JP (1) | JP3675948B2 (ja) |
-
1996
- 1996-04-26 JP JP12922996A patent/JP3675948B2/ja not_active Expired - Lifetime
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