JP3064973B2 - 利得可変増幅器 - Google Patents
利得可変増幅器Info
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Description
【０００１】
【発明の属する技術分野】本発明は、利得可変増幅器に
関し、特にギルバートセルを用いた低歪利得制御回路及
び利得制御電圧発生回路に関する。
関し、特にギルバートセルを用いた低歪利得制御回路及
び利得制御電圧発生回路に関する。
【０００２】
【従来の技術】図５は、例えば特開昭６２−７６３０８
号公報に示された従来の利得可変増幅器を示す図であ
る。図５において、端子１０１は信号入力部、端子１０
２は端子１０１に対する基準電圧入力部、端子１０３は
利得制御電圧入力部、端子１０４は端子１０３に対する
基準電圧入力部、端子１０５、１０６はコンプリメンタ
リーな信号出力部、端子１０７は電源電圧入力部であ
る。ここで、抵抗１１４、１１５、１１６、１１７、１
１８、１１９の抵抗値をそれぞれＲ3、Ｒ3’Ｒ1、Ｒ2、
Ｒ2′Ｒ1′とすると、Ｒ1＝Ｒ1’、Ｒ2＝Ｒ2’、Ｒ3＝
Ｒ3’、Ｒ1≠Ｒ2の関係にある。
号公報に示された従来の利得可変増幅器を示す図であ
る。図５において、端子１０１は信号入力部、端子１０
２は端子１０１に対する基準電圧入力部、端子１０３は
利得制御電圧入力部、端子１０４は端子１０３に対する
基準電圧入力部、端子１０５、１０６はコンプリメンタ
リーな信号出力部、端子１０７は電源電圧入力部であ
る。ここで、抵抗１１４、１１５、１１６、１１７、１
１８、１１９の抵抗値をそれぞれＲ3、Ｒ3’Ｒ1、Ｒ2、
Ｒ2′Ｒ1′とすると、Ｒ1＝Ｒ1’、Ｒ2＝Ｒ2’、Ｒ3＝
Ｒ3’、Ｒ1≠Ｒ2の関係にある。
【０００３】信号入力端子１０１から入力される信号
は、トランジスタ１０８とトランジスタ１１１によって
構成される差動対トランジスタ１０８、１１１及び、ト
ランジスタ１０９とトランジスタ１１によって構成され
る差動対トランジスタ１０９、１１０の２つの差動対ト
ランジスタによって増幅される。また、トランジスタ１
１２とトランジスタ１１３によって構成される差動対ト
ランジスタ１１２、１１３は利得制御電圧入力端子１０
３の電圧によりトランジスタ１１２及びトランジスタ１
１３に流れる電流の比が変化する。
は、トランジスタ１０８とトランジスタ１１１によって
構成される差動対トランジスタ１０８、１１１及び、ト
ランジスタ１０９とトランジスタ１１によって構成され
る差動対トランジスタ１０９、１１０の２つの差動対ト
ランジスタによって増幅される。また、トランジスタ１
１２とトランジスタ１１３によって構成される差動対ト
ランジスタ１１２、１１３は利得制御電圧入力端子１０
３の電圧によりトランジスタ１１２及びトランジスタ１
１３に流れる電流の比が変化する。
【０００４】出力端子１０５及び１０６に出力される信
号は、差動対トランジスタ１０８、１１１と差動対トラ
ンジスタ１０９、１１０の各々の利得Ｇ1、Ｇ2が差動対
トランジスタ１１２、１１３によって決められる電流比
１：ｎに分割されて全体として利得Ｇは、 Ｇ＝Ｇ1×（１／ｎ＋１） ＋Ｇ2×（ｎ／１＋ｎ） に増幅される。
号は、差動対トランジスタ１０８、１１１と差動対トラ
ンジスタ１０９、１１０の各々の利得Ｇ1、Ｇ2が差動対
トランジスタ１１２、１１３によって決められる電流比
１：ｎに分割されて全体として利得Ｇは、 Ｇ＝Ｇ1×（１／ｎ＋１） ＋Ｇ2×（ｎ／１＋ｎ） に増幅される。
【０００５】以上説明したように、利得制御電圧入力端
子１０３の電圧を変化させることでトランジスタ１１２
及びトランジスタ１１３に流れる電流比を変え差動対ト
ランジスタ１０８、１１１及び差動対トランジスタ１０
９、１１０の利得配分を変えることにより利得制御す
る。
子１０３の電圧を変化させることでトランジスタ１１２
及びトランジスタ１１３に流れる電流比を変え差動対ト
ランジスタ１０８、１１１及び差動対トランジスタ１０
９、１１０の利得配分を変えることにより利得制御す
る。
【０００６】図６は、例えば特開平３−１５３１１３号
公報に示された従来の利得可変増幅器を示す図である。
図６において、端子２０１、２０２は信号出力部、端子
２０３は電源電圧入力部である。図６の回路は互いに逆
相の出力信号が出力端子２０１、２０２に得られるもの
で、信号源２２１と、信号源２２１からの信号が印加さ
れる差動対トランジスタ４と、差動対トランジスタ４の
出力信号がそれぞれの共通エミッタに印加される第１及
び第２の差動対トランジスタ５及び６と第３及び第４差
動対トランジスタ７及び８と、前記第１乃至第４の差動
対トランジスタ５乃至８にバイアスを加えるバイアス源
２０９及び２１０と、負荷抵抗２１１及び２１２とを備
えている。
公報に示された従来の利得可変増幅器を示す図である。
図６において、端子２０１、２０２は信号出力部、端子
２０３は電源電圧入力部である。図６の回路は互いに逆
相の出力信号が出力端子２０１、２０２に得られるもの
で、信号源２２１と、信号源２２１からの信号が印加さ
れる差動対トランジスタ４と、差動対トランジスタ４の
出力信号がそれぞれの共通エミッタに印加される第１及
び第２の差動対トランジスタ５及び６と第３及び第４差
動対トランジスタ７及び８と、前記第１乃至第４の差動
対トランジスタ５乃至８にバイアスを加えるバイアス源
２０９及び２１０と、負荷抵抗２１１及び２１２とを備
えている。
【０００７】図６において、バイアス源２１０の値を変
化させると、第１及び第２の差動対トランジスタ５及び
６の分流比が変化する。一方、信号源２２１からの入力
信号に応じた電流が互いに逆相でトランジスタ２１３及
び２１４のコレクタに流れるので、前記分流比に応じて
電流の分流が行われ、分配された電流が負荷抵抗２１１
及び２１２に流れる。
化させると、第１及び第２の差動対トランジスタ５及び
６の分流比が変化する。一方、信号源２２１からの入力
信号に応じた電流が互いに逆相でトランジスタ２１３及
び２１４のコレクタに流れるので、前記分流比に応じて
電流の分流が行われ、分配された電流が負荷抵抗２１１
及び２１２に流れる。
【０００８】そのため、バイアス源２１０の値に応じて
振幅の変化した出力信号が出力端子２１０、２０２に得
られる。今、バイアス源２０９及び２１０の発生するバ
イアス電圧Ｖ9及びＶ10が等しいとし、定電流源２１５
乃至２１８の電流値が等しくＩ0であろうとすると、ト
ランジスタ２１９にはＩ0／２、トランジスタ２２０に
はＩ0／２のコレクタ電流が流れる。
振幅の変化した出力信号が出力端子２１０、２０２に得
られる。今、バイアス源２０９及び２１０の発生するバ
イアス電圧Ｖ9及びＶ10が等しいとし、定電流源２１５
乃至２１８の電流値が等しくＩ0であろうとすると、ト
ランジスタ２１９にはＩ0／２、トランジスタ２２０に
はＩ0／２のコレクタ電流が流れる。
【０００９】次にＶ10≫Ｖ9とすると、トランジスタ２
１９には０、トランジスタ２２０にはＩ0のコレクタ電
流が流れる。更にＶ10≪Ｖ9とすると、トランジスタ２
１９にはＩ0、トランジスタ２２０には０のコレクタ電
流が流れる。以上のように、図６の回路によれば、バイ
アス源２１０の値に応じて利得制御された出力信号が得
られる。
１９には０、トランジスタ２２０にはＩ0のコレクタ電
流が流れる。更にＶ10≪Ｖ9とすると、トランジスタ２
１９にはＩ0、トランジスタ２２０には０のコレクタ電
流が流れる。以上のように、図６の回路によれば、バイ
アス源２１０の値に応じて利得制御された出力信号が得
られる。
【００１０】図７に従来の利得可変増幅器を示す。図７
の利得可変増幅器はダイオードリファレンス利得制御電
圧発生回路３７と、ギルバートセルを用いたギルバート
セル型利得制御回路３８により構成される。
の利得可変増幅器はダイオードリファレンス利得制御電
圧発生回路３７と、ギルバートセルを用いたギルバート
セル型利得制御回路３８により構成される。
【００１１】図７において、端子３０は利得制御電圧入
力部、端子３１は電源電圧入力部、端子３２は基準電圧
入力部、端子３３、３４は信号入力部、端子３５、３６
は信号出力部である。以下、ダイオードリファレンス利
得制御電圧発生回路３７の構成について説明する。
力部、端子３１は電源電圧入力部、端子３２は基準電圧
入力部、端子３３、３４は信号入力部、端子３５、３６
は信号出力部である。以下、ダイオードリファレンス利
得制御電圧発生回路３７の構成について説明する。
【００１２】トランジスタ１、２のエミッタは抵抗１６
を介して共通接続され、それぞれ定電流源２４、２５に
接続し、トランジスタ１のベースは抵抗１１を介して利
得制御電圧入力端子３０に接続されるとともに、抵抗１
２を介して電源電圧入力端子３１に接続され、抵抗１５
を介し接地され、トランジスタ２のベースはトランジス
タ１のベースに抵抗１４を介して接続されるとともに基
準電圧入力端子３２に接続している。
を介して共通接続され、それぞれ定電流源２４、２５に
接続し、トランジスタ１のベースは抵抗１１を介して利
得制御電圧入力端子３０に接続されるとともに、抵抗１
２を介して電源電圧入力端子３１に接続され、抵抗１５
を介し接地され、トランジスタ２のベースはトランジス
タ１のベースに抵抗１４を介して接続されるとともに基
準電圧入力端子３２に接続している。
【００１３】トランジスタ１のコレクタとトランジスタ
２のコレクタはそれぞれダイオード１９、２０に接続さ
れ、ダイオード１９、２０は抵抗１３を介して電源電圧
入力端子３１に接続されるとともに、抵抗１３と定電流
源２６に接続されるダイオード２１に接続している。ト
ランジスタ３及び４のベースは、それぞれダイオード２
１と定電流源２６の接続点及びダイオード１９とトラン
ジスタ１の接続点に接続され、トランジスタ３及び４の
エミッタは、それぞれダイオード２２及び２３を介して
定電流源２７及び２８に接続される。
２のコレクタはそれぞれダイオード１９、２０に接続さ
れ、ダイオード１９、２０は抵抗１３を介して電源電圧
入力端子３１に接続されるとともに、抵抗１３と定電流
源２６に接続されるダイオード２１に接続している。ト
ランジスタ３及び４のベースは、それぞれダイオード２
１と定電流源２６の接続点及びダイオード１９とトラン
ジスタ１の接続点に接続され、トランジスタ３及び４の
エミッタは、それぞれダイオード２２及び２３を介して
定電流源２７及び２８に接続される。
【００１４】次に、ダイオードリファレンス利得制御電
圧発生回路３７の動作について説明する。定電流源２
４、２５に流れる電流をそれぞれＩ0とし、定電流源２
６を流れる電流を２Ｉ0とする。
圧発生回路３７の動作について説明する。定電流源２
４、２５に流れる電流をそれぞれＩ0とし、定電流源２
６を流れる電流を２Ｉ0とする。
【００１５】利得制御電圧入力端子３０に供給される利
得制御電圧が変化すると、トランジスタ１のベースに供
給される電圧が変化するため、差動対トランジスタ１、
２を流れる電流比が変化し、ダイオード１９とトランジ
スタ１の接続点の電圧が変化する。
得制御電圧が変化すると、トランジスタ１のベースに供
給される電圧が変化するため、差動対トランジスタ１、
２を流れる電流比が変化し、ダイオード１９とトランジ
スタ１の接続点の電圧が変化する。
【００１６】一方、ダイオード２１を流れる電流は２Ｉ
0であり、ダイオード２１と定電流源２６の接続点の電
位は固定されている。ダイオード１９とトランジスタ１
の接続点の電位及びダイオード２１と定電流源２６の接
続点の電位は、それぞれトランジスタ４とダイオード２
３及びトランジスタ３とダイオード２２によりレベルシ
フトされ、ギルバートセル型利得制御回路３８の制御電
圧となる。
0であり、ダイオード２１と定電流源２６の接続点の電
位は固定されている。ダイオード１９とトランジスタ１
の接続点の電位及びダイオード２１と定電流源２６の接
続点の電位は、それぞれトランジスタ４とダイオード２
３及びトランジスタ３とダイオード２２によりレベルシ
フトされ、ギルバートセル型利得制御回路３８の制御電
圧となる。
【００１７】従って、ダイオードリファレンス利得制御
電圧発生回路３７によれば、ギルバートセル型利得制御
回路３８に供給される利得制御電圧が大きくなるにつ
れ、ダイオード２３と定電流源２８の接続点の電位が低
くになる。
電圧発生回路３７によれば、ギルバートセル型利得制御
回路３８に供給される利得制御電圧が大きくなるにつ
れ、ダイオード２３と定電流源２８の接続点の電位が低
くになる。
【００１８】また、利得制御電圧発生回路３７は、ダイ
オード１９、２１の順方向電圧をリファレンスにしてい
るため、高精度の利得制御電圧を得ることができる。
オード１９、２１の順方向電圧をリファレンスにしてい
るため、高精度の利得制御電圧を得ることができる。
【００１９】次に図７のギルバートセル型利得制御回路
３８の構成について説明する。エミッタが共通接続され
るとともに各エミッタが定電流源２９を介して接地さ
れ、ベースに信号入力端子３３、３４からの入力信号電
圧が入力する差動対トランジスタ９、１０のうち、トラ
ンジスタ９のコレクタは差動対トランジスタ５、６の共
通接続されたエミッタに接続され、トランジスタ１０の
コレクタは差動対トランジスタ７、８の共通接続された
エミッタに接続されている。
３８の構成について説明する。エミッタが共通接続され
るとともに各エミッタが定電流源２９を介して接地さ
れ、ベースに信号入力端子３３、３４からの入力信号電
圧が入力する差動対トランジスタ９、１０のうち、トラ
ンジスタ９のコレクタは差動対トランジスタ５、６の共
通接続されたエミッタに接続され、トランジスタ１０の
コレクタは差動対トランジスタ７、８の共通接続された
エミッタに接続されている。
【００２０】そして、トランジスタ６、７のベースは共
通接続されてダイオード２３と定電流源２８の接続点に
接続され、トランジスタ５、８のベースは共通接続され
てダイオード２２と定電流源２７の接続点に接続され、
トランジスタ５、７のコレクタは共通接続されて抵抗１
７を介して電源電圧入力端子３１に接続されるとともに
信号出力端子３５に接続され、トランジスタ６、８のコ
レクタは共通接続されて抵抗１８を介して電源電圧入力
端子３１に接続されるとともに信号出力端子３６に接続
される。
通接続されてダイオード２３と定電流源２８の接続点に
接続され、トランジスタ５、８のベースは共通接続され
てダイオード２２と定電流源２７の接続点に接続され、
トランジスタ５、７のコレクタは共通接続されて抵抗１
７を介して電源電圧入力端子３１に接続されるとともに
信号出力端子３５に接続され、トランジスタ６、８のコ
レクタは共通接続されて抵抗１８を介して電源電圧入力
端子３１に接続されるとともに信号出力端子３６に接続
される。
【００２１】次にギルバートセル型利得制御回路３８に
ついて説明する。トランジスタ６、７の共通ベースの電
位をＶ67、トランジスタ５、８の共通ベースの電位をＶ
58とし、利得制御電圧入力端子３０に加えられる利得制
御電圧をＶagcとする。
ついて説明する。トランジスタ６、７の共通ベースの電
位をＶ67、トランジスタ５、８の共通ベースの電位をＶ
58とし、利得制御電圧入力端子３０に加えられる利得制
御電圧をＶagcとする。
【００２２】Ｖ67＜Ｖ58の場合、トランジスタ５、９を
経由してトランジスタ５のコレクタに出力される正相信
号の方がトランジスタ１０、７を経由してトランジスタ
７のコレクタに出力される逆相信号より大きくなるた
め、信号出力端子３５には、正相信号が出力され、同様
の原理で信号出力端子３６には逆相信号が出力される。
信号出力端子３５、３６に出力される信号の大きさは、
Ｖ67が小さくなる程、すなわちＶagcが大きくなる程、
大きくなる。
経由してトランジスタ５のコレクタに出力される正相信
号の方がトランジスタ１０、７を経由してトランジスタ
７のコレクタに出力される逆相信号より大きくなるた
め、信号出力端子３５には、正相信号が出力され、同様
の原理で信号出力端子３６には逆相信号が出力される。
信号出力端子３５、３６に出力される信号の大きさは、
Ｖ67が小さくなる程、すなわちＶagcが大きくなる程、
大きくなる。
【００２３】Ｖ67＝Ｖ58の場合、トランジスタ５、９を
経由してトランジスタ５のコレクタに出力される正相信
号の大きさとトランジスタ１０、７を経由してトランジ
スタ７のコレクタに出力される逆相信号の大きさが等し
くなるため、信号出力端子３５には信号が出力されな
い。同様の原理で信号出力端子３６にも信号は出力され
ない。
経由してトランジスタ５のコレクタに出力される正相信
号の大きさとトランジスタ１０、７を経由してトランジ
スタ７のコレクタに出力される逆相信号の大きさが等し
くなるため、信号出力端子３５には信号が出力されな
い。同様の原理で信号出力端子３６にも信号は出力され
ない。
【００２４】Ｖ67＞Ｖ58の場合、トランジスタ５、９を
経由してトランジスタ５のコレクタに出力される正相信
号の方がトランジスタ１０、７を経由してトランジスタ
７のコレクタに出力される逆相信号より小さくなるた
め、信号出力端子３５には、逆相信号が出力され、同様
の原理で信号出力端子３６には正相信号が出力される。
信号出力端子３５、３６に出力される信号の大きさは、
Ｖ67が大きくなる程、すなわち、Ｖagcが小さくなる
程、大きくなる。
経由してトランジスタ５のコレクタに出力される正相信
号の方がトランジスタ１０、７を経由してトランジスタ
７のコレクタに出力される逆相信号より小さくなるた
め、信号出力端子３５には、逆相信号が出力され、同様
の原理で信号出力端子３６には正相信号が出力される。
信号出力端子３５、３６に出力される信号の大きさは、
Ｖ67が大きくなる程、すなわち、Ｖagcが小さくなる
程、大きくなる。
【００２５】図８は、以上説明したＶ67＜Ｖ58、Ｖ67＝
Ｖ58、Ｖ67＞Ｖ58の場合の利得制御特性を図示したもの
である。横軸は利得制御電圧Ｖagc、縦軸は利得を示し
ている。図８において、Ａ点がＶ67＝Ｖ58の場合に相当
する。
Ｖ58、Ｖ67＞Ｖ58の場合の利得制御特性を図示したもの
である。横軸は利得制御電圧Ｖagc、縦軸は利得を示し
ている。図８において、Ａ点がＶ67＝Ｖ58の場合に相当
する。
【００２６】
【発明が解決しようとする課題】しかしながら、図５及
び図６に示す利得可変増幅器では、歪が大きく、６４Ｑ
ＡＭや２５６ＱＡＭなどのデジタルデータ通信におい
て、データ復調エラーを引き起す可能性があるという課
題がった。その理由は、図５においては、差動対トラン
ジスタ１０８、１１１あるいは差動対トランジスタ１０
９、１１０のペアになったトランジスタが電流のカット
オフ状態からトランジスタオンの状態に変化する場合に
トランジスタの特性の過渡現象により、利得が差動対ト
ランジスタ１０８、１１１及び差動対トランジスタ１０
９、１１０に流れる電流比に比例して変化しない領域が
できる。すなわち、利得の変化に直線性がない領域が存
在するためである。
び図６に示す利得可変増幅器では、歪が大きく、６４Ｑ
ＡＭや２５６ＱＡＭなどのデジタルデータ通信におい
て、データ復調エラーを引き起す可能性があるという課
題がった。その理由は、図５においては、差動対トラン
ジスタ１０８、１１１あるいは差動対トランジスタ１０
９、１１０のペアになったトランジスタが電流のカット
オフ状態からトランジスタオンの状態に変化する場合に
トランジスタの特性の過渡現象により、利得が差動対ト
ランジスタ１０８、１１１及び差動対トランジスタ１０
９、１１０に流れる電流比に比例して変化しない領域が
できる。すなわち、利得の変化に直線性がない領域が存
在するためである。
【００２７】図６に示す従来例においては、差動対トラ
ンジスタ５及び６のペアになったトランジスタが電流の
カットオフ状態からトランジスタオン状態に変化する場
合に、図５に示す従来例の場合と同様に利得の変化の直
線性がない領域が存在することによる。
ンジスタ５及び６のペアになったトランジスタが電流の
カットオフ状態からトランジスタオン状態に変化する場
合に、図５に示す従来例の場合と同様に利得の変化の直
線性がない領域が存在することによる。
【００２８】また図７に示す従来例において、利得制御
範囲０〜５Ｖにおいて利得が反転増加するため（図８の
Ａ点）、同一利得を得るための利得制御電圧Ｖagcが２
値存在するため、Ｖagc制御をかけることができないと
いう課題があった。
範囲０〜５Ｖにおいて利得が反転増加するため（図８の
Ａ点）、同一利得を得るための利得制御電圧Ｖagcが２
値存在するため、Ｖagc制御をかけることができないと
いう課題があった。
【００２９】その理由は、図７のギルバートセル型利得
制御回路３８に与えるオフセット電圧は５２ｍＶ（最大
利得時）から１０ｍＶ（最小利得時）と微小信号でコン
トロールされなければならないが、一方、システム側か
ら利得制御電圧入力端子３０に加えられる利得制御電圧
は、通常０Ｖ（最大利得時）〜５Ｖ（最小利得時）であ
る。
制御回路３８に与えるオフセット電圧は５２ｍＶ（最大
利得時）から１０ｍＶ（最小利得時）と微小信号でコン
トロールされなければならないが、一方、システム側か
ら利得制御電圧入力端子３０に加えられる利得制御電圧
は、通常０Ｖ（最大利得時）〜５Ｖ（最小利得時）であ
る。
【００３０】従って、外部から５Ｖが印加された時に高
精度にオフセット電圧が１０ｍＶ得られるようにしなけ
ればならない。しかしながら、ＩＣの製造バラツキ等を
考えた場合、ダイオード１９、２１及びダイオード２
２、２３の順方向電圧のばらつきが生じ、オフセット電
圧が反転することがあるためである。
精度にオフセット電圧が１０ｍＶ得られるようにしなけ
ればならない。しかしながら、ＩＣの製造バラツキ等を
考えた場合、ダイオード１９、２１及びダイオード２
２、２３の順方向電圧のばらつきが生じ、オフセット電
圧が反転することがあるためである。
【００３１】本発明の目的は、利得制御範囲０〜５Ｖに
おいて出力信号の位相が反転しない低歪利得可変増幅器
を提供することにある。
おいて出力信号の位相が反転しない低歪利得可変増幅器
を提供することにある。
【００３２】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る利得可変増幅器は、低歪利得制御回路
と、利得制御電圧発生回路とを有する利得可変増幅器で
あって、前記低歪利得制御回路は、利得を可変に制御す
る制御電圧に基づいて入力信号を増幅出力するギルバー
トセルを用いたものであり、前記利得制御電圧発生回路
は、前記低歪利得制御回路に対して制御電圧を供給する
ものであって、抵抗により外部供給された制御電圧を変
換する制御電圧変換回路及びダイオードの順方向電圧を
リファレンスに用いたダイオードリファレンス利得制御
電圧発生回路を含み、外部供給される利得制御範囲０〜
５Ｖにおいて前記利得制御電圧発生回路の出力電圧の位
相が反転しないように構成されたものであり、さらに前
記利得制御電圧発生回路のダイオードリファレンス利得
制御電圧発生回路は、前記制御電圧変換回路の出力電圧
と基準電圧がそれぞれ第１の抵抗を介して接続されたベ
ースに接続され、エミッタが第２の抵抗を介して共通接
続されるとともに各々のエミッタが第１及び第２の定電
流源に接続される差動対トランジスタと、第３の抵抗を
介して電源に接続される第１乃至第３のダイオードとを
有し、第１のダイオードが前記差動対トランジスタの一
方のトランジスタのコレクタに、第２のダイオードが他
方のトランジスタのコレクタに接続され、第３のダイオ
ードが第３の定電流源を介して接地されたものである。
め、本発明に係る利得可変増幅器は、低歪利得制御回路
と、利得制御電圧発生回路とを有する利得可変増幅器で
あって、前記低歪利得制御回路は、利得を可変に制御す
る制御電圧に基づいて入力信号を増幅出力するギルバー
トセルを用いたものであり、前記利得制御電圧発生回路
は、前記低歪利得制御回路に対して制御電圧を供給する
ものであって、抵抗により外部供給された制御電圧を変
換する制御電圧変換回路及びダイオードの順方向電圧を
リファレンスに用いたダイオードリファレンス利得制御
電圧発生回路を含み、外部供給される利得制御範囲０〜
５Ｖにおいて前記利得制御電圧発生回路の出力電圧の位
相が反転しないように構成されたものであり、さらに前
記利得制御電圧発生回路のダイオードリファレンス利得
制御電圧発生回路は、前記制御電圧変換回路の出力電圧
と基準電圧がそれぞれ第１の抵抗を介して接続されたベ
ースに接続され、エミッタが第２の抵抗を介して共通接
続されるとともに各々のエミッタが第１及び第２の定電
流源に接続される差動対トランジスタと、第３の抵抗を
介して電源に接続される第１乃至第３のダイオードとを
有し、第１のダイオードが前記差動対トランジスタの一
方のトランジスタのコレクタに、第２のダイオードが他
方のトランジスタのコレクタに接続され、第３のダイオ
ードが第３の定電流源を介して接地されたものである。
【００３３】
【００３４】また前記利得制御電圧発生回路の制御電圧
変換回路は、利得制御電圧入力端子に接続される第１の
抵抗と、第１の抵抗及び前記ダイオードリファレンス利
得制御電圧発生回路に接続される第２の抵抗を有し、利
得制御電圧発生回路の出力電圧の位相が外部に供給され
る利得制御範囲０〜５Ｖ内で反転しないように前記第１
及び第２の抵抗の抵抗値Ｒ１とＲ２の値を設定したもの
である。
変換回路は、利得制御電圧入力端子に接続される第１の
抵抗と、第１の抵抗及び前記ダイオードリファレンス利
得制御電圧発生回路に接続される第２の抵抗を有し、利
得制御電圧発生回路の出力電圧の位相が外部に供給され
る利得制御範囲０〜５Ｖ内で反転しないように前記第１
及び第２の抵抗の抵抗値Ｒ１とＲ２の値を設定したもの
である。
【００３５】
【００３６】また前記第１乃至第３のダイオードは、ダ
イオードの順方向電圧の相対精度が十分小さくなるよう
にエミッタサイズの大きなトランジスタを用いて構成さ
れたものである。
イオードの順方向電圧の相対精度が十分小さくなるよう
にエミッタサイズの大きなトランジスタを用いて構成さ
れたものである。
【００３７】また前記利得制御電圧発生回路の制御電圧
変換回路及びダイオードリファレンス利得制御電圧発生
回路及び前記利得制御電圧発生回路の出力電圧の位相反
転を検出する位相検出回路を有し、利得制御電圧発生回
路の出力電圧の位相が外部供給される利得制御電圧にか
かわらず、反転しないようにしたものである。
変換回路及びダイオードリファレンス利得制御電圧発生
回路及び前記利得制御電圧発生回路の出力電圧の位相反
転を検出する位相検出回路を有し、利得制御電圧発生回
路の出力電圧の位相が外部供給される利得制御電圧にか
かわらず、反転しないようにしたものである。
【００３８】また前記位相検出回路は、各々エミッタが
共通接続されて定電流源を介して接地され、各々のコレ
クタが第１及び第２の抵抗を介して電源に接続される差
動回路を有し、該差動回路の一方のトランジスタのベー
スは、前記第１のダイオードと第１の定電流源に接続さ
れ、他方のトランジスタは、前記第３のダイオードと第
３の定電流源に接続されるとともに、エミッタが電源
に、コレクタが第４の抵抗に接続されたＰＮＰトランジ
スタのベースに接続され、第４の抵抗は、第５の抵抗を
介して接地されるとともに、前記第３のダイオードと第
３の定電流源の接続点はコレクタに接続され、エミッタ
は第６の抵抗を介して接地されたトランジスタのベース
に接続されたものである。
共通接続されて定電流源を介して接地され、各々のコレ
クタが第１及び第２の抵抗を介して電源に接続される差
動回路を有し、該差動回路の一方のトランジスタのベー
スは、前記第１のダイオードと第１の定電流源に接続さ
れ、他方のトランジスタは、前記第３のダイオードと第
３の定電流源に接続されるとともに、エミッタが電源
に、コレクタが第４の抵抗に接続されたＰＮＰトランジ
スタのベースに接続され、第４の抵抗は、第５の抵抗を
介して接地されるとともに、前記第３のダイオードと第
３の定電流源の接続点はコレクタに接続され、エミッタ
は第６の抵抗を介して接地されたトランジスタのベース
に接続されたものである。
【００３９】また前記低歪利得制御回路は、入力信号電
圧をそれぞれベース入力とする第１の差動回路と、共通
エミッタが前記第１の差動回路の第１、第２の出力にそ
れぞれ接続された第２、第３の差動回路とを有し、前記
第２、第３の差動回路をそれぞれ構成する各差動対トラ
ンジスタの一方のベース同士は共通接続されて第１の制
御電圧が供給され、他方のベース同士は共通接続されて
第２の制御電圧が供給され、前記第２の、第３の差動回
路の少なくとも一方の出力同士を接続し負荷を介して電
源に接続するとともに出力端子に接続したものである。
圧をそれぞれベース入力とする第１の差動回路と、共通
エミッタが前記第１の差動回路の第１、第２の出力にそ
れぞれ接続された第２、第３の差動回路とを有し、前記
第２、第３の差動回路をそれぞれ構成する各差動対トラ
ンジスタの一方のベース同士は共通接続されて第１の制
御電圧が供給され、他方のベース同士は共通接続されて
第２の制御電圧が供給され、前記第２の、第３の差動回
路の少なくとも一方の出力同士を接続し負荷を介して電
源に接続するとともに出力端子に接続したものである。
【００４０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照し低下に説明する。
て図面を参照し低下に説明する。
【００４１】（実施形態１）図１は、本発明の実施形態
１の回路構成を示す図である。
１の回路構成を示す図である。
【００４２】図１において、図７に示した従来例と同一
機能を有する要素には同一の参照符号を付している。
機能を有する要素には同一の参照符号を付している。
【００４３】図１を参照して、本発明の実施形態１にお
いては、ダイオードリファレンス利得制御電圧発生回路
３７と、ギルバートセル型利得制御回路３８と、制御電
圧変換回路３９により構成される。
いては、ダイオードリファレンス利得制御電圧発生回路
３７と、ギルバートセル型利得制御回路３８と、制御電
圧変換回路３９により構成される。
【００４４】図１において、端子３０は利得制御電圧入
力部、端子３１は電源電圧入力部、端子３２は基準電圧
入力部、端子３３、３４は信号入力部、端子３５、３６
は信号出力部である。ダイオードリファレンス利得制御
電圧発生回路３７においては、トランジスタ１、２のエ
ミッタは抵抗１６を介して共通接続され、それぞれ定電
流源２４、２５に接続し、トランジスタ１のベースは抵
抗１１を介して抵抗４１と抵抗４２の接続点に接続され
るとともに、抵抗１２を介し電源電圧入力端子３１に接
続され、抵抗１５を介して接地され、トランジスタ２の
ベースはトランジスタ１のベースに抵抗１４を介して接
続されるとともに基準電圧入力端子３２に接続してい
る。
力部、端子３１は電源電圧入力部、端子３２は基準電圧
入力部、端子３３、３４は信号入力部、端子３５、３６
は信号出力部である。ダイオードリファレンス利得制御
電圧発生回路３７においては、トランジスタ１、２のエ
ミッタは抵抗１６を介して共通接続され、それぞれ定電
流源２４、２５に接続し、トランジスタ１のベースは抵
抗１１を介して抵抗４１と抵抗４２の接続点に接続され
るとともに、抵抗１２を介し電源電圧入力端子３１に接
続され、抵抗１５を介して接地され、トランジスタ２の
ベースはトランジスタ１のベースに抵抗１４を介して接
続されるとともに基準電圧入力端子３２に接続してい
る。
【００４５】トランジスタ１のコレクタとトランジスタ
２のコレクタは、それぞれダイオード１９、２０に接続
され、ダイオード１９、２０は抵抗１３を介して電源電
圧入力端子３１に接続されるとともに抵抗１３と定電流
源２６に接続されるダイオード２１に接続している。ト
ランジスタ３及び４のベースは、それぞれダイオード２
１と定電流源２６の接続点及びダイオード１９とトラン
ジスタ１の接続点に接続され、トランジスタ３及び４の
エミッタは、それぞれダイオード２２及び２３を介して
定電流源２７及び２８に接続される。
２のコレクタは、それぞれダイオード１９、２０に接続
され、ダイオード１９、２０は抵抗１３を介して電源電
圧入力端子３１に接続されるとともに抵抗１３と定電流
源２６に接続されるダイオード２１に接続している。ト
ランジスタ３及び４のベースは、それぞれダイオード２
１と定電流源２６の接続点及びダイオード１９とトラン
ジスタ１の接続点に接続され、トランジスタ３及び４の
エミッタは、それぞれダイオード２２及び２３を介して
定電流源２７及び２８に接続される。
【００４６】ギルバートセル型利得制御回路３８につい
ては、エミッタが共通接続されるとともに各エミッタが
定電流源２９を介して接地され、ベースに信号入力端子
３３、３４からの入力信号電圧を入力する差動対トラン
ジスタ９、１０のうち、トランジスタ９のコレクタは、
差動対トランジスタ５、６の共通接続されたエミッタに
接続され、トランジスタ１０のコレクタは差動対トラン
ジスタ７、８の共通接続されたエミッタに接続されてい
る。
ては、エミッタが共通接続されるとともに各エミッタが
定電流源２９を介して接地され、ベースに信号入力端子
３３、３４からの入力信号電圧を入力する差動対トラン
ジスタ９、１０のうち、トランジスタ９のコレクタは、
差動対トランジスタ５、６の共通接続されたエミッタに
接続され、トランジスタ１０のコレクタは差動対トラン
ジスタ７、８の共通接続されたエミッタに接続されてい
る。
【００４７】そして、トランジスタ６、７のベースは共
通接続されてダイオード２３と定電流源２８の接続点に
接続され、トランジスタ５、８のベースは共通接続され
てダイオード２２と定電流源２７の接続点に接続され、
トランジスタ５、７のコレクタは共通接続されて抵抗１
７を介して電源電圧入力端子３１に接続されるととも
に、信号出力端子３５に接続され、トランジスタ６、８
のコレクタは共通接続されて抵抗１８を介して電源電圧
入力端子３１に接続されるとともに、信号出力端子３６
に接続される。
通接続されてダイオード２３と定電流源２８の接続点に
接続され、トランジスタ５、８のベースは共通接続され
てダイオード２２と定電流源２７の接続点に接続され、
トランジスタ５、７のコレクタは共通接続されて抵抗１
７を介して電源電圧入力端子３１に接続されるととも
に、信号出力端子３５に接続され、トランジスタ６、８
のコレクタは共通接続されて抵抗１８を介して電源電圧
入力端子３１に接続されるとともに、信号出力端子３６
に接続される。
【００４８】ダイオード１９乃至２３については、タイ
オードの順方向電圧の相対精度が十分小さくなるように
エミッタサイズの大きなトランジスタを用いる。
オードの順方向電圧の相対精度が十分小さくなるように
エミッタサイズの大きなトランジスタを用いる。
【００４９】本発明の実施形態１おいては、ダイオード
リファレンス利得制御電圧発生回路３７とギルバートセ
ル型利得制御回路３８の回路構成は、図７のものと同一
であり、抵抗４１、４２により構成される制御電圧変換
回路３９が図７のものと相違している。
リファレンス利得制御電圧発生回路３７とギルバートセ
ル型利得制御回路３８の回路構成は、図７のものと同一
であり、抵抗４１、４２により構成される制御電圧変換
回路３９が図７のものと相違している。
【００５０】制御電圧変換回路３９は、抵抗４１と４２
より構成され、抵抗４１は利得制御電圧入力端子３０に
接続されるとともに抵抗４２を介して接地され、抵抗４
１と４２の接続点は抵抗１１に接続される。
より構成され、抵抗４１は利得制御電圧入力端子３０に
接続されるとともに抵抗４２を介して接地され、抵抗４
１と４２の接続点は抵抗１１に接続される。
【００５１】制御電圧変換回路３９においては、抵抗４
１の抵抗値をＲ41、抵抗４２の抵抗値をＲ42とすると、
利得制御電圧入力端子３０に供給される利得制御電圧Ｖ
agcは、Ｖagc×Ｒ42／（Ｒ41＋Ｒ42）に変換されてダイ
オードリファレンス利得制御電圧発生回路３７に供給さ
れる。
１の抵抗値をＲ41、抵抗４２の抵抗値をＲ42とすると、
利得制御電圧入力端子３０に供給される利得制御電圧Ｖ
agcは、Ｖagc×Ｒ42／（Ｒ41＋Ｒ42）に変換されてダイ
オードリファレンス利得制御電圧発生回路３７に供給さ
れる。
【００５２】従って、あるＶagcが供給された時、図７
のダイオードリファレンス利得制御電圧発生回路３７に
おいて、トランジスタ１を流れる電流をＩ1、ダイオー
ド２３と定電流源２８の接続点の電位をＶ1とし、図１
においてトランジスタ１を流れる電流をＩ1、ダイオー
ド２３と定電流源２８の接続点の電位をＶ2とすると、
Ｉ1＞Ｉ2となるため、Ｖ1＜Ｖ2となる。
のダイオードリファレンス利得制御電圧発生回路３７に
おいて、トランジスタ１を流れる電流をＩ1、ダイオー
ド２３と定電流源２８の接続点の電位をＶ1とし、図１
においてトランジスタ１を流れる電流をＩ1、ダイオー
ド２３と定電流源２８の接続点の電位をＶ2とすると、
Ｉ1＞Ｉ2となるため、Ｖ1＜Ｖ2となる。
【００５３】従ってＲ41とＲ42を適当に設定することに
より、利得制御範囲０〜５Ｖにおいて、ダイオード２２
と定電流源２７の接続点の電位に対して、大きさの逆転
しないＶ2を得ることができる。
より、利得制御範囲０〜５Ｖにおいて、ダイオード２２
と定電流源２７の接続点の電位に対して、大きさの逆転
しないＶ2を得ることができる。
【００５４】図３に本発明の実施形態１の利得制御特性
を示す。横軸が外部供給される利得制御電圧、縦軸が利
得である。
を示す。横軸が外部供給される利得制御電圧、縦軸が利
得である。
【００５５】上記したように、抵抗４１の抵抗値Ｒ41と
抵抗４２の抵抗値Ｒ42を適当な比に設定することによ
り、利得制御範囲０〜５Ｖにおいて、制御電圧発生回路
の出力電圧が反転せず、従って利得は反転増加しない。
抵抗４２の抵抗値Ｒ42を適当な比に設定することによ
り、利得制御範囲０〜５Ｖにおいて、制御電圧発生回路
の出力電圧が反転せず、従って利得は反転増加しない。
【００５６】（実施形態２）図２は、本発明の実施形態
２の構成を示す図である。実施形態２と実施形態１との
相違点は、ダイオードリファレンス利得制御電圧発生回
路３７に、ダイオードリファレンス利得制御電圧発生回
路３７の出力電圧の位相反転を検出する位相検出回路４
０を接続した点である。
２の構成を示す図である。実施形態２と実施形態１との
相違点は、ダイオードリファレンス利得制御電圧発生回
路３７に、ダイオードリファレンス利得制御電圧発生回
路３７の出力電圧の位相反転を検出する位相検出回路４
０を接続した点である。
【００５７】位相検出回路４０の構成について説明す
る。トランジスタ４３、４４のエミッタは共通接続さ
れ、定電流源４６を介して接地されるとともに、トラン
ジスタ４３と４４のコレクタはそれぞれ抵抗４７、４８
を介して電源電圧入力端子３１に接続される。トランジ
スタ４３のベースは、ダイオード２３と定電流源２８の
接続点に接続され、トランジスタ４４のベースはダイオ
ード２２と定電流源２７の接続点に接続される。ＰＮＰ
トランジスタ４５のベースはトランジスタ４４と抵抗４
８の接続点に接続され、ＰＮＰトランジスタ４５のエミ
ッタは電源電圧入力端子３１に、コレクタは抵抗４９、
５０を介して接地され、抵抗４９と抵抗５０の接続点
は、コレクタがダイオード２１と定電流源２６の接続点
に接続されるトランジスタ５１のベースに接続され、ト
ランジスタ５１のエミッタは抵抗５２を介して接地され
る。
る。トランジスタ４３、４４のエミッタは共通接続さ
れ、定電流源４６を介して接地されるとともに、トラン
ジスタ４３と４４のコレクタはそれぞれ抵抗４７、４８
を介して電源電圧入力端子３１に接続される。トランジ
スタ４３のベースは、ダイオード２３と定電流源２８の
接続点に接続され、トランジスタ４４のベースはダイオ
ード２２と定電流源２７の接続点に接続される。ＰＮＰ
トランジスタ４５のベースはトランジスタ４４と抵抗４
８の接続点に接続され、ＰＮＰトランジスタ４５のエミ
ッタは電源電圧入力端子３１に、コレクタは抵抗４９、
５０を介して接地され、抵抗４９と抵抗５０の接続点
は、コレクタがダイオード２１と定電流源２６の接続点
に接続されるトランジスタ５１のベースに接続され、ト
ランジスタ５１のエミッタは抵抗５２を介して接地され
る。
【００５８】次に位相検出回路の動作について説明す
る。図２において、ダイオード２２と定電流源２７の接
続点の電位をＶ3、ダイオード２３と定電流源２８の接
続点の電位をＶ4とする。Ｖ4が変化すると、トランジス
タ４３と４４を流れる電流比が変化し、抵抗４８とトラ
ンジスタ４４の接続点の電位が変化する。
る。図２において、ダイオード２２と定電流源２７の接
続点の電位をＶ3、ダイオード２３と定電流源２８の接
続点の電位をＶ4とする。Ｖ4が変化すると、トランジス
タ４３と４４を流れる電流比が変化し、抵抗４８とトラ
ンジスタ４４の接続点の電位が変化する。
【００５９】抵抗４７、４８の抵抗値及び定電流源４６
の電流値は、ＰＮＰトランジスタ４５がＶ4≧Ｖ3の場合
はＯＦＦし、Ｖ4＜Ｖ3の場合にはＯＮするように設定さ
れている。Ｖ4≧Ｖ3の場合には、ＰＮＰトランジスタ４
５がＯＦＦしているため、トランジスタ５１のベース電
位は０Ｖであり、トランジスタ５１はＯＦＦする。Ｖ4
＜Ｖ3の場合、ＰＮＰトランジスタ４５はＯＮし、トラ
ンジスタ５１もＯＮするため、トランジスタ５１のコレ
クタに電流が流れ、Ｖ3は降下してＶ4と等電位になる。
の電流値は、ＰＮＰトランジスタ４５がＶ4≧Ｖ3の場合
はＯＦＦし、Ｖ4＜Ｖ3の場合にはＯＮするように設定さ
れている。Ｖ4≧Ｖ3の場合には、ＰＮＰトランジスタ４
５がＯＦＦしているため、トランジスタ５１のベース電
位は０Ｖであり、トランジスタ５１はＯＦＦする。Ｖ4
＜Ｖ3の場合、ＰＮＰトランジスタ４５はＯＮし、トラ
ンジスタ５１もＯＮするため、トランジスタ５１のコレ
クタに電流が流れ、Ｖ3は降下してＶ4と等電位になる。
【００６０】従って、位相検出回路４０をダイオードリ
ファレンス利得制御電圧発生回路３７に接続することに
より、位相が反転しない利得制御電圧を得ることができ
る。
ファレンス利得制御電圧発生回路３７に接続することに
より、位相が反転しない利得制御電圧を得ることができ
る。
【００６１】図４に本発明の実施形態２の利得制御特性
を示す。横軸が外部供給される利得制御電圧、縦軸が利
得であり、利得制御範囲０〜５Ｖにおいて利得は反転増
加しない。
を示す。横軸が外部供給される利得制御電圧、縦軸が利
得であり、利得制御範囲０〜５Ｖにおいて利得は反転増
加しない。
【００６２】
【発明の効果】以上説明したように本発明によれば、ギ
ルバートセルを用いた低歪利得制御回路と、外部供給さ
れる利得制御範囲０〜５Ｖにおいて出力制御電圧の位相
が反転しない利得制御電圧発生回路を用いているため、
低歪かつ外部供給される利得制御範囲０〜５Ｖにおいて
出力制御電圧の位相が反転しない利得可変増幅器を得る
ことができる。
ルバートセルを用いた低歪利得制御回路と、外部供給さ
れる利得制御範囲０〜５Ｖにおいて出力制御電圧の位相
が反転しない利得制御電圧発生回路を用いているため、
低歪かつ外部供給される利得制御範囲０〜５Ｖにおいて
出力制御電圧の位相が反転しない利得可変増幅器を得る
ことができる。
【図１】本発明の実施形態１の回路構成を示す図であ
る。
る。
【図２】本発明の実施形態２の回路構成を示す図であ
る。
る。
【図３】本発明の実施形態１に係る利得可変増幅器の利
得制御特性を示す図である。
得制御特性を示す図である。
【図４】本発明の実施形態２に係る利得可変増幅器の利
得制御特性を示す図である。
得制御特性を示す図である。
【図５】従来例に係る利得可変増幅器を示す図である。
【図６】従来例に係る利得可変増幅器を示す図である。
【図７】従来例に係る利得可変増幅器を示す図である。
【図８】従来例に係る利得可変増幅器の利得制御特性を
示す図である。
示す図である。
１〜１０、４３〜４５、５１ トランジスタ １１〜１８、４７〜５０、５２ 抵抗 １９〜２３ ダイオード ２４〜２９、４６ 定電流源 ３０ 利得制御電圧入力端子 ３１ 電源電圧入力端子 ３２ 基準電圧入力端子 ３３、３４ 信号入力端子 ３５、３６ 信号出力端子 ３７ ダイオードリファレンス利得制御電圧発生回路 ３８ ギルバートセル型利得制御回路 ３９ 制御電圧変換回路 ４０ 位相検出回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−46407（ＪＰ，Ａ) 特開 平９−307378（ＪＰ，Ａ) 特開 平９−331221（ＪＰ，Ａ) 特開 昭62−64109（ＪＰ，Ａ) 特開 平10−22753（ＪＰ，Ａ) 特開 昭47−23144（ＪＰ，Ａ) 特開 平２−32610（ＪＰ，Ａ) 特開 平２−46013（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03G 1/00 - 3/10
Claims (6)
- 【請求項１】 低歪利得制御回路と、利得制御電圧発生
回路とを有する利得可変増幅器であって、 前記低歪利得制御回路は、利得を可変に制御する制御電
圧に基づいて入力信号を増幅出力するギルバートセルを
用いたものであり、 前記利得制御電圧発生回路は、前記低歪利得制御回路に
対して制御電圧を供給するものであって、抵抗により外
部供給された制御電圧を変換する制御電圧変換回路及び
ダイオードの順方向電圧をリファレンスに用いたダイオ
ードリファレンス利得制御電圧発生回路を含み、外部供
給される利得制御範囲０〜５Ｖにおいて前記利得制御電
圧発生回路の出力電圧の位相が反転しないように構成さ
れたものであり、さらに前記利得制御電圧発生回路のダイオードリファレ
ンス利得制御電圧発生回路は、前記制御電圧変換回路の
出力電圧と基準電圧がそれぞれ第１の抵抗を介して接続
されたベースに接続され、エミッタが第２の抵抗を介し
て共通接続されるとともに各々のエミッタが第１及び第
２の定電流源に接続される差動対トランジスタと、第３
の抵抗を介して電源に接続される第１乃至第３のダイオ
ードとを有し、第１のダイオードが前記差動対トランジ
スタの一方のトランジスタのコレクタに、第２のダイオ
ードが他方のトランジスタのコレクタに接続され、第３
のダイオードが第３の定電流源を介して接地されたもの
である ことを特徴とする利得可変増幅器。 - 【請求項２】 前記利得制御電圧発生回路の制御電圧変
換回路は、利得制御電圧入力端子に接続される第１の抵
抗と、第１の抵抗及び前記ダイオードリファレンス利得
制御電圧発生回路に接続される第２の抵抗を有し、利得
制御電圧発生回路の出力電圧の位相が外部に供給される
利得制御範囲０〜５Ｖ内で反転しないように前記第１及
び第２の抵抗の抵抗値Ｒ１とＲ２の値を設定したもので
あることを特徴とする請求項１に記載の利得可変増幅
器。 - 【請求項３】 前記第１乃至第３のダイオードは、ダイ
オードの順方向電圧の相対精度が十分小さくなるように
エミッタサイズの大きなトランジスタを用いて構成され
たものであることを特徴とする請求項１に記載の利得可
変増幅器。 - 【請求項４】 前記利得制御電圧発生回路の制御電圧変
換回路及びダイオードリファレンス利得制御電圧発生回
路及び前記利得制御電圧発生回路の出力電圧の位相反転
を検出する位相検出回路を有し、利得制御電圧発生回路
の出力電圧の位相が外部供給される利得制御電圧にかか
わらず、反転しないようにしたものであることを特徴と
する請求項１，２又は３に記載の利得可変増幅器。 - 【請求項５】 前記位相検出回路は、各々エミッタが共
通接続されて定電流源を介して接地され、各々のコレク
タが第１及び第２の抵抗を介して電源に接続される差動
回路を有し、 該差動回路の一方のトランジスタのベースは、前記第１
のダイオードと第１の定電流源に接続され、他方のトラ
ンジスタは、前記第３のダイオードと第３の定電流源に
接続されるとともに、エミッタが電源に、コレクタが第
４の抵抗に接続されたＰＮＰトランジスタのベースに接
続され、第４の抵抗は、第５の抵抗を介して接地される
とともに、前記第３のダイオードと第３の定電流源の接
続点はコレクタに接続され、エミッタは第６の抵抗を介
して接地されたトランジスタのベースに接続されたもの
であることを特徴とする請求項４に記載の利得可変増幅
器。 - 【請求項６】 前記低歪利得制御回路は、入力信号電圧
をそれぞれベース入力とする第１の差動回路と、共通エ
ミッタが前記第１の差動回路の第１、第２の出力にそれ
ぞれ接続された第２、第３の差動回路とを有し、 前記第２、第３の差動回路をそれぞれ構成する各差動対
トランジスタの一方のベース同士は共通接続されて第１
の制御電圧が供給され、他方のベース同士は共通接続さ
れて第２の制御電圧が供給され、前記第２の、第３の差
動回路の少なくとも一方の出力同士を接続し負荷を介し
て電源に接続するとともに出力端子に接続したものであ
ることを特徴とする請求項１に記載の利得可変増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9194356A JP3064973B2 (ja) | 1997-07-18 | 1997-07-18 | 利得可変増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9194356A JP3064973B2 (ja) | 1997-07-18 | 1997-07-18 | 利得可変増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1141044A JPH1141044A (ja) | 1999-02-12 |
| JP3064973B2 true JP3064973B2 (ja) | 2000-07-12 |
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ID=16323226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9194356A Expired - Fee Related JP3064973B2 (ja) | 1997-07-18 | 1997-07-18 | 利得可変増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3064973B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7960306B2 (en) | 2008-05-28 | 2011-06-14 | Industrial Technology Research Institute | Photo-energy transformation catalysts and methods for fabricating the same |
-
1997
- 1997-07-18 JP JP9194356A patent/JP3064973B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7960306B2 (en) | 2008-05-28 | 2011-06-14 | Industrial Technology Research Institute | Photo-energy transformation catalysts and methods for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1141044A (ja) | 1999-02-12 |
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