JP3064973B2 - Variable gain amplifier - Google Patents
Variable gain amplifierInfo
- Publication number
- JP3064973B2 JP3064973B2 JP9194356A JP19435697A JP3064973B2 JP 3064973 B2 JP3064973 B2 JP 3064973B2 JP 9194356 A JP9194356 A JP 9194356A JP 19435697 A JP19435697 A JP 19435697A JP 3064973 B2 JP3064973 B2 JP 3064973B2
- Authority
- JP
- Japan
- Prior art keywords
- control voltage
- gain control
- circuit
- transistor
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、利得可変増幅器に
関し、特にギルバートセルを用いた低歪利得制御回路及
び利得制御電圧発生回路に関する。The present invention relates to a variable gain amplifier, and more particularly to a low distortion gain control circuit and a gain control voltage generation circuit using Gilbert cells.
【０００２】[0002]
【従来の技術】図５は、例えば特開昭６２−７６３０８
号公報に示された従来の利得可変増幅器を示す図であ
る。図５において、端子１０１は信号入力部、端子１０
２は端子１０１に対する基準電圧入力部、端子１０３は
利得制御電圧入力部、端子１０４は端子１０３に対する
基準電圧入力部、端子１０５、１０６はコンプリメンタ
リーな信号出力部、端子１０７は電源電圧入力部であ
る。ここで、抵抗１１４、１１５、１１６、１１７、１
１８、１１９の抵抗値をそれぞれＲ3、Ｒ3’Ｒ1、Ｒ2、
Ｒ2′Ｒ1′とすると、Ｒ1＝Ｒ1’、Ｒ2＝Ｒ2’、Ｒ3＝
Ｒ3’、Ｒ1≠Ｒ2の関係にある。2. Description of the Related Art FIG.
FIG. 1 is a diagram showing a conventional variable gain amplifier disclosed in Japanese Unexamined Patent Publication (Kokai) Publication. In FIG. 5, a terminal 101 is a signal input unit,
2 is a reference voltage input section for terminal 101, terminal 103 is a gain control voltage input section, terminal 104 is a reference voltage input section for terminal 103, terminals 105 and 106 are complementary signal output sections, and terminal 107 is a power supply voltage input section. is there. Here, the resistors 114, 115, 116, 117, 1
The resistance values of 18, 119 are respectively represented by R 3 , R 3 ′ R 1 , R 2 ,
If R 2 ′ R 1 ′, R 1 = R 1 ′, R 2 = R 2 ′, R 3 =
R 3 ′ and R 1 ≠ R 2 .
【０００３】信号入力端子１０１から入力される信号
は、トランジスタ１０８とトランジスタ１１１によって
構成される差動対トランジスタ１０８、１１１及び、ト
ランジスタ１０９とトランジスタ１１によって構成され
る差動対トランジスタ１０９、１１０の２つの差動対ト
ランジスタによって増幅される。また、トランジスタ１
１２とトランジスタ１１３によって構成される差動対ト
ランジスタ１１２、１１３は利得制御電圧入力端子１０
３の電圧によりトランジスタ１１２及びトランジスタ１
１３に流れる電流の比が変化する。A signal input from a signal input terminal 101 is a differential pair of transistors 108 and 111 composed of a transistor 108 and a transistor 111 and a differential pair transistors 109 and 110 composed of a transistor 109 and a transistor 11. Amplified by two differential pair transistors. Transistor 1
12 and a transistor 113, the differential pair transistors 112 and 113 are connected to a gain control voltage input terminal 10
3 and the transistors 112 and 1
13 changes.
【０００４】出力端子１０５及び１０６に出力される信
号は、差動対トランジスタ１０８、１１１と差動対トラ
ンジスタ１０９、１１０の各々の利得Ｇ1、Ｇ2が差動対
トランジスタ１１２、１１３によって決められる電流比
１：ｎに分割されて全体として利得Ｇは、 Ｇ＝Ｇ1×（１／ｎ＋１） ＋Ｇ2×（ｎ／１＋ｎ） に増幅される。In the signals output to the output terminals 105 and 106, the gains G 1 and G 2 of the differential pair transistors 108 and 111 and the differential pair transistors 109 and 110 are determined by the differential pair transistors 112 and 113. The current is divided into a current ratio of 1: n, and the gain G as a whole is amplified to G = G 1 × (1 / n + 1) + G 2 × (n / 1 + n).
【０００５】以上説明したように、利得制御電圧入力端
子１０３の電圧を変化させることでトランジスタ１１２
及びトランジスタ１１３に流れる電流比を変え差動対ト
ランジスタ１０８、１１１及び差動対トランジスタ１０
９、１１０の利得配分を変えることにより利得制御す
る。As described above, by changing the voltage of the gain control voltage input terminal 103, the transistor 112
And the current ratio flowing through the transistor 113 to change the differential pair transistors 108 and 111 and the differential pair transistor 10
The gain control is performed by changing the gain distribution of 9, 110.
【０００６】図６は、例えば特開平３−１５３１１３号
公報に示された従来の利得可変増幅器を示す図である。
図６において、端子２０１、２０２は信号出力部、端子
２０３は電源電圧入力部である。図６の回路は互いに逆
相の出力信号が出力端子２０１、２０２に得られるもの
で、信号源２２１と、信号源２２１からの信号が印加さ
れる差動対トランジスタ４と、差動対トランジスタ４の
出力信号がそれぞれの共通エミッタに印加される第１及
び第２の差動対トランジスタ５及び６と第３及び第４差
動対トランジスタ７及び８と、前記第１乃至第４の差動
対トランジスタ５乃至８にバイアスを加えるバイアス源
２０９及び２１０と、負荷抵抗２１１及び２１２とを備
えている。FIG. 6 is a diagram showing a conventional variable gain amplifier disclosed in, for example, Japanese Patent Application Laid-Open No. 3-153113.
In FIG. 6, terminals 201 and 202 are signal output units, and terminal 203 is a power supply voltage input unit. In the circuit of FIG. 6, output signals having phases opposite to each other are obtained at output terminals 201 and 202, and a signal source 221; a differential pair transistor 4 to which a signal from the signal source 221 is applied; , The first and second differential pair transistors 5 and 6, the third and fourth differential pair transistors 7 and 8, and the first to fourth differential pairs Bias sources 209 and 210 for applying a bias to the transistors 5 to 8 and load resistors 211 and 212 are provided.
【０００７】図６において、バイアス源２１０の値を変
化させると、第１及び第２の差動対トランジスタ５及び
６の分流比が変化する。一方、信号源２２１からの入力
信号に応じた電流が互いに逆相でトランジスタ２１３及
び２１４のコレクタに流れるので、前記分流比に応じて
電流の分流が行われ、分配された電流が負荷抵抗２１１
及び２１２に流れる。In FIG. 6, when the value of the bias source 210 is changed, the shunt ratio of the first and second differential pair transistors 5 and 6 changes. On the other hand, currents according to the input signal from the signal source 221 flow in opposite phases to the collectors of the transistors 213 and 214, so that the current is divided according to the shunt ratio, and the divided current is applied to the load resistor 211.
And 212.
【０００８】そのため、バイアス源２１０の値に応じて
振幅の変化した出力信号が出力端子２１０、２０２に得
られる。今、バイアス源２０９及び２１０の発生するバ
イアス電圧Ｖ9及びＶ10が等しいとし、定電流源２１５
乃至２１８の電流値が等しくＩ0であろうとすると、ト
ランジスタ２１９にはＩ0／２、トランジスタ２２０に
はＩ0／２のコレクタ電流が流れる。Therefore, output signals whose amplitudes have changed in accordance with the value of the bias source 210 are obtained at the output terminals 210 and 202. Now, assuming that the bias voltages V 9 and V 10 generated by the bias sources 209 and 210 are equal, the constant current source 215
To the current value of 218 that it would be equally I 0, the transistor 219 is I 0/2, flows through the collector current of I 0/2 in the transistor 220.
【０００９】次にＶ10≫Ｖ9とすると、トランジスタ２
１９には０、トランジスタ２２０にはＩ0のコレクタ電
流が流れる。更にＶ10≪Ｖ9とすると、トランジスタ２
１９にはＩ0、トランジスタ２２０には０のコレクタ電
流が流れる。以上のように、図６の回路によれば、バイ
アス源２１０の値に応じて利得制御された出力信号が得
られる。Next, assuming that V 10 ≫V 9 , the transistor 2
A collector current of 0 flows through 19 and a collector current of I 0 flows through the transistor 220. Further, if V 10 ＶV 9 , the transistor 2
The 19 I 0, the transistor 220 flows through the collector current of 0. As described above, according to the circuit of FIG. 6, an output signal whose gain is controlled in accordance with the value of the bias source 210 is obtained.
【００１０】図７に従来の利得可変増幅器を示す。図７
の利得可変増幅器はダイオードリファレンス利得制御電
圧発生回路３７と、ギルバートセルを用いたギルバート
セル型利得制御回路３８により構成される。FIG. 7 shows a conventional variable gain amplifier. FIG.
The variable gain amplifier of (1) comprises a diode reference gain control voltage generation circuit 37 and a Gilbert cell type gain control circuit 38 using a Gilbert cell.
【００１１】図７において、端子３０は利得制御電圧入
力部、端子３１は電源電圧入力部、端子３２は基準電圧
入力部、端子３３、３４は信号入力部、端子３５、３６
は信号出力部である。以下、ダイオードリファレンス利
得制御電圧発生回路３７の構成について説明する。In FIG. 7, a terminal 30 is a gain control voltage input section, a terminal 31 is a power supply voltage input section, a terminal 32 is a reference voltage input section, terminals 33 and 34 are signal input sections, and terminals 35 and 36.
Is a signal output unit. Hereinafter, the configuration of the diode reference gain control voltage generation circuit 37 will be described.
【００１２】トランジスタ１、２のエミッタは抵抗１６
を介して共通接続され、それぞれ定電流源２４、２５に
接続し、トランジスタ１のベースは抵抗１１を介して利
得制御電圧入力端子３０に接続されるとともに、抵抗１
２を介して電源電圧入力端子３１に接続され、抵抗１５
を介し接地され、トランジスタ２のベースはトランジス
タ１のベースに抵抗１４を介して接続されるとともに基
準電圧入力端子３２に接続している。The emitters of the transistors 1 and 2 are connected to a resistor 16
, And connected to the constant current sources 24 and 25, respectively. The base of the transistor 1 is connected to the gain control voltage input terminal 30 via the resistor 11 and
2 connected to the power supply voltage input terminal 31 via the resistor 15
, And the base of the transistor 2 is connected to the base of the transistor 1 via the resistor 14 and to the reference voltage input terminal 32.
【００１３】トランジスタ１のコレクタとトランジスタ
２のコレクタはそれぞれダイオード１９、２０に接続さ
れ、ダイオード１９、２０は抵抗１３を介して電源電圧
入力端子３１に接続されるとともに、抵抗１３と定電流
源２６に接続されるダイオード２１に接続している。ト
ランジスタ３及び４のベースは、それぞれダイオード２
１と定電流源２６の接続点及びダイオード１９とトラン
ジスタ１の接続点に接続され、トランジスタ３及び４の
エミッタは、それぞれダイオード２２及び２３を介して
定電流源２７及び２８に接続される。The collector of the transistor 1 and the collector of the transistor 2 are connected to diodes 19 and 20, respectively. The diodes 19 and 20 are connected to the power supply voltage input terminal 31 via the resistor 13, and are connected to the resistor 13 and the constant current source 26. Is connected to a diode 21 connected to. The bases of the transistors 3 and 4 are each a diode 2
1 and a connection point of the constant current source 26 and a connection point of the diode 19 and the transistor 1, and emitters of the transistors 3 and 4 are connected to constant current sources 27 and 28 via diodes 22 and 23, respectively.
【００１４】次に、ダイオードリファレンス利得制御電
圧発生回路３７の動作について説明する。定電流源２
４、２５に流れる電流をそれぞれＩ0とし、定電流源２
６を流れる電流を２Ｉ0とする。Next, the operation of the diode reference gain control voltage generation circuit 37 will be described. Constant current source 2
The currents flowing through the current sources 4 and 25 are respectively defined as I 0 and the constant current source 2
The current flowing through 6 is 2I 0 .
【００１５】利得制御電圧入力端子３０に供給される利
得制御電圧が変化すると、トランジスタ１のベースに供
給される電圧が変化するため、差動対トランジスタ１、
２を流れる電流比が変化し、ダイオード１９とトランジ
スタ１の接続点の電圧が変化する。When the gain control voltage supplied to the gain control voltage input terminal 30 changes, the voltage supplied to the base of the transistor 1 changes.
2 changes, and the voltage at the connection point between the diode 19 and the transistor 1 changes.
【００１６】一方、ダイオード２１を流れる電流は２Ｉ
0であり、ダイオード２１と定電流源２６の接続点の電
位は固定されている。ダイオード１９とトランジスタ１
の接続点の電位及びダイオード２１と定電流源２６の接
続点の電位は、それぞれトランジスタ４とダイオード２
３及びトランジスタ３とダイオード２２によりレベルシ
フトされ、ギルバートセル型利得制御回路３８の制御電
圧となる。On the other hand, the current flowing through the diode 21 is 2I
0 , and the potential at the connection point between the diode 21 and the constant current source 26 is fixed. Diode 19 and transistor 1
And the potential at the node between the diode 21 and the constant current source 26 are the transistor 4 and the diode 2 respectively.
3 and the level is shifted by the transistor 3 and the diode 22, and becomes a control voltage of the Gilbert cell type gain control circuit 38.
【００１７】従って、ダイオードリファレンス利得制御
電圧発生回路３７によれば、ギルバートセル型利得制御
回路３８に供給される利得制御電圧が大きくなるにつ
れ、ダイオード２３と定電流源２８の接続点の電位が低
くになる。Therefore, according to the diode reference gain control voltage generation circuit 37, as the gain control voltage supplied to the Gilbert cell type gain control circuit 38 increases, the potential at the connection point between the diode 23 and the constant current source 28 decreases. become.
【００１８】また、利得制御電圧発生回路３７は、ダイ
オード１９、２１の順方向電圧をリファレンスにしてい
るため、高精度の利得制御電圧を得ることができる。Further, since the gain control voltage generation circuit 37 uses the forward voltage of the diodes 19 and 21 as a reference, a highly accurate gain control voltage can be obtained.
【００１９】次に図７のギルバートセル型利得制御回路
３８の構成について説明する。エミッタが共通接続され
るとともに各エミッタが定電流源２９を介して接地さ
れ、ベースに信号入力端子３３、３４からの入力信号電
圧が入力する差動対トランジスタ９、１０のうち、トラ
ンジスタ９のコレクタは差動対トランジスタ５、６の共
通接続されたエミッタに接続され、トランジスタ１０の
コレクタは差動対トランジスタ７、８の共通接続された
エミッタに接続されている。Next, the configuration of the Gilbert cell type gain control circuit 38 of FIG. 7 will be described. The emitters are commonly connected, each emitter is grounded via a constant current source 29, and the collector of the transistor 9 of the differential pair transistors 9, 10 whose base receives the input signal voltage from the signal input terminals 33 and 34. Is connected to the commonly connected emitters of the differential pair transistors 5 and 6, and the collector of the transistor 10 is connected to the commonly connected emitters of the differential pair transistors 7 and 8.
【００２０】そして、トランジスタ６、７のベースは共
通接続されてダイオード２３と定電流源２８の接続点に
接続され、トランジスタ５、８のベースは共通接続され
てダイオード２２と定電流源２７の接続点に接続され、
トランジスタ５、７のコレクタは共通接続されて抵抗１
７を介して電源電圧入力端子３１に接続されるとともに
信号出力端子３５に接続され、トランジスタ６、８のコ
レクタは共通接続されて抵抗１８を介して電源電圧入力
端子３１に接続されるとともに信号出力端子３６に接続
される。The bases of the transistors 6 and 7 are connected together and connected to the connection point between the diode 23 and the constant current source 28. The bases of the transistors 5 and 8 are connected together and the connection between the diode 22 and the constant current source 27. Connected to a point,
The collectors of the transistors 5 and 7 are connected in common to form a resistor 1
7, and connected to the power supply voltage input terminal 31 and the signal output terminal 35. The collectors of the transistors 6 and 8 are connected in common and connected to the power supply voltage input terminal 31 via the resistor 18 and output the signal. Connected to terminal 36.
【００２１】次にギルバートセル型利得制御回路３８に
ついて説明する。トランジスタ６、７の共通ベースの電
位をＶ67、トランジスタ５、８の共通ベースの電位をＶ
58とし、利得制御電圧入力端子３０に加えられる利得制
御電圧をＶagcとする。Next, the Gilbert cell type gain control circuit 38 will be described. The potential of the common base of the transistors 6 and 7 is V 67 , and the potential of the common base of the transistors 5 and 8 is V
58 , and the gain control voltage applied to the gain control voltage input terminal 30 is V agc .
【００２２】Ｖ67＜Ｖ58の場合、トランジスタ５、９を
経由してトランジスタ５のコレクタに出力される正相信
号の方がトランジスタ１０、７を経由してトランジスタ
７のコレクタに出力される逆相信号より大きくなるた
め、信号出力端子３５には、正相信号が出力され、同様
の原理で信号出力端子３６には逆相信号が出力される。
信号出力端子３５、３６に出力される信号の大きさは、
Ｖ67が小さくなる程、すなわちＶagcが大きくなる程、
大きくなる。When V 67 <V 58 , the positive-phase signal output to the collector of the transistor 5 via the transistors 5 and 9 is output to the collector of the transistor 7 via the transistors 10 and 7. Since the signal is larger than the phase signal, a normal phase signal is output to the signal output terminal 35, and a negative phase signal is output to the signal output terminal 36 according to the same principle.
The magnitude of the signal output to the signal output terminals 35 and 36 is
As V 67 becomes smaller, that is, as V agc becomes larger,
growing.
【００２３】Ｖ67＝Ｖ58の場合、トランジスタ５、９を
経由してトランジスタ５のコレクタに出力される正相信
号の大きさとトランジスタ１０、７を経由してトランジ
スタ７のコレクタに出力される逆相信号の大きさが等し
くなるため、信号出力端子３５には信号が出力されな
い。同様の原理で信号出力端子３６にも信号は出力され
ない。When V 67 = V 58 , the magnitude of the positive-phase signal output to the collector of the transistor 5 via the transistors 5 and 9 and the inverse signal output to the collector of the transistor 7 via the transistors 10 and 7 Since the magnitudes of the phase signals are equal, no signal is output to the signal output terminal 35. No signal is output to the signal output terminal 36 according to the same principle.
【００２４】Ｖ67＞Ｖ58の場合、トランジスタ５、９を
経由してトランジスタ５のコレクタに出力される正相信
号の方がトランジスタ１０、７を経由してトランジスタ
７のコレクタに出力される逆相信号より小さくなるた
め、信号出力端子３５には、逆相信号が出力され、同様
の原理で信号出力端子３６には正相信号が出力される。
信号出力端子３５、３６に出力される信号の大きさは、
Ｖ67が大きくなる程、すなわち、Ｖagcが小さくなる
程、大きくなる。When V 67 > V 58 , the positive-phase signal output to the collector of the transistor 5 via the transistors 5 and 9 is output to the collector of the transistor 7 via the transistors 10 and 7. Since the signal is smaller than the phase signal, a negative-phase signal is output to the signal output terminal 35, and a positive-phase signal is output to the signal output terminal 36 according to the same principle.
The magnitude of the signal output to the signal output terminals 35 and 36 is
It increases as V 67 increases, that is, as V agc decreases.
【００２５】図８は、以上説明したＶ67＜Ｖ58、Ｖ67＝
Ｖ58、Ｖ67＞Ｖ58の場合の利得制御特性を図示したもの
である。横軸は利得制御電圧Ｖagc、縦軸は利得を示し
ている。図８において、Ａ点がＶ67＝Ｖ58の場合に相当
する。FIG. 8 shows that V 67 <V 58 , V 67 =
9 illustrates gain control characteristics when V 58 and V 67 > V 58 . The horizontal axis represents the gain control voltage Vagc , and the vertical axis represents the gain. In FIG. 8, this corresponds to the case where the point A is V 67 = V 58 .
【００２６】[0026]
【発明が解決しようとする課題】しかしながら、図５及
び図６に示す利得可変増幅器では、歪が大きく、６４Ｑ
ＡＭや２５６ＱＡＭなどのデジタルデータ通信におい
て、データ復調エラーを引き起す可能性があるという課
題がった。その理由は、図５においては、差動対トラン
ジスタ１０８、１１１あるいは差動対トランジスタ１０
９、１１０のペアになったトランジスタが電流のカット
オフ状態からトランジスタオンの状態に変化する場合に
トランジスタの特性の過渡現象により、利得が差動対ト
ランジスタ１０８、１１１及び差動対トランジスタ１０
９、１１０に流れる電流比に比例して変化しない領域が
できる。すなわち、利得の変化に直線性がない領域が存
在するためである。However, in the variable gain amplifier shown in FIGS. 5 and 6, distortion is large and 64Q
In digital data communication such as AM and 256QAM, there is a problem that a data demodulation error may be caused. The reason is that in FIG. 5, the differential pair transistors 108 and 111 or the differential pair transistor 10
When the paired transistors 9 and 110 change from the current cut-off state to the transistor-on state, the gain of the differential pair transistors 108 and 111 and the differential pair transistor 10
9 and 110, there is a region that does not change in proportion to the current ratio. That is, there is a region where the change in gain has no linearity.
【００２７】図６に示す従来例においては、差動対トラ
ンジスタ５及び６のペアになったトランジスタが電流の
カットオフ状態からトランジスタオン状態に変化する場
合に、図５に示す従来例の場合と同様に利得の変化の直
線性がない領域が存在することによる。In the prior art shown in FIG. 6, when the paired transistors of the differential pair transistors 5 and 6 change from the current cutoff state to the transistor on state, the case of the conventional example shown in FIG. Similarly, there is a region where the change in gain does not have linearity.
【００２８】また図７に示す従来例において、利得制御
範囲０〜５Ｖにおいて利得が反転増加するため（図８の
Ａ点）、同一利得を得るための利得制御電圧Ｖagcが２
値存在するため、Ｖagc制御をかけることができないと
いう課題があった。Further in the conventional example shown in FIG. 7, the gain is increased inversion in the gain control range 0 to 5V (A point in FIG. 8), the gain control voltage V agc to obtain the same gain 2
There is a problem that V agc control cannot be performed because the value exists.
【００２９】その理由は、図７のギルバートセル型利得
制御回路３８に与えるオフセット電圧は５２ｍＶ（最大
利得時）から１０ｍＶ（最小利得時）と微小信号でコン
トロールされなければならないが、一方、システム側か
ら利得制御電圧入力端子３０に加えられる利得制御電圧
は、通常０Ｖ（最大利得時）〜５Ｖ（最小利得時）であ
る。The reason is that the offset voltage applied to the Gilbert cell type gain control circuit 38 shown in FIG. 7 must be controlled by a very small signal from 52 mV (at the maximum gain) to 10 mV (at the minimum gain). The gain control voltage applied to the gain control voltage input terminal 30 is usually 0 V (at maximum gain) to 5 V (at minimum gain).
【００３０】従って、外部から５Ｖが印加された時に高
精度にオフセット電圧が１０ｍＶ得られるようにしなけ
ればならない。しかしながら、ＩＣの製造バラツキ等を
考えた場合、ダイオード１９、２１及びダイオード２
２、２３の順方向電圧のばらつきが生じ、オフセット電
圧が反転することがあるためである。Therefore, it is necessary to obtain an offset voltage of 10 mV with high accuracy when 5 V is applied from the outside. However, considering the manufacturing variation of the IC, the diodes 19 and 21 and the diode 2
This is because the offset voltage may be inverted due to variations in the forward voltage of 2 and 23.
【００３１】本発明の目的は、利得制御範囲０〜５Ｖに
おいて出力信号の位相が反転しない低歪利得可変増幅器
を提供することにある。An object of the present invention is to provide a low distortion gain variable amplifier in which the phase of an output signal is not inverted in a gain control range of 0 to 5 V.
【００３２】[0032]
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る利得可変増幅器は、低歪利得制御回路
と、利得制御電圧発生回路とを有する利得可変増幅器で
あって、前記低歪利得制御回路は、利得を可変に制御す
る制御電圧に基づいて入力信号を増幅出力するギルバー
トセルを用いたものであり、前記利得制御電圧発生回路
は、前記低歪利得制御回路に対して制御電圧を供給する
ものであって、抵抗により外部供給された制御電圧を変
換する制御電圧変換回路及びダイオードの順方向電圧を
リファレンスに用いたダイオードリファレンス利得制御
電圧発生回路を含み、外部供給される利得制御範囲０〜
５Ｖにおいて前記利得制御電圧発生回路の出力電圧の位
相が反転しないように構成されたものであり、さらに前
記利得制御電圧発生回路のダイオードリファレンス利得
制御電圧発生回路は、前記制御電圧変換回路の出力電圧
と基準電圧がそれぞれ第１の抵抗を介して接続されたベ
ースに接続され、エミッタが第２の抵抗を介して共通接
続されるとともに各々のエミッタが第１及び第２の定電
流源に接続される差動対トランジスタと、第３の抵抗を
介して電源に接続される第１乃至第３のダイオードとを
有し、第１のダイオードが前記差動対トランジスタの一
方のトランジスタのコレクタに、第２のダイオードが他
方のトランジスタのコレクタに接続され、第３のダイオ
ードが第３の定電流源を介して接地されたものである。In order to achieve the above object, a variable gain amplifier according to the present invention is a variable gain amplifier having a low distortion gain control circuit and a gain control voltage generating circuit, wherein the low distortion The gain control circuit uses a Gilbert cell that amplifies and outputs an input signal based on a control voltage that variably controls a gain, and the gain control voltage generation circuit includes a control voltage for the low distortion gain control circuit. The control voltage supplied externally by the resistor is changed.
Control voltage conversion circuit and the forward voltage of the diode.
Diode reference gain control used for reference
Includes voltage generation circuit, gain control range 0 to be externally supplied
At 5 V, the magnitude of the output voltage of the gain control voltage generation circuit
Are those phases is configured not reversed, further pre
Diode reference gain of the gain control voltage generator
The control voltage generation circuit includes an output voltage of the control voltage conversion circuit.
And a reference voltage connected via a first resistor.
And the emitter is connected in common via a second resistor.
Connected to each other and the first and second constant current
A differential pair transistor connected to the current source and a third resistor
And first to third diodes connected to the power supply through
Having a first diode connected to one of the differential pair transistors.
A second diode is connected to the collector of the other transistor.
Connected to the collector of the other transistor, and a third diode
The circuit is grounded via a third constant current source .
【００３３】[0033]
【００３４】また前記利得制御電圧発生回路の制御電圧
変換回路は、利得制御電圧入力端子に接続される第１の
抵抗と、第１の抵抗及び前記ダイオードリファレンス利
得制御電圧発生回路に接続される第２の抵抗を有し、利
得制御電圧発生回路の出力電圧の位相が外部に供給され
る利得制御範囲０〜５Ｖ内で反転しないように前記第１
及び第２の抵抗の抵抗値Ｒ１とＲ２の値を設定したもの
である。The control voltage conversion circuit of the gain control voltage generation circuit includes a first resistor connected to a gain control voltage input terminal, and a first resistor connected to the first resistor and the diode reference gain control voltage generation circuit. 2 so that the phase of the output voltage of the gain control voltage generating circuit is not inverted within a gain control range of 0 to 5 V supplied to the outside.
And the resistance values R1 and R2 of the second resistor.
【００３５】[0035]
【００３６】また前記第１乃至第３のダイオードは、ダ
イオードの順方向電圧の相対精度が十分小さくなるよう
にエミッタサイズの大きなトランジスタを用いて構成さ
れたものである。Each of the first to third diodes is formed by using a transistor having a large emitter size so that the relative accuracy of the forward voltage of the diode is sufficiently small.
【００３７】また前記利得制御電圧発生回路の制御電圧
変換回路及びダイオードリファレンス利得制御電圧発生
回路及び前記利得制御電圧発生回路の出力電圧の位相反
転を検出する位相検出回路を有し、利得制御電圧発生回
路の出力電圧の位相が外部供給される利得制御電圧にか
かわらず、反転しないようにしたものである。The gain control voltage generating circuit includes a control voltage converting circuit, a diode reference gain control voltage generating circuit, and a phase detecting circuit for detecting a phase inversion of an output voltage of the gain control voltage generating circuit. The phase of the output voltage of the circuit is not inverted regardless of the gain control voltage supplied from the outside.
【００３８】また前記位相検出回路は、各々エミッタが
共通接続されて定電流源を介して接地され、各々のコレ
クタが第１及び第２の抵抗を介して電源に接続される差
動回路を有し、該差動回路の一方のトランジスタのベー
スは、前記第１のダイオードと第１の定電流源に接続さ
れ、他方のトランジスタは、前記第３のダイオードと第
３の定電流源に接続されるとともに、エミッタが電源
に、コレクタが第４の抵抗に接続されたＰＮＰトランジ
スタのベースに接続され、第４の抵抗は、第５の抵抗を
介して接地されるとともに、前記第３のダイオードと第
３の定電流源の接続点はコレクタに接続され、エミッタ
は第６の抵抗を介して接地されたトランジスタのベース
に接続されたものである。The phase detection circuit has a differential circuit in which the emitters are commonly connected and grounded via a constant current source, and the respective collectors are connected to a power supply via first and second resistors. The base of one transistor of the differential circuit is connected to the first diode and a first constant current source, and the other transistor is connected to the third diode and a third constant current source. The emitter is connected to a power supply, the collector is connected to the base of a PNP transistor connected to a fourth resistor, and the fourth resistor is grounded via a fifth resistor, and is connected to the third diode. The connection point of the third constant current source is connected to the collector, and the emitter is connected to the base of the grounded transistor via the sixth resistor.
【００３９】また前記低歪利得制御回路は、入力信号電
圧をそれぞれベース入力とする第１の差動回路と、共通
エミッタが前記第１の差動回路の第１、第２の出力にそ
れぞれ接続された第２、第３の差動回路とを有し、前記
第２、第３の差動回路をそれぞれ構成する各差動対トラ
ンジスタの一方のベース同士は共通接続されて第１の制
御電圧が供給され、他方のベース同士は共通接続されて
第２の制御電圧が供給され、前記第２の、第３の差動回
路の少なくとも一方の出力同士を接続し負荷を介して電
源に接続するとともに出力端子に接続したものである。In the low distortion gain control circuit, a first differential circuit having an input signal voltage as a base input, and a common emitter connected to first and second outputs of the first differential circuit, respectively. And one of the bases of each of the differential pair transistors constituting each of the second and third differential circuits is connected in common to form a first control voltage. And the other bases are commonly connected to each other to supply a second control voltage. At least one output of the second and third differential circuits is connected to each other and connected to a power supply via a load. Together with the output terminal.
【００４０】[0040]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照し低下に説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００４１】（実施形態１）図１は、本発明の実施形態
１の回路構成を示す図である。(Embodiment 1) FIG. 1 is a diagram showing a circuit configuration of Embodiment 1 of the present invention.
【００４２】図１において、図７に示した従来例と同一
機能を有する要素には同一の参照符号を付している。In FIG. 1, elements having the same functions as those of the conventional example shown in FIG. 7 are denoted by the same reference numerals.
【００４３】図１を参照して、本発明の実施形態１にお
いては、ダイオードリファレンス利得制御電圧発生回路
３７と、ギルバートセル型利得制御回路３８と、制御電
圧変換回路３９により構成される。Referring to FIG. 1, the first embodiment of the present invention comprises a diode reference gain control voltage generation circuit 37, a Gilbert cell type gain control circuit 38, and a control voltage conversion circuit 39.
【００４４】図１において、端子３０は利得制御電圧入
力部、端子３１は電源電圧入力部、端子３２は基準電圧
入力部、端子３３、３４は信号入力部、端子３５、３６
は信号出力部である。ダイオードリファレンス利得制御
電圧発生回路３７においては、トランジスタ１、２のエ
ミッタは抵抗１６を介して共通接続され、それぞれ定電
流源２４、２５に接続し、トランジスタ１のベースは抵
抗１１を介して抵抗４１と抵抗４２の接続点に接続され
るとともに、抵抗１２を介し電源電圧入力端子３１に接
続され、抵抗１５を介して接地され、トランジスタ２の
ベースはトランジスタ１のベースに抵抗１４を介して接
続されるとともに基準電圧入力端子３２に接続してい
る。In FIG. 1, a terminal 30 is a gain control voltage input section, a terminal 31 is a power supply voltage input section, a terminal 32 is a reference voltage input section, terminals 33 and 34 are signal input sections, and terminals 35 and 36.
Is a signal output unit. In the diode reference gain control voltage generation circuit 37, the emitters of the transistors 1 and 2 are commonly connected via a resistor 16 and connected to constant current sources 24 and 25, respectively, and the base of the transistor 1 is connected to a resistor 41 via the resistor 11. Connected to the power supply voltage input terminal 31 via the resistor 12, grounded via the resistor 15, and the base of the transistor 2 is connected to the base of the transistor 1 via the resistor 14. And is connected to a reference voltage input terminal 32.
【００４５】トランジスタ１のコレクタとトランジスタ
２のコレクタは、それぞれダイオード１９、２０に接続
され、ダイオード１９、２０は抵抗１３を介して電源電
圧入力端子３１に接続されるとともに抵抗１３と定電流
源２６に接続されるダイオード２１に接続している。ト
ランジスタ３及び４のベースは、それぞれダイオード２
１と定電流源２６の接続点及びダイオード１９とトラン
ジスタ１の接続点に接続され、トランジスタ３及び４の
エミッタは、それぞれダイオード２２及び２３を介して
定電流源２７及び２８に接続される。The collector of the transistor 1 and the collector of the transistor 2 are connected to diodes 19 and 20, respectively. The diodes 19 and 20 are connected to the power supply voltage input terminal 31 via the resistor 13, and are connected to the resistor 13 and the constant current source 26. Is connected to a diode 21 connected to. The bases of the transistors 3 and 4 are each a diode 2
1 and a connection point of the constant current source 26 and a connection point of the diode 19 and the transistor 1, and emitters of the transistors 3 and 4 are connected to constant current sources 27 and 28 via diodes 22 and 23, respectively.
【００４６】ギルバートセル型利得制御回路３８につい
ては、エミッタが共通接続されるとともに各エミッタが
定電流源２９を介して接地され、ベースに信号入力端子
３３、３４からの入力信号電圧を入力する差動対トラン
ジスタ９、１０のうち、トランジスタ９のコレクタは、
差動対トランジスタ５、６の共通接続されたエミッタに
接続され、トランジスタ１０のコレクタは差動対トラン
ジスタ７、８の共通接続されたエミッタに接続されてい
る。In the Gilbert cell type gain control circuit 38, the emitters are commonly connected, the respective emitters are grounded via the constant current source 29, and the bases receive the input signal voltages from the signal input terminals 33 and 34. The collector of the transistor 9 among the transistors 9 and 10 is
The differential pair transistors 5 and 6 are connected to the commonly connected emitters, and the collector of the transistor 10 is connected to the differential pair transistors 7 and 8 and the commonly connected emitters.
【００４７】そして、トランジスタ６、７のベースは共
通接続されてダイオード２３と定電流源２８の接続点に
接続され、トランジスタ５、８のベースは共通接続され
てダイオード２２と定電流源２７の接続点に接続され、
トランジスタ５、７のコレクタは共通接続されて抵抗１
７を介して電源電圧入力端子３１に接続されるととも
に、信号出力端子３５に接続され、トランジスタ６、８
のコレクタは共通接続されて抵抗１８を介して電源電圧
入力端子３１に接続されるとともに、信号出力端子３６
に接続される。The bases of the transistors 6 and 7 are connected in common and connected to a connection point between the diode 23 and the constant current source 28. The bases of the transistors 5 and 8 are connected in common and connected between the diode 22 and the constant current source 27. Connected to a point,
The collectors of the transistors 5 and 7 are connected in common to form a resistor 1
7, the power supply voltage input terminal 31 and the signal output terminal 35, and the transistors 6, 8
Are connected in common and connected to the power supply voltage input terminal 31 via the resistor 18 and the signal output terminal 36.
Connected to.
【００４８】ダイオード１９乃至２３については、タイ
オードの順方向電圧の相対精度が十分小さくなるように
エミッタサイズの大きなトランジスタを用いる。As the diodes 19 to 23, transistors having a large emitter size are used so that the relative accuracy of the forward voltage of the diode is sufficiently small.
【００４９】本発明の実施形態１おいては、ダイオード
リファレンス利得制御電圧発生回路３７とギルバートセ
ル型利得制御回路３８の回路構成は、図７のものと同一
であり、抵抗４１、４２により構成される制御電圧変換
回路３９が図７のものと相違している。In the first embodiment of the present invention, the circuit configurations of the diode reference gain control voltage generation circuit 37 and the Gilbert cell type gain control circuit 38 are the same as those in FIG. The control voltage conversion circuit 39 shown in FIG.
【００５０】制御電圧変換回路３９は、抵抗４１と４２
より構成され、抵抗４１は利得制御電圧入力端子３０に
接続されるとともに抵抗４２を介して接地され、抵抗４
１と４２の接続点は抵抗１１に接続される。The control voltage conversion circuit 39 includes resistors 41 and 42
The resistor 41 is connected to the gain control voltage input terminal 30 and grounded via the resistor 42.
The connection point between 1 and 42 is connected to the resistor 11.
【００５１】制御電圧変換回路３９においては、抵抗４
１の抵抗値をＲ41、抵抗４２の抵抗値をＲ42とすると、
利得制御電圧入力端子３０に供給される利得制御電圧Ｖ
agcは、Ｖagc×Ｒ42／（Ｒ41＋Ｒ42）に変換されてダイ
オードリファレンス利得制御電圧発生回路３７に供給さ
れる。In the control voltage conversion circuit 39, the resistance 4
If the resistance value of 1 is R 41 and the resistance value of resistor 42 is R 42 ,
Gain control voltage V supplied to gain control voltage input terminal 30
agc is supplied to the V agc × R 42 / (R 41 + R 42) is converted to the diode reference gain control voltage generation circuit 37.
【００５２】従って、あるＶagcが供給された時、図７
のダイオードリファレンス利得制御電圧発生回路３７に
おいて、トランジスタ１を流れる電流をＩ1、ダイオー
ド２３と定電流源２８の接続点の電位をＶ1とし、図１
においてトランジスタ１を流れる電流をＩ1、ダイオー
ド２３と定電流源２８の接続点の電位をＶ2とすると、
Ｉ1＞Ｉ2となるため、Ｖ1＜Ｖ2となる。Therefore, when a certain Vagc is supplied, FIG.
In the diode reference gain control voltage generating circuit 37, the current flowing through the transistor 1 is I 1 , and the potential at the connection point between the diode 23 and the constant current source 28 is V 1 .
In this case, assuming that the current flowing through the transistor 1 is I 1 and the potential at the connection point between the diode 23 and the constant current source 28 is V 2 ,
Since I 1 > I 2 , V 1 <V 2 .
【００５３】従ってＲ41とＲ42を適当に設定することに
より、利得制御範囲０〜５Ｖにおいて、ダイオード２２
と定電流源２７の接続点の電位に対して、大きさの逆転
しないＶ2を得ることができる。[0053] Accordingly, by setting the R 41 and R 42 suitably, in the gain control range 0 to 5V, the diode 22
With respect to the potential at the connection point of the constant current source 27 and V 2 , V 2 whose magnitude does not reverse can be obtained.
【００５４】図３に本発明の実施形態１の利得制御特性
を示す。横軸が外部供給される利得制御電圧、縦軸が利
得である。FIG. 3 shows gain control characteristics according to the first embodiment of the present invention. The horizontal axis is the gain control voltage supplied externally, and the vertical axis is the gain.
【００５５】上記したように、抵抗４１の抵抗値Ｒ41と
抵抗４２の抵抗値Ｒ42を適当な比に設定することによ
り、利得制御範囲０〜５Ｖにおいて、制御電圧発生回路
の出力電圧が反転せず、従って利得は反転増加しない。As described above, by setting the resistance value R41 of the resistor 41 and the resistance value R42 of the resistor 42 to an appropriate ratio, the output voltage of the control voltage generating circuit is inverted in the gain control range of 0 to 5V. And therefore the gain does not reverse.
【００５６】（実施形態２）図２は、本発明の実施形態
２の構成を示す図である。実施形態２と実施形態１との
相違点は、ダイオードリファレンス利得制御電圧発生回
路３７に、ダイオードリファレンス利得制御電圧発生回
路３７の出力電圧の位相反転を検出する位相検出回路４
０を接続した点である。(Embodiment 2) FIG. 2 is a diagram showing a configuration of Embodiment 2 of the present invention. The difference between the second embodiment and the first embodiment is that the diode reference gain control voltage generation circuit 37 includes a phase detection circuit 4 for detecting phase inversion of the output voltage of the diode reference gain control voltage generation circuit 37.
0 is connected.
【００５７】位相検出回路４０の構成について説明す
る。トランジスタ４３、４４のエミッタは共通接続さ
れ、定電流源４６を介して接地されるとともに、トラン
ジスタ４３と４４のコレクタはそれぞれ抵抗４７、４８
を介して電源電圧入力端子３１に接続される。トランジ
スタ４３のベースは、ダイオード２３と定電流源２８の
接続点に接続され、トランジスタ４４のベースはダイオ
ード２２と定電流源２７の接続点に接続される。ＰＮＰ
トランジスタ４５のベースはトランジスタ４４と抵抗４
８の接続点に接続され、ＰＮＰトランジスタ４５のエミ
ッタは電源電圧入力端子３１に、コレクタは抵抗４９、
５０を介して接地され、抵抗４９と抵抗５０の接続点
は、コレクタがダイオード２１と定電流源２６の接続点
に接続されるトランジスタ５１のベースに接続され、ト
ランジスタ５１のエミッタは抵抗５２を介して接地され
る。The configuration of the phase detection circuit 40 will be described. The emitters of the transistors 43 and 44 are commonly connected, grounded via a constant current source 46, and the collectors of the transistors 43 and 44 are connected to resistors 47 and 48, respectively.
Is connected to the power supply voltage input terminal 31 through the terminal. The base of the transistor 43 is connected to a connection point between the diode 23 and the constant current source 28, and the base of the transistor 44 is connected to a connection point between the diode 22 and the constant current source 27. PNP
The base of the transistor 45 is composed of the transistor 44 and the resistor 4
8, the emitter of the PNP transistor 45 is connected to the power supply voltage input terminal 31, the collector is connected to the resistor 49,
The connection point between the resistor 49 and the resistor 50 is connected to the base of the transistor 51 whose collector is connected to the connection point between the diode 21 and the constant current source 26, and the emitter of the transistor 51 is connected via the resistor 52. Grounded.
【００５８】次に位相検出回路の動作について説明す
る。図２において、ダイオード２２と定電流源２７の接
続点の電位をＶ3、ダイオード２３と定電流源２８の接
続点の電位をＶ4とする。Ｖ4が変化すると、トランジス
タ４３と４４を流れる電流比が変化し、抵抗４８とトラ
ンジスタ４４の接続点の電位が変化する。Next, the operation of the phase detection circuit will be described. 2, the potential at the connection point between the diode 22 and the constant current source 27 is V 3 , and the potential at the connection point between the diode 23 and the constant current source 28 is V 4 . If V 4 is changed, the transistor 43 and the current ratio flowing through the 44 is changed, the potential at the connection point between the resistor 48 and the transistor 44 is changed.
【００５９】抵抗４７、４８の抵抗値及び定電流源４６
の電流値は、ＰＮＰトランジスタ４５がＶ4≧Ｖ3の場合
はＯＦＦし、Ｖ4＜Ｖ3の場合にはＯＮするように設定さ
れている。Ｖ4≧Ｖ3の場合には、ＰＮＰトランジスタ４
５がＯＦＦしているため、トランジスタ５１のベース電
位は０Ｖであり、トランジスタ５１はＯＦＦする。Ｖ4
＜Ｖ3の場合、ＰＮＰトランジスタ４５はＯＮし、トラ
ンジスタ５１もＯＮするため、トランジスタ５１のコレ
クタに電流が流れ、Ｖ3は降下してＶ4と等電位になる。The resistance values of the resistors 47 and 48 and the constant current source 46
Is set to be OFF when the PNP transistor 45 satisfies V 4 ≧ V 3 and ON when V 4 <V 3 . If V 4 ≧ V 3 , the PNP transistor 4
5 is OFF, the base potential of the transistor 51 is 0 V, and the transistor 51 turns OFF. V 4
In the case of <V 3 , the PNP transistor 45 is turned on and the transistor 51 is also turned on, so that a current flows through the collector of the transistor 51, and V 3 drops and becomes equipotential with V 4 .
【００６０】従って、位相検出回路４０をダイオードリ
ファレンス利得制御電圧発生回路３７に接続することに
より、位相が反転しない利得制御電圧を得ることができ
る。Therefore, by connecting the phase detection circuit 40 to the diode reference gain control voltage generation circuit 37, it is possible to obtain a gain control voltage whose phase is not inverted.
【００６１】図４に本発明の実施形態２の利得制御特性
を示す。横軸が外部供給される利得制御電圧、縦軸が利
得であり、利得制御範囲０〜５Ｖにおいて利得は反転増
加しない。FIG. 4 shows gain control characteristics according to the second embodiment of the present invention. The horizontal axis represents the gain control voltage supplied externally, and the vertical axis represents the gain. The gain does not reversely increase in the gain control range of 0 to 5V.
【００６２】[0062]
【発明の効果】以上説明したように本発明によれば、ギ
ルバートセルを用いた低歪利得制御回路と、外部供給さ
れる利得制御範囲０〜５Ｖにおいて出力制御電圧の位相
が反転しない利得制御電圧発生回路を用いているため、
低歪かつ外部供給される利得制御範囲０〜５Ｖにおいて
出力制御電圧の位相が反転しない利得可変増幅器を得る
ことができる。As described above, according to the present invention, a low distortion gain control circuit using a Gilbert cell and a gain control voltage in which the phase of the output control voltage is not inverted in an externally supplied gain control range of 0 to 5V. Because the generator circuit is used,
It is possible to obtain a variable gain amplifier with low distortion and in which the phase of the output control voltage is not inverted in a gain control range of 0 to 5 V supplied externally.
【図１】本発明の実施形態１の回路構成を示す図であ
る。FIG. 1 is a diagram illustrating a circuit configuration according to a first embodiment of the present invention.
【図２】本発明の実施形態２の回路構成を示す図であ
る。FIG. 2 is a diagram illustrating a circuit configuration according to a second embodiment of the present invention.
【図３】本発明の実施形態１に係る利得可変増幅器の利
得制御特性を示す図である。FIG. 3 is a diagram illustrating gain control characteristics of the variable gain amplifier according to Embodiment 1 of the present invention.
【図４】本発明の実施形態２に係る利得可変増幅器の利
得制御特性を示す図である。FIG. 4 is a diagram illustrating gain control characteristics of a variable gain amplifier according to Embodiment 2 of the present invention.
【図５】従来例に係る利得可変増幅器を示す図である。FIG. 5 is a diagram showing a variable gain amplifier according to a conventional example.
【図６】従来例に係る利得可変増幅器を示す図である。FIG. 6 is a diagram showing a variable gain amplifier according to a conventional example.
【図７】従来例に係る利得可変増幅器を示す図である。FIG. 7 is a diagram showing a variable gain amplifier according to a conventional example.
【図８】従来例に係る利得可変増幅器の利得制御特性を
示す図である。FIG. 8 is a diagram showing gain control characteristics of a variable gain amplifier according to a conventional example.
１〜１０、４３〜４５、５１ トランジスタ １１〜１８、４７〜５０、５２ 抵抗 １９〜２３ ダイオード ２４〜２９、４６ 定電流源 ３０ 利得制御電圧入力端子 ３１ 電源電圧入力端子 ３２ 基準電圧入力端子 ３３、３４ 信号入力端子 ３５、３６ 信号出力端子 ３７ ダイオードリファレンス利得制御電圧発生回路 ３８ ギルバートセル型利得制御回路 ３９ 制御電圧変換回路 ４０ 位相検出回路 1 to 10, 43 to 45, 51 Transistors 11 to 18, 47 to 50, 52 Resistance 19 to 23 Diodes 24 to 29, 46 Constant current source 30 Gain control voltage input terminal 31 Power supply voltage input terminal 32 Reference voltage input terminal 33 34 signal input terminal 35, 36 signal output terminal 37 diode reference gain control voltage generation circuit 38 Gilbert cell type gain control circuit 39 control voltage conversion circuit 40 phase detection circuit
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−46407（ＪＰ，Ａ) 特開 平９−307378（ＪＰ，Ａ) 特開 平９−331221（ＪＰ，Ａ) 特開 昭62−64109（ＪＰ，Ａ) 特開 平10−22753（ＪＰ，Ａ) 特開 昭47−23144（ＪＰ，Ａ) 特開 平２−32610（ＪＰ，Ａ) 特開 平２−46013（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03G 1/00 - 3/10 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-3-46407 (JP, A) JP-A-9-307378 (JP, A) JP-A-9-331221 (JP, A) JP-A-62-1987 64109 (JP, A) JP-A-10-22753 (JP, A) JP-A-47-23144 (JP, A) JP-A-2-32610 (JP, A) JP-A-2-46013 (JP, A) (58) Field surveyed (Int. Cl. 7 , DB name) H03G 1/00-3/10
Claims (6)
回路とを有する利得可変増幅器であって、 前記低歪利得制御回路は、利得を可変に制御する制御電
圧に基づいて入力信号を増幅出力するギルバートセルを
用いたものであり、 前記利得制御電圧発生回路は、前記低歪利得制御回路に
対して制御電圧を供給するものであって、抵抗により外
部供給された制御電圧を変換する制御電圧変換回路及び
ダイオードの順方向電圧をリファレンスに用いたダイオ
ードリファレンス利得制御電圧発生回路を含み、外部供
給される利得制御範囲０〜５Ｖにおいて前記利得制御電
圧発生回路の出力電圧の位相が反転しないように構成さ
れたものであり、さらに前記利得制御電圧発生回路のダイオードリファレ
ンス利得制御電圧発生回路は、前記制御電圧変換回路の
出力電圧と基準電圧がそれぞれ第１の抵抗を介して接続
されたベースに接続され、エミッタが第２の抵抗を介し
て共通接続されるとともに各々のエミッタが第１及び第
２の定電流源に接続される差動対トランジスタと、第３
の抵抗を介して電源に接続される第１乃至第３のダイオ
ードとを有し、第１のダイオードが前記差動対トランジ
スタの一方のトランジスタのコレクタに、第２のダイオ
ードが他方のトランジスタのコレクタに接続され、第３
のダイオードが第３の定電流源を介して接地されたもの
である ことを特徴とする利得可変増幅器。1. A variable gain amplifier having a low distortion gain control circuit and a gain control voltage generation circuit, wherein the low distortion gain control circuit amplifies an input signal based on a control voltage for variably controlling a gain. are those with a Gilbert cell for outputting said gain control voltage generating circuit is for supplying a control voltage to the low-distortion gain control circuit, outside the resistance
A control voltage conversion circuit for converting the supplied control voltage;
Diode using forward voltage of diode as reference
Including a voltage reference gain control voltage generation circuit
In the gain control range of 0 to 5 V supplied,
It is configured so that the phase of the output voltage of the
And a diode reference of the gain control voltage generating circuit.
A control circuit for generating the control voltage;
Output voltage and reference voltage are each connected via the first resistor
And the emitter is connected through a second resistor.
And each emitter is connected to the first and
A differential pair transistor connected to the second constant current source;
First to third diodes connected to the power supply through the resistors
And a first diode is connected to the differential pair transistor.
A second diode is connected to the collector of one transistor of the
Is connected to the collector of the other transistor.
Diode of which is grounded via a third constant current source
A variable gain amplifier, characterized in that:
換回路は、利得制御電圧入力端子に接続される第１の抵
抗と、第１の抵抗及び前記ダイオードリファレンス利得
制御電圧発生回路に接続される第２の抵抗を有し、利得
制御電圧発生回路の出力電圧の位相が外部に供給される
利得制御範囲０〜５Ｖ内で反転しないように前記第１及
び第２の抵抗の抵抗値Ｒ１とＲ２の値を設定したもので
あることを特徴とする請求項１に記載の利得可変増幅
器。2. The control voltage conversion circuit of the gain control voltage generation circuit is connected to a first resistor connected to a gain control voltage input terminal, and to the first resistor and the diode reference gain control voltage generation circuit. Resistance values of the first and second resistors R1 and R2 so that the phase of the output voltage of the gain control voltage generation circuit is not inverted within a gain control range of 0 to 5V supplied to the outside; 2. The variable gain amplifier according to claim 1 , wherein the value of the variable gain is set.
オードの順方向電圧の相対精度が十分小さくなるように
エミッタサイズの大きなトランジスタを用いて構成され
たものであることを特徴とする請求項１に記載の利得可
変増幅器。3. The first to third diodes are configured using transistors having a large emitter size so that the relative accuracy of the forward voltage of the diodes is sufficiently small. 2. The variable gain amplifier according to 1.
換回路及びダイオードリファレンス利得制御電圧発生回
路及び前記利得制御電圧発生回路の出力電圧の位相反転
を検出する位相検出回路を有し、利得制御電圧発生回路
の出力電圧の位相が外部供給される利得制御電圧にかか
わらず、反転しないようにしたものであることを特徴と
する請求項１，２又は３に記載の利得可変増幅器。4. A gain control voltage generator comprising a control voltage conversion circuit of the gain control voltage generation circuit, a diode reference gain control voltage generation circuit, and a phase detection circuit detecting phase inversion of an output voltage of the gain control voltage generation circuit. 4. The variable gain amplifier according to claim 1, wherein the phase of the output voltage of the generation circuit is not inverted irrespective of an externally supplied gain control voltage.
通接続されて定電流源を介して接地され、各々のコレク
タが第１及び第２の抵抗を介して電源に接続される差動
回路を有し、 該差動回路の一方のトランジスタのベースは、前記第１
のダイオードと第１の定電流源に接続され、他方のトラ
ンジスタは、前記第３のダイオードと第３の定電流源に
接続されるとともに、エミッタが電源に、コレクタが第
４の抵抗に接続されたＰＮＰトランジスタのベースに接
続され、第４の抵抗は、第５の抵抗を介して接地される
とともに、前記第３のダイオードと第３の定電流源の接
続点はコレクタに接続され、エミッタは第６の抵抗を介
して接地されたトランジスタのベースに接続されたもの
であることを特徴とする請求項４に記載の利得可変増幅
器。5. The phase detection circuit includes a differential circuit having emitters connected in common, grounded via a constant current source, and collectors connected to a power supply via first and second resistors. The base of one transistor of the differential circuit is the first transistor.
The other transistor is connected to the third diode and the third constant current source, the emitter is connected to the power supply, and the collector is connected to the fourth resistor. The fourth resistor is grounded via a fifth resistor, the connection point between the third diode and the third constant current source is connected to the collector, and the emitter is connected to the collector. 5. The variable gain amplifier according to claim 4 , wherein the variable gain amplifier is connected to a base of a transistor that is grounded via a sixth resistor.
をそれぞれベース入力とする第１の差動回路と、共通エ
ミッタが前記第１の差動回路の第１、第２の出力にそれ
ぞれ接続された第２、第３の差動回路とを有し、 前記第２、第３の差動回路をそれぞれ構成する各差動対
トランジスタの一方のベース同士は共通接続されて第１
の制御電圧が供給され、他方のベース同士は共通接続さ
れて第２の制御電圧が供給され、前記第２の、第３の差
動回路の少なくとも一方の出力同士を接続し負荷を介し
て電源に接続するとともに出力端子に接続したものであ
ることを特徴とする請求項１に記載の利得可変増幅器。6. The low distortion gain control circuit includes a first differential circuit having an input signal voltage as a base input, and a common emitter connected to first and second outputs of the first differential circuit, respectively. A first and a second differential circuit connected to each other, and one base of each of the differential pair transistors constituting the second and the third differential circuits is connected in common to the first and second differential circuits, respectively.
And the other bases are commonly connected to each other and a second control voltage is supplied. At least one output of the second and third differential circuits is connected to each other and a power supply is connected via a load. 2. The variable gain amplifier according to claim 1 , wherein the variable gain amplifier is connected to an output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9194356A JP3064973B2 (en) | 1997-07-18 | 1997-07-18 | Variable gain amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9194356A JP3064973B2 (en) | 1997-07-18 | 1997-07-18 | Variable gain amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1141044A JPH1141044A (en) | 1999-02-12 |
| JP3064973B2 true JP3064973B2 (en) | 2000-07-12 |
Family
ID=16323226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9194356A Expired - Fee Related JP3064973B2 (en) | 1997-07-18 | 1997-07-18 | Variable gain amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3064973B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7960306B2 (en) | 2008-05-28 | 2011-06-14 | Industrial Technology Research Institute | Photo-energy transformation catalysts and methods for fabricating the same |
-
1997
- 1997-07-18 JP JP9194356A patent/JP3064973B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7960306B2 (en) | 2008-05-28 | 2011-06-14 | Industrial Technology Research Institute | Photo-energy transformation catalysts and methods for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1141044A (en) | 1999-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100342456B1 (en) | variable gain amplifier circuit | |
| JPS6412405B2 (en) | ||
| KR890004672B1 (en) | Multiplexing circuit | |
| JP2733962B2 (en) | Gain control amplifier | |
| JP3360032B2 (en) | Partially temperature compensated low noise voltage reference | |
| JP3064973B2 (en) | Variable gain amplifier | |
| JP2591301B2 (en) | Line characteristic circuit | |
| JP3058087B2 (en) | Variable gain amplifier | |
| JP3080488B2 (en) | Differential amplifier | |
| US5767662A (en) | Amplifier having single-ended input and differential output and method for amplifying a signal | |
| US5119041A (en) | High gain differential current amplifier having a low output voltage | |
| US4714897A (en) | Monolithically integratable signal amplifier stage with high output dynamics | |
| JPH0447485B2 (en) | ||
| KR950008954B1 (en) | Comparator with hysterisys | |
| JP2902277B2 (en) | Emitter follower output current limiting circuit | |
| JPH018027Y2 (en) | ||
| JPH0613821A (en) | Differential circuit | |
| JPS6223136Y2 (en) | ||
| JPS6167310A (en) | Agc amplifier circuit | |
| JP2503887B2 (en) | Variable gain circuit | |
| JP4206553B2 (en) | Voltage / current conversion circuit | |
| JPH11136105A (en) | Voltage comparator circuit | |
| JP3162889B2 (en) | Limiter circuit | |
| JP3185944B2 (en) | Two-wire transmitter | |
| JPS6223133Y2 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090512 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090512 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 10 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130512 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |