JPH0613821A - 差動回路 - Google Patents
差動回路Info
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- JPH0613821A JPH0613821A JP5029258A JP2925893A JPH0613821A JP H0613821 A JPH0613821 A JP H0613821A JP 5029258 A JP5029258 A JP 5029258A JP 2925893 A JP2925893 A JP 2925893A JP H0613821 A JPH0613821 A JP H0613821A
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- transistor
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- differential circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 構成が簡単で、高い直線性を呈する差動回路
を提供する。 【構成】 電圧利得が１程度の所定の電圧利得を有し、
且つ高い直線性を呈する差動回路は抵抗値がＲのエミッ
タ抵抗２１，２２を経て直流電流源Ｓから給電される差
動対の入力トランジスタ１１，１２を具えている。本発
明によれば電流源Ｓに至る上記各入力トランジスタ１
１，１２のエミッタ通路にｐ個の順方向にバイアスされ
る半導体接合Ｊ101,Ｊ102,--；Ｊ201,Ｊ202,----と、電
流ミラーＭ1；Ｍ2 の制御枝路１５；１７を挿入し、電
流ミラーＭ1 ；Ｍ2 の出力枝路１６；１７がｋ個の順方
向にバイアスされる半導体接合Ｊ1 ，Ｊ2---；Ｊ2,Ｊ22
----と直列の出力抵抗３１；３２に給電するようにす
る。出力抵抗３１；３２の値をｋ・Ｒ／（２＋ｐ）とな
るように選定する場合にｋ／２（２＋ｐ）の電圧利得が
得られ、入力トランジスタの直線性誤差が補償される。
を提供する。 【構成】 電圧利得が１程度の所定の電圧利得を有し、
且つ高い直線性を呈する差動回路は抵抗値がＲのエミッ
タ抵抗２１，２２を経て直流電流源Ｓから給電される差
動対の入力トランジスタ１１，１２を具えている。本発
明によれば電流源Ｓに至る上記各入力トランジスタ１
１，１２のエミッタ通路にｐ個の順方向にバイアスされ
る半導体接合Ｊ101,Ｊ102,--；Ｊ201,Ｊ202,----と、電
流ミラーＭ1；Ｍ2 の制御枝路１５；１７を挿入し、電
流ミラーＭ1 ；Ｍ2 の出力枝路１６；１７がｋ個の順方
向にバイアスされる半導体接合Ｊ1 ，Ｊ2---；Ｊ2,Ｊ22
----と直列の出力抵抗３１；３２に給電するようにす
る。出力抵抗３１；３２の値をｋ・Ｒ／（２＋ｐ）とな
るように選定する場合にｋ／２（２＋ｐ）の電圧利得が
得られ、入力トランジスタの直線性誤差が補償される。
Description
【０００１】
【産業上の利用分野】本発明は基準の給電端子から差動
対を成す入力トランジスタのエミッタ−コレクタ通路に
給電する直流電流源を具え、これらの各入力トランジス
タのコレクタには他の給電端子から給電し、前記各入力
トランジスタのベースに入力電圧信号を供給し、各エミ
ッタは各入力トランジスタに対して実際上同一の抵抗値
Ｒを有するエミッタ抵抗を介して前記直流電流源に接続
して成る高直線性を呈する差動回路に関するものであ
る。
対を成す入力トランジスタのエミッタ−コレクタ通路に
給電する直流電流源を具え、これらの各入力トランジス
タのコレクタには他の給電端子から給電し、前記各入力
トランジスタのベースに入力電圧信号を供給し、各エミ
ッタは各入力トランジスタに対して実際上同一の抵抗値
Ｒを有するエミッタ抵抗を介して前記直流電流源に接続
して成る高直線性を呈する差動回路に関するものであ
る。
【０００２】上述したようなタイプの差動回路は従来の
差動増幅器の入力段の大部分の基礎を成し、差動増幅器
の入力段の出力信号はエミッタ負荷抵抗からか、又は差
動対を成すトランジスタのコレクタと他の給電端子との
間の接続線路に挿入した対を成すインピーダンスからタ
ップすることができる。特に本発明は１に近いか、又は
それ以下の利得を良好に規定し、且つ再現でき、しかも
入力信号に対する出力信号の直線性が１％以上に良好に
満足され、集積可能な差動回路を提供する目的を有して
いる。
差動増幅器の入力段の大部分の基礎を成し、差動増幅器
の入力段の出力信号はエミッタ負荷抵抗からか、又は差
動対を成すトランジスタのコレクタと他の給電端子との
間の接続線路に挿入した対を成すインピーダンスからタ
ップすることができる。特に本発明は１に近いか、又は
それ以下の利得を良好に規定し、且つ再現でき、しかも
入力信号に対する出力信号の直線性が１％以上に良好に
満足され、集積可能な差動回路を提供する目的を有して
いる。
【０００３】
【従来の技術】差動電圧利得が１に等しくなる回路は
“ＩＥＥＥ Journal of Solid - StateCircuits”(Vol.
25, No６, 1990年12月) に Reinhard Petschacher 外
１名により発表された論文“Ａ 10-ｂ 75-ＭＳＰＳ Sub
ranging Ａ／Ｄ Converter withIntegrated Sample and
Hold”から既知である。この回路は各入力トランジス
タのコレクタから給電端子に至る接続線に順方向にバイ
アスされる半導体接合を挿入して直線性を補償するよう
にしたものである。
“ＩＥＥＥ Journal of Solid - StateCircuits”(Vol.
25, No６, 1990年12月) に Reinhard Petschacher 外
１名により発表された論文“Ａ 10-ｂ 75-ＭＳＰＳ Sub
ranging Ａ／Ｄ Converter withIntegrated Sample and
Hold”から既知である。この回路は各入力トランジス
タのコレクタから給電端子に至る接続線に順方向にバイ
アスされる半導体接合を挿入して直線性を補償するよう
にしたものである。
【０００４】
【発明が解決しようとする課題】上述したような従来回
路の欠点は出力振幅値がかなり制限されると云うことに
ある。アナログ信号測定手段及び例えばアナログ−ディ
ジタル変換器には利得が小さくて、直線性が高い差動回
路が求められる。このような差動回路を得る従来の他の
方法は、演算増幅器を利用し、これに多量の帰還をかけ
て、得ようとする利得を決めるようにしているが、この
方法では通過帯域及び／又は電力消費量が制限されるた
め、及び回路の複雑性の観点からしても半導体の占積表
面が多くなるため製造価格も比較的高くなるので満足の
ゆくものではない。
路の欠点は出力振幅値がかなり制限されると云うことに
ある。アナログ信号測定手段及び例えばアナログ−ディ
ジタル変換器には利得が小さくて、直線性が高い差動回
路が求められる。このような差動回路を得る従来の他の
方法は、演算増幅器を利用し、これに多量の帰還をかけ
て、得ようとする利得を決めるようにしているが、この
方法では通過帯域及び／又は電力消費量が制限されるた
め、及び回路の複雑性の観点からしても半導体の占積表
面が多くなるため製造価格も比較的高くなるので満足の
ゆくものではない。
【０００５】従って本発明の目的は、演算増幅器を用い
るものよりも構成が簡単で、しかも通過帯域及び電力消
費に係わる動作特性が従来のものよりも優れている高い
直線性を呈する差動回路を提供することにある。本発明
の他の目的は、一対の入力トランジスタを具え、特に１
ボルト程度のかなりの電圧スイングを大きな通過帯域に
わたって有する入力信号に対して大きな出力電圧スイン
グ及び比較的低い電力消費量を維持する差動回路の直線
性を改善することにある。
るものよりも構成が簡単で、しかも通過帯域及び電力消
費に係わる動作特性が従来のものよりも優れている高い
直線性を呈する差動回路を提供することにある。本発明
の他の目的は、一対の入力トランジスタを具え、特に１
ボルト程度のかなりの電圧スイングを大きな通過帯域に
わたって有する入力信号に対して大きな出力電圧スイン
グ及び比較的低い電力消費量を維持する差動回路の直線
性を改善することにある。
【０００６】
【課題を解決するための手段】本発明は冒頭にてのべた
種類の差動回路において、前記各入力トランジスタのエ
ミッタと前記電流源との間に順方向にバイアスされるｑ
個の半導体接合を具えている電流ミラーの制御枝路を挿
入し、前記電流ミラーの出力枝路を順方向にバイアスさ
れる１個以上のｋ個の半導体接合と直列の出力負荷抵抗
を介して前記他の給電端子に接続し、且つ前記各出力負
荷抵抗の値を実際上ｋ・Ｒ／（１＋ｑ）に等しくなるよ
うに選定して、差動回路の出力端子における電圧利得が
入力電圧信号に対してｋ／（１＋ｑ）に等しくなるよう
にしたことを特徴とする。
種類の差動回路において、前記各入力トランジスタのエ
ミッタと前記電流源との間に順方向にバイアスされるｑ
個の半導体接合を具えている電流ミラーの制御枝路を挿
入し、前記電流ミラーの出力枝路を順方向にバイアスさ
れる１個以上のｋ個の半導体接合と直列の出力負荷抵抗
を介して前記他の給電端子に接続し、且つ前記各出力負
荷抵抗の値を実際上ｋ・Ｒ／（１＋ｑ）に等しくなるよ
うに選定して、差動回路の出力端子における電圧利得が
入力電圧信号に対してｋ／（１＋ｑ）に等しくなるよう
にしたことを特徴とする。
【０００７】単一の直流半導体接合（ｑ＝１）を有する
電流ミラーの場合、斯種の差動回路の電圧利得は、使用
する半導体接合の数ｋが１, ２, ３,---に相当するか、
否かに応じて 1/2, １, １ 1/2----の値から選択するこ
とができ、利得を1/2 又は１にする場合には、半導体接
合の挿入及びそれによる電圧ジャンプによる出力信号の
電圧スイングが僅かしか制限されないため特に好適であ
る。
電流ミラーの場合、斯種の差動回路の電圧利得は、使用
する半導体接合の数ｋが１, ２, ３,---に相当するか、
否かに応じて 1/2, １, １ 1/2----の値から選択するこ
とができ、利得を1/2 又は１にする場合には、半導体接
合の挿入及びそれによる電圧ジャンプによる出力信号の
電圧スイングが僅かしか制限されないため特に好適であ
る。
【０００８】本発明によれば他の個別の利得値を得るこ
ともでき、そこで本発明の好適例では、前記各入力トラ
ンジスタのエミッタと前記電流源との間に順方向にバイ
アスされるｐ個の半導体接合を前記電流ミラーの制御枝
路と直列に挿入し、前記各出力負荷抵抗の値を実際上ｋ
・Ｒ／（１＋ｐ＋ｑ）に等しくなるように選定して、差
動回路の出力端子にｋ／（１＋ｐ＋ｑ）に相当する電圧
利得が得られるようにする。
ともでき、そこで本発明の好適例では、前記各入力トラ
ンジスタのエミッタと前記電流源との間に順方向にバイ
アスされるｐ個の半導体接合を前記電流ミラーの制御枝
路と直列に挿入し、前記各出力負荷抵抗の値を実際上ｋ
・Ｒ／（１＋ｐ＋ｑ）に等しくなるように選定して、差
動回路の出力端子にｋ／（１＋ｐ＋ｑ）に相当する電圧
利得が得られるようにする。
【０００９】このようにすれば、例えばｐ＝１及びｋ＝
１又はｋ＝２とすることにより1/3又は2/3 の利得を得
ることができる。いずれの場合も出力信号の直線性が保
証される。その理由は、入力電圧に対する非線形成分に
より影響される各入力トランジスタのエミッタ電流が各
電流ミラーの出力枝路に反映（リコピー) され、電流ミ
ラーがｋ個の順方向にバイアスされる半導体接合（素
子) の電圧分だけ高められた出力電圧を出力負荷抵抗に
発生するからであり、こうした素子は非線形電流成分を
補償する電圧を得るように首尾よく調整される。
１又はｋ＝２とすることにより1/3又は2/3 の利得を得
ることができる。いずれの場合も出力信号の直線性が保
証される。その理由は、入力電圧に対する非線形成分に
より影響される各入力トランジスタのエミッタ電流が各
電流ミラーの出力枝路に反映（リコピー) され、電流ミ
ラーがｋ個の順方向にバイアスされる半導体接合（素
子) の電圧分だけ高められた出力電圧を出力負荷抵抗に
発生するからであり、こうした素子は非線形電流成分を
補償する電圧を得るように首尾よく調整される。
【００１０】本発明による差動回路は電流ミラーを用い
るために、出力電圧スイングは出力信号を入力トランジ
スタ対のトランジスタのコレクタ負荷から取出す差動回
路の出力電圧スイングよりも大きくなるという利点を有
する。本発明による回路は集積化が容易である極めて簡
単な構成をしており、しかも供給電流は比較的小電流で
よく、又本来使用するトランジスタのカット−オフ周波
数により決定される通過帯域も大きくすることができ
る。
るために、出力電圧スイングは出力信号を入力トランジ
スタ対のトランジスタのコレクタ負荷から取出す差動回
路の出力電圧スイングよりも大きくなるという利点を有
する。本発明による回路は集積化が容易である極めて簡
単な構成をしており、しかも供給電流は比較的小電流で
よく、又本来使用するトランジスタのカット−オフ周波
数により決定される通過帯域も大きくすることができ
る。
【００１１】入力端子における電圧スイングが大きくて
もかまわないようにするために、本発明による回路には
既知の極めて簡単な構成の電流ミラー、即ち制御枝路に
ダイオード接続の唯一個のトランジスタを具えている電
流ミラーを用いるのが好適である。このタイプの電流ミ
ラーでは制御電流を出力枝路に反映させるのに僅かな誤
差が生ずる。その理由は、電流ミラーにおけるトランジ
スタの内の１個のトランジスタのベース電流値が出力枝
路には反映されないからである。
もかまわないようにするために、本発明による回路には
既知の極めて簡単な構成の電流ミラー、即ち制御枝路に
ダイオード接続の唯一個のトランジスタを具えている電
流ミラーを用いるのが好適である。このタイプの電流ミ
ラーでは制御電流を出力枝路に反映させるのに僅かな誤
差が生ずる。その理由は、電流ミラーにおけるトランジ
スタの内の１個のトランジスタのベース電流値が出力枝
路には反映されないからである。
【００１２】斯様な僅かな誤差を部分的に補償すること
は本来既知であり、このような補償を本発明に適用する
に当り、本発明の好適例では前記各電流ミラーにおける
前記制御枝路がダイオード接続の制御トランジスタを具
え、この制御トランジスタのエミッタを電流補償抵抗を
経て前記直流電流源に接続すると共に、前記各電流ミラ
ーの出力枝路がトランジスタを具え、このトランジスタ
のエミッタを前記直流電流源に直接接続する。
は本来既知であり、このような補償を本発明に適用する
に当り、本発明の好適例では前記各電流ミラーにおける
前記制御枝路がダイオード接続の制御トランジスタを具
え、この制御トランジスタのエミッタを電流補償抵抗を
経て前記直流電流源に接続すると共に、前記各電流ミラ
ーの出力枝路がトランジスタを具え、このトランジスタ
のエミッタを前記直流電流源に直接接続する。
【００１３】補償抵抗の値は簡単な計算により求まり、
この場合には回路に供給される最大入力電圧スイングを
考慮する。実際上、利得が１／２となるようにした例で
は、１ボルトの入力信号を対称に供給した場合に出力信
号の直線性が１／１０００以内に保証されることを確か
めた。しかし入力信号を非対称に供給した場合には直線
性が僅かに劣り、それでも５／１０００以内に保証され
ることを確かめた。
この場合には回路に供給される最大入力電圧スイングを
考慮する。実際上、利得が１／２となるようにした例で
は、１ボルトの入力信号を対称に供給した場合に出力信
号の直線性が１／１０００以内に保証されることを確か
めた。しかし入力信号を非対称に供給した場合には直線
性が僅かに劣り、それでも５／１０００以内に保証され
ることを確かめた。
【００１４】入力信号の供給の仕方に依存する動作特性
の差異は基本的には入力端子における差動対のトランジ
スタによって与えられるアーリ効果によるものである。
このような僅かな誤差も実際上除去することができ、そ
こで本発明の好適例では、前記各電流ミラーにおける前
記出力枝路が追加のトランジスタにより構成されるカス
コード段を具え、前記追加のトランジスタのベースが前
記直流電流源の電圧に対し、この直流電流源と電流ミラ
ーとにより規定される電圧分によりシフトされる電圧に
よりバイアスされ、前記追加のトランジスタのコレタク
が前記ｋ個の半導体接合と直列の出力負荷抵抗に給電
し、上記追加のトランジスタのエミッタを電流ミラーに
おける出力枝路のトランジスタのコレクタに接続する。
の差異は基本的には入力端子における差動対のトランジ
スタによって与えられるアーリ効果によるものである。
このような僅かな誤差も実際上除去することができ、そ
こで本発明の好適例では、前記各電流ミラーにおける前
記出力枝路が追加のトランジスタにより構成されるカス
コード段を具え、前記追加のトランジスタのベースが前
記直流電流源の電圧に対し、この直流電流源と電流ミラ
ーとにより規定される電圧分によりシフトされる電圧に
よりバイアスされ、前記追加のトランジスタのコレタク
が前記ｋ個の半導体接合と直列の出力負荷抵抗に給電
し、上記追加のトランジスタのエミッタを電流ミラーに
おける出力枝路のトランジスタのコレクタに接続する。
【００１５】このようにすれば、電流ミラーの出力枝路
にて追加の電圧降下があっても、得ようとする利得がほ
ぼ１又はそれ以下であるあらゆる場合に何ら不都合なこ
とはない。この場合、１ボルトの入力信号を非対称に供
給しても出力信号の直線性が１／１０００以内に保証さ
れることを確かめた。
にて追加の電圧降下があっても、得ようとする利得がほ
ぼ１又はそれ以下であるあらゆる場合に何ら不都合なこ
とはない。この場合、１ボルトの入力信号を非対称に供
給しても出力信号の直線性が１／１０００以内に保証さ
れることを確かめた。
【００１６】
【実施例】図１は本発明による高い直線性を呈する差動
回路の第１実施例を示す電気回路図である。ＤＣ（直
流）電流源Ｓは基準の給電端子Ｅから差動対を成す入力
トランジスタ１１及び１２のエミッタ−コレクタ通路に
それぞれ給電する。これらの各トランジスタ１１及び１
２のコレクタは他方の給電端子ＶCCに接続し、各ベース
はそれぞれ入力端子１及び２における入力電圧信号Ｖi1
及びＶi2を受信し、各エミッタはそれぞれ同じ抵抗値Ｒ
のエミッタ負荷抵抗２１及び２２をそれぞれ介してＤＣ
電流源Ｓに接続する。
回路の第１実施例を示す電気回路図である。ＤＣ（直
流）電流源Ｓは基準の給電端子Ｅから差動対を成す入力
トランジスタ１１及び１２のエミッタ−コレクタ通路に
それぞれ給電する。これらの各トランジスタ１１及び１
２のコレクタは他方の給電端子ＶCCに接続し、各ベース
はそれぞれ入力端子１及び２における入力電圧信号Ｖi1
及びＶi2を受信し、各エミッタはそれぞれ同じ抵抗値Ｒ
のエミッタ負荷抵抗２１及び２２をそれぞれ介してＤＣ
電流源Ｓに接続する。
【００１７】本発明によれば、電流ミラーＭ1,Ｍ2 の制
御枝路を各入力トランジスタ１１，１２のエミッタとＤ
Ｃ電流源Ｓとの間に挿入し、電流ミラーＭ1,Ｍ2 の出力
枝路を順方向にバイアスされる半導体接合Ｊ1,Ｊ2 とそ
れぞれ直列の出力負荷抵抗３１，３２を介して前記他方
の給電端子ＶCCに接続する。各電流ミラーＭ1,Ｍ2 は、
入力トランジスタ１５，１７をダイオード接続し、これ
らの入力トランジスタ１５，１７のベースを出力トラン
ジスタ１６，１８のベースにそれぞれ結合させて簡単に
構成し、こうした電流ミラーの出力枝路が、これら電流
ミラーの入力端子における制御電流にほぼ等しい電流を
供給するようにする。
御枝路を各入力トランジスタ１１，１２のエミッタとＤ
Ｃ電流源Ｓとの間に挿入し、電流ミラーＭ1,Ｍ2 の出力
枝路を順方向にバイアスされる半導体接合Ｊ1,Ｊ2 とそ
れぞれ直列の出力負荷抵抗３１，３２を介して前記他方
の給電端子ＶCCに接続する。各電流ミラーＭ1,Ｍ2 は、
入力トランジスタ１５，１７をダイオード接続し、これ
らの入力トランジスタ１５，１７のベースを出力トラン
ジスタ１６，１８のベースにそれぞれ結合させて簡単に
構成し、こうした電流ミラーの出力枝路が、これら電流
ミラーの入力端子における制御電流にほぼ等しい電流を
供給するようにする。
【００１８】差動電圧信号Ｖ01, Ｖ02は、電流ミラーＭ
1,Ｍ2 の出力トランジスタのコレクタと、出力負荷抵抗
３１，３２及び半導体接合Ｊ1,Ｊ2 の直列枝路により形
成される各負荷との間の各接続点にそれぞれ接続した端
子４１及び４２からタップされる。
1,Ｍ2 の出力トランジスタのコレクタと、出力負荷抵抗
３１，３２及び半導体接合Ｊ1,Ｊ2 の直列枝路により形
成される各負荷との間の各接続点にそれぞれ接続した端
子４１及び４２からタップされる。
【００１９】図１の回路によれば、抵抗３１及び３２の
抵抗値をＲ／２に等しく選択する場合に、入力電圧に対
してほぼ１／２に相当する出力電圧利得を得ることがで
きる。こうした条件下では、差動回路の各電流通路にお
ける各入力トランジスタのエミッタ電流が、抵抗値Ｒの
エミッタ負荷抵抗を通り、且つ２つの半導体接合、即ち
入力トランジスタ１１，１２のベース−エミッタ接合と
電流ミラーＭ1,Ｍ2 の制御枝路（トランジスタ１５，１
７）の半導体接合との２つの非線形インピーダンスも通
る入力電圧に基づいて別々に決定されるために出力信号
の電圧直線性が保証される。斯かるエミッタ電流は各電
流ミラーＭ1,Ｍ2 の出力枝路に反映（リコピー）され、
且つ前記エミッタ電流は供給電圧ＶCCに関連する電圧を
発生し、この電圧は出力負荷抵抗３１，３２及び半導体
接合Ｊ1 及びＪ2 の非線形インピーダンスとにより決定
される。出力インピーダンスの和は入力インピーダンス
の１／２に等しいから、利得は１／２に等しく、しかも
非線形インピーダンスの影響は実質上除去される。
抵抗値をＲ／２に等しく選択する場合に、入力電圧に対
してほぼ１／２に相当する出力電圧利得を得ることがで
きる。こうした条件下では、差動回路の各電流通路にお
ける各入力トランジスタのエミッタ電流が、抵抗値Ｒの
エミッタ負荷抵抗を通り、且つ２つの半導体接合、即ち
入力トランジスタ１１，１２のベース−エミッタ接合と
電流ミラーＭ1,Ｍ2 の制御枝路（トランジスタ１５，１
７）の半導体接合との２つの非線形インピーダンスも通
る入力電圧に基づいて別々に決定されるために出力信号
の電圧直線性が保証される。斯かるエミッタ電流は各電
流ミラーＭ1,Ｍ2 の出力枝路に反映（リコピー）され、
且つ前記エミッタ電流は供給電圧ＶCCに関連する電圧を
発生し、この電圧は出力負荷抵抗３１，３２及び半導体
接合Ｊ1 及びＪ2 の非線形インピーダンスとにより決定
される。出力インピーダンスの和は入力インピーダンス
の１／２に等しいから、利得は１／２に等しく、しかも
非線形インピーダンスの影響は実質上除去される。
【００２０】図２は、利得を様々な個々の値から選択す
ることができる本発明による差動回路の回路図を示す。
この図で図１に示した素子と同様な機能をする素子には
同じ参照番号を付して示してある。図１に示した回路と
比較するに、図２に示した回路では電流ミラーＭ1 及び
Ｍ2 の制御枝路に追加の入力負荷としてか、又は電流ミ
ラーＭ1 及びＭ2 の出力枝路に追加の出力負荷として
か、或いは制御枝路と出力枝路の双方にそれぞれ追加の
負荷として全て順方向にバイアスされる追加の半導体接
合を挿入する。より正確に云えば、Ｊ1,Ｊ12,---；Ｊ2,
Ｊ22,---の如きｋ個の半導体接合を挿入する場合には、
出力負荷抵抗３１，３２の抵抗値をｋ・Ｒ／２に選定し
て、出力端子に値がｋ／２の利得が得られるようにす
る。他方、電流ミラーＭ1 及びＭ2 の制御枝路に直列に
Ｊ101,Ｊ102,--；Ｊ201,Ｊ202,--- の如き順方向にバイ
アスされるｐ個の追加の半導体接合を挿入する場合に
は、各出力負荷抵抗３１，３２の値をｋ・Ｒ／（２＋
ｐ）に選定すると、回路の電圧利得がｋ／（２＋ｐ）に
等しくなる。例えば、電流ミラーＭ1,Ｍ2 の制御枝路に
はそれぞれ１個の半導体接合Ｊ101 ；Ｊ201(ｐ＝１）を
挿入するも、電流ミラーの各出力枝路には２個の半導体
接合Ｊ1,Ｊ12；Ｊ2,Ｊ22（ｋ＝２）を挿入する場合、出
力負荷抵抗３１，３２の各値を２Ｒ／３とすれば非線形
インピーダンスの影響が補償されて、２／３の利得が得
られる。上述した各例では電流ミラーＭ1 及びＭ2 とし
て、それらの制御枝路に僅か１個の順方向にバイアスさ
れる半導体接合（ダイオード接続のトランジスタ１５及
び１７）を挿入する最も簡単なタイプのものを用いた
が、ｑ個（ｑ＞１）の順方向にバイアスされる半導体接
合を制御枝路に挿入する他のタイプの電流ミラーを用い
ることもできる。この場合には出力負荷抵抗３１及び３
２の値をｋ・Ｒ（１＋ｐ＋ｑ）となるように選定すれ
ば、得られる利得はｋ／（１＋ｐ＋ｑ）となる。
ることができる本発明による差動回路の回路図を示す。
この図で図１に示した素子と同様な機能をする素子には
同じ参照番号を付して示してある。図１に示した回路と
比較するに、図２に示した回路では電流ミラーＭ1 及び
Ｍ2 の制御枝路に追加の入力負荷としてか、又は電流ミ
ラーＭ1 及びＭ2 の出力枝路に追加の出力負荷として
か、或いは制御枝路と出力枝路の双方にそれぞれ追加の
負荷として全て順方向にバイアスされる追加の半導体接
合を挿入する。より正確に云えば、Ｊ1,Ｊ12,---；Ｊ2,
Ｊ22,---の如きｋ個の半導体接合を挿入する場合には、
出力負荷抵抗３１，３２の抵抗値をｋ・Ｒ／２に選定し
て、出力端子に値がｋ／２の利得が得られるようにす
る。他方、電流ミラーＭ1 及びＭ2 の制御枝路に直列に
Ｊ101,Ｊ102,--；Ｊ201,Ｊ202,--- の如き順方向にバイ
アスされるｐ個の追加の半導体接合を挿入する場合に
は、各出力負荷抵抗３１，３２の値をｋ・Ｒ／（２＋
ｐ）に選定すると、回路の電圧利得がｋ／（２＋ｐ）に
等しくなる。例えば、電流ミラーＭ1,Ｍ2 の制御枝路に
はそれぞれ１個の半導体接合Ｊ101 ；Ｊ201(ｐ＝１）を
挿入するも、電流ミラーの各出力枝路には２個の半導体
接合Ｊ1,Ｊ12；Ｊ2,Ｊ22（ｋ＝２）を挿入する場合、出
力負荷抵抗３１，３２の各値を２Ｒ／３とすれば非線形
インピーダンスの影響が補償されて、２／３の利得が得
られる。上述した各例では電流ミラーＭ1 及びＭ2 とし
て、それらの制御枝路に僅か１個の順方向にバイアスさ
れる半導体接合（ダイオード接続のトランジスタ１５及
び１７）を挿入する最も簡単なタイプのものを用いた
が、ｑ個（ｑ＞１）の順方向にバイアスされる半導体接
合を制御枝路に挿入する他のタイプの電流ミラーを用い
ることもできる。この場合には出力負荷抵抗３１及び３
２の値をｋ・Ｒ（１＋ｐ＋ｑ）となるように選定すれ
ば、得られる利得はｋ／（１＋ｐ＋ｑ）となる。
【００２１】供給電圧ＶCCが比較的小さい（５ボルト）
場合には、挿入する半導体接合の個数ｐ及びｋを少なく
すると、図２に示したような差動回路は図１に示した回
路に比べて半導体接合が追加的に挿入されることによる
電圧により入力及び出力信号の電圧スイングが追加的に
過度に制限されなくなるために特に興味をそそることは
明らかである。
場合には、挿入する半導体接合の個数ｐ及びｋを少なく
すると、図２に示したような差動回路は図１に示した回
路に比べて半導体接合が追加的に挿入されることによる
電圧により入力及び出力信号の電圧スイングが追加的に
過度に制限されなくなるために特に興味をそそることは
明らかである。
【００２２】図１及び図２に示した回路は、特に入力ピ
ーク電圧が１ボルトまでの入力電圧が対称的に供給され
る場合に出力電圧の直線性が優れたものとなる。斯様な
回路は非対称駆動モードでは直線性が多少劣り、５／１
０００程度の直線性誤差を生ずる。このような僅かな残
留誤差は図３に示した本発明による簡単な方法にて補償
することができる。
ーク電圧が１ボルトまでの入力電圧が対称的に供給され
る場合に出力電圧の直線性が優れたものとなる。斯様な
回路は非対称駆動モードでは直線性が多少劣り、５／１
０００程度の直線性誤差を生ずる。このような僅かな残
留誤差は図３に示した本発明による簡単な方法にて補償
することができる。
【００２３】図３は図１に示した回路と同様に、利得が
１／２の差動回路を示す回路図であり、この例でも同じ
機能をする素子には図１のものと同一の参照番号を付し
て示してある。図１に示した回路と比較するに、図３の
回路のように幾つかの追加の素子を挿入することにより
残留直線性誤差が補償された。図１における最も簡単な
形態の電流ミラーＭ1 及びＭ2 は、トランジスタ１６及
び１８のベース電流が出力枝路に反映されることのない
制御枝路にてタップされるために、入力電流の反映に僅
かな誤差を生ずる。こうした誤差は、使用するトランジ
スタの利得が高くなるにつれて小さくなり、このような
誤差は、ダイオード接続した制御トランジスタ１５及び
１７のエミッタと、ＤＣ電流源Ｓの基準供給電圧端子Ｅ
とは反対側の端子との間に電流補償抵抗５１及び５２を
挿入する本来既知の方法にて少なくとも部分的には補償
することができる。電流ミラーＭ1 及びＭ2 における出
力トランジスタ１６及び１８のエミッタは直接電流源Ｓ
に接続する。こうした電流ミラーの入力電流を反映させ
ることのできる精度を向上させる他の解決法も可能であ
るが、図３に示したような方法でも電流ミラーの制御枝
路に挿入される追加的な電圧を最小とすることができ
る。
１／２の差動回路を示す回路図であり、この例でも同じ
機能をする素子には図１のものと同一の参照番号を付し
て示してある。図１に示した回路と比較するに、図３の
回路のように幾つかの追加の素子を挿入することにより
残留直線性誤差が補償された。図１における最も簡単な
形態の電流ミラーＭ1 及びＭ2 は、トランジスタ１６及
び１８のベース電流が出力枝路に反映されることのない
制御枝路にてタップされるために、入力電流の反映に僅
かな誤差を生ずる。こうした誤差は、使用するトランジ
スタの利得が高くなるにつれて小さくなり、このような
誤差は、ダイオード接続した制御トランジスタ１５及び
１７のエミッタと、ＤＣ電流源Ｓの基準供給電圧端子Ｅ
とは反対側の端子との間に電流補償抵抗５１及び５２を
挿入する本来既知の方法にて少なくとも部分的には補償
することができる。電流ミラーＭ1 及びＭ2 における出
力トランジスタ１６及び１８のエミッタは直接電流源Ｓ
に接続する。こうした電流ミラーの入力電流を反映させ
ることのできる精度を向上させる他の解決法も可能であ
るが、図３に示したような方法でも電流ミラーの制御枝
路に挿入される追加的な電圧を最小とすることができ
る。
【００２４】電流補償抵抗５１及び５２の値は当面の差
動回路に与えられる最大電圧スイングの関数として簡単
に決定される。既知のように、斯様な電流補償は、それ
が制御電流に正確に比例する追加の出力電流には当ては
まらないから完全なものではない。従って、電流ミラー
に流れるほぼ最大電流、即ちＤＣ電流源Ｓによって供給
される電流を正確に補償するように計算された値の抵抗
５１及び５２を選定するようにする。その理由は、こう
した抵抗の誤差が問題となるからである。
動回路に与えられる最大電圧スイングの関数として簡単
に決定される。既知のように、斯様な電流補償は、それ
が制御電流に正確に比例する追加の出力電流には当ては
まらないから完全なものではない。従って、電流ミラー
に流れるほぼ最大電流、即ちＤＣ電流源Ｓによって供給
される電流を正確に補償するように計算された値の抵抗
５１及び５２を選定するようにする。その理由は、こう
した抵抗の誤差が問題となるからである。
【００２５】図１に示した簡単な回路について詳述した
動作解析からも明らかなように、電流ミラーＭ1 及びＭ
2 の出力トランジスタ１６，１８のアーリ効果によって
出力電圧の直線性が僅かに劣化する。このような残留誤
差は図３に示した追加のトランジスタ１１１及び１１２
を具えているカスコード段により補償され、上記両トラ
ンジスタ１１１及び１１２のベースは、ダイオード接続
した２個直列のトランジスタ６１及び６２により発生さ
れ、しかも給電端子ＶCCから例えば抵抗６３により制限
される所定電流で給電される（電流源Ｓの電圧に対し
て）シフトされた電圧によりバイアスされる。トランジ
スタ１１１及び１１２のコレクタは抵抗３１，３２及び
半導体接合Ｊ1 及びＪ2 により構成される出力負荷に給
電し、且つ出力端子４１及び４２に出力電圧Ｖ01及びＶ
02を発生する。最後に、トランジスタ１１１及び１１２
のエミッタは電流ミラーＭ1 及びＭ2 の出力トランジス
タ１６及び１８のコレクタにそれぞれ接続する。従っ
て、トランジスタ１６及び１８はアーリ効果を補償する
ために実際上定電位Ｖceで作動するトランジスタ１１１
及び１１２の利得を制限するため、出力負荷３１，
Ｊ1 ；３２，Ｊ2 に流れる電流は、これらのトランジス
タのベース電流値の分だけ低減する。この極めて僅かな
誤差さえも電流補償抵抗５１及び５２の抵抗値を僅かに
高めることにより補償することができる。図３につき述
べた差動回路の動作特性は図１につき述べたものに比べ
て、回路の入力端子に電圧を非対称モードで供給しても
出力信号の直線性が１／１０００以上に良くなることを
実験により確かめた。
動作解析からも明らかなように、電流ミラーＭ1 及びＭ
2 の出力トランジスタ１６，１８のアーリ効果によって
出力電圧の直線性が僅かに劣化する。このような残留誤
差は図３に示した追加のトランジスタ１１１及び１１２
を具えているカスコード段により補償され、上記両トラ
ンジスタ１１１及び１１２のベースは、ダイオード接続
した２個直列のトランジスタ６１及び６２により発生さ
れ、しかも給電端子ＶCCから例えば抵抗６３により制限
される所定電流で給電される（電流源Ｓの電圧に対し
て）シフトされた電圧によりバイアスされる。トランジ
スタ１１１及び１１２のコレクタは抵抗３１，３２及び
半導体接合Ｊ1 及びＪ2 により構成される出力負荷に給
電し、且つ出力端子４１及び４２に出力電圧Ｖ01及びＶ
02を発生する。最後に、トランジスタ１１１及び１１２
のエミッタは電流ミラーＭ1 及びＭ2 の出力トランジス
タ１６及び１８のコレクタにそれぞれ接続する。従っ
て、トランジスタ１６及び１８はアーリ効果を補償する
ために実際上定電位Ｖceで作動するトランジスタ１１１
及び１１２の利得を制限するため、出力負荷３１，
Ｊ1 ；３２，Ｊ2 に流れる電流は、これらのトランジス
タのベース電流値の分だけ低減する。この極めて僅かな
誤差さえも電流補償抵抗５１及び５２の抵抗値を僅かに
高めることにより補償することができる。図３につき述
べた差動回路の動作特性は図１につき述べたものに比べ
て、回路の入力端子に電圧を非対称モードで供給しても
出力信号の直線性が１／１０００以上に良くなることを
実験により確かめた。
【００２６】上述した例の各回路は電圧測定及び特にア
ナログ信号をディジタル信号に変換する用途にとって望
ましい高い直線性を呈する。簡単な構成のこうした回路
には比較的小さな電流、例えば１００μＡの電流を供給
することができ、又極めて良好な通過帯域特性が維持さ
れる。図示の例ではＮＰＮ形のトランジスタを用いる例
を示したが、斯種の回路には供給電圧の極性を反転させ
て、ＰＮＰ形のトランジスタを用いることもできる。本
発明は上述した例のみに限定されるものでなく、幾多の
変更を加え得ること勿論である。
ナログ信号をディジタル信号に変換する用途にとって望
ましい高い直線性を呈する。簡単な構成のこうした回路
には比較的小さな電流、例えば１００μＡの電流を供給
することができ、又極めて良好な通過帯域特性が維持さ
れる。図示の例ではＮＰＮ形のトランジスタを用いる例
を示したが、斯種の回路には供給電圧の極性を反転させ
て、ＰＮＰ形のトランジスタを用いることもできる。本
発明は上述した例のみに限定されるものでなく、幾多の
変更を加え得ること勿論である。
【図１】電圧利得が１／２に相当する本発明による差動
回路の最も簡単な実施例を示す回路図である。
回路の最も簡単な実施例を示す回路図である。
【図２】電圧利得を様々な個々の値の内から選択し得る
本発明による差動回路の他の実施例を示す回路図であ
る。
本発明による差動回路の他の実施例を示す回路図であ
る。
【図３】残留直線性誤差に対する複数の追加の補償手段
を具えている本発明による差動回路を示す回路図であ
る。
を具えている本発明による差動回路を示す回路図であ
る。
１，２ 入力端子 １１，１２ 差動対を成す入力トランジスタ １５，１７ 電流ミラーの入力トランジスタ １６，１８ 電流ミラーの出力トランジスタ ２１，２２ エミッタ負荷抵抗 ３１，３２ 出力負荷抵抗 ４１，４２ 差動電圧出力端子 ５１，５２ 電流補償抵抗 Ｓ 直流電流源 Ｍ1,Ｍ2 電流ミラー Ｊ1,Ｊ12,---；Ｊ2,Ｊ22,---；Ｊ101,Ｊ102,--；Ｊ201,
Ｊ202 半導体接合
Ｊ202 半導体接合
Claims (5)
- 【請求項１】 基準の給電端子から差動対を成す入力ト
ランジスタのエミッタ−コレクタ通路に給電する直流電
流源を具え、これらの各入力トランジスタのコレクタに
は他の給電端子から給電し、前記各入力トランジスタの
ベースに入力電圧信号を供給し、各エミッタは各入力ト
ランジスタに対して実際上同一の抵抗値Ｒを有するエミ
ッタ抵抗を介して前記直流電流源に接続して成る高直線
性を呈する差動回路において、前記各入力トランジスタ
のエミッタと前記電流源との間に順方向にバイアスされ
るｑ個の半導体接合を具えている電流ミラーの制御枝路
を挿入し、前記電流ミラーの出力枝路を順方向にバイア
スされる１個以上のｋ個の半導体接合と直列の出力負荷
抵抗を介して前記他の給電端子に接続し、且つ前記各出
力負荷抵抗の値を実際上ｋ・Ｒ／（１＋ｑ）に等しくな
るように選定して、差動回路の出力端子における電圧利
得が入力電圧信号に対してｋ／（１＋ｑ）に等しくなる
ようにしたことを特徴とする差動回路。 - 【請求項２】 前記各入力トランジスタのエミッタと前
記電流源との間に順方向にバイアスされるｐ個の半導体
接合を前記電流ミラーの制御枝路と直列に挿入し、前記
各出力負荷抵抗の値を実際上ｋ・Ｒ／（１＋ｐ＋ｑ）に
等しくなるように選定して、差動回路の出力端子にｋ／
（１＋ｐ＋ｑ）に相当する電圧利得が得られるようにし
たことを特徴とする請求項１に記載の差動回路。 - 【請求項３】 前記電流ミラーがその制御枝路に単一の
直流半導体接合（ｑ＝１）を有することを特徴とする請
求項１又は２に記載の差動回路。 - 【請求項４】 前記各電流ミラーにおける前記制御枝路
がダイオード接続の制御トランジスタを具え、この制御
トランジスタのエミッタを電流補償抵抗を経て前記直流
電流源に接続すると共に、前記各電流ミラーの出力枝路
がトランジスタを具え、このトランジスタのエミッタを
前記直流電流源に直接接続したことを特徴とする請求項
１又は２に記載の差動回路。 - 【請求項５】 前記各電流ミラーにおける前記出力枝路
が追加のトランジスタにより構成されるカスコード段を
具え、前記追加のトランジスタのベースが前記直流電流
源の電圧に対し、この直流電流源と電流ミラーとにより
規定される電圧分によりシフトされる電圧によりバイア
スされ、前記追加のトランジスタのコレタクが前記ｋ個
の半導体接合と直列の出力負荷抵抗に給電し、上記追加
のトランジスタのエミッタを電流ミラーにおける出力枝
路のトランジスタのコレクタに接続したことを特徴とす
る請求項１〜４のいずれか一項に記載の差動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9201884 | 1992-02-19 | ||
| FR9201884A FR2687516A1 (fr) | 1992-02-19 | 1992-02-19 | Circuit differentiel a haute linearite. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613821A true JPH0613821A (ja) | 1994-01-21 |
Family
ID=9426800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5029258A Pending JPH0613821A (ja) | 1992-02-19 | 1993-02-18 | 差動回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5339044A (ja) |
| EP (1) | EP0556927B1 (ja) |
| JP (1) | JPH0613821A (ja) |
| DE (1) | DE69310235T2 (ja) |
| FR (1) | FR2687516A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6262330B1 (en) | 1998-12-02 | 2001-07-17 | Nichiban Co., Ltd. | Pressure sensitive adhesive tape for skin and base material therefor |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5497123A (en) * | 1994-12-23 | 1996-03-05 | Motorola, Inc. | Amplifier circuit having high linearity for cancelling third order harmonic distortion |
| US7652509B2 (en) * | 2003-10-13 | 2010-01-26 | St-Ericsson Sa | Differential input and output transconductance circuit |
| US7102932B2 (en) * | 2004-08-27 | 2006-09-05 | Micron Technology, Inc. | Input and output buffers having symmetrical operating characteristics and immunity from voltage variations |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4156283A (en) * | 1972-05-30 | 1979-05-22 | Tektronix, Inc. | Multiplier circuit |
| US4605906A (en) * | 1985-01-28 | 1986-08-12 | Gould Instruments, Ltd. | Differential pair amplifier enhancement circuit |
| US5142242A (en) * | 1991-08-07 | 1992-08-25 | Maxim Integrated Products | Precision transconductance amplifier |
-
1992
- 1992-02-19 FR FR9201884A patent/FR2687516A1/fr active Pending
-
1993
- 1993-02-05 US US08/015,109 patent/US5339044A/en not_active Expired - Fee Related
- 1993-02-18 EP EP93200465A patent/EP0556927B1/fr not_active Expired - Lifetime
- 1993-02-18 JP JP5029258A patent/JPH0613821A/ja active Pending
- 1993-02-18 DE DE69310235T patent/DE69310235T2/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6262330B1 (en) | 1998-12-02 | 2001-07-17 | Nichiban Co., Ltd. | Pressure sensitive adhesive tape for skin and base material therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2687516A1 (fr) | 1993-08-20 |
| DE69310235T2 (de) | 1997-11-06 |
| US5339044A (en) | 1994-08-16 |
| EP0556927A1 (fr) | 1993-08-25 |
| EP0556927B1 (fr) | 1997-05-02 |
| DE69310235D1 (de) | 1997-06-05 |
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