JPH02170258A - 分散処理システムにおける処理部間通信情報の蓄積処理方法 - Google Patents
分散処理システムにおける処理部間通信情報の蓄積処理方法Info
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- JPH02170258A JPH02170258A JP32703488A JP32703488A JPH02170258A JP H02170258 A JPH02170258 A JP H02170258A JP 32703488 A JP32703488 A JP 32703488A JP 32703488 A JP32703488 A JP 32703488A JP H02170258 A JPH02170258 A JP H02170258A
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- 238000000034 method Methods 0.000 title claims abstract description 19
- 238000003672 processing method Methods 0.000 title 1
- 238000006243 chemical reaction Methods 0.000 abstract description 5
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数の処理部を有する計算機及び処理装置
において、処理部間通信を畜積処理する方法に関するも
のである。
において、処理部間通信を畜積処理する方法に関するも
のである。
第3図は従来のシリアル通信結合についての処理部間通
信の実施例を示す構成図であり、図において、(1)は
シリアルデータの受信部で、送信側処理部より発行され
たデータは、何らかの変調処理が施されている為、復調
処理を行なう、(2)は直列/並列変換部で、シリアル
のbit列で受信されたデータのパラレル(並列)のb
yte変換及び送信部に対し並列/直列変換を行ない、
処理部(8)に対し送信されたデータについては、デー
タ内アドレス部の判別を行ない(4)の並列バスを用い
、(5)の受信メモリへの書き込みを行なう、受信メモ
リ(5)への情報ブロックの転送を終えナコ直列/並列
変換部(2)は、(6)のメモリ処理要求を行ない、(
8)の処理部に対し、レベルの高いデータ処理を要求す
る、処理の起動がなされた処理部(8)は、レベルの低
い処理を中断し、(7)のローカルバスにより受信メモ
リ(5)の内容を、内部に取り込み、受信メモリ(5)
を空とし、次の情報ブロックの受信に備えなければなら
ない。
信の実施例を示す構成図であり、図において、(1)は
シリアルデータの受信部で、送信側処理部より発行され
たデータは、何らかの変調処理が施されている為、復調
処理を行なう、(2)は直列/並列変換部で、シリアル
のbit列で受信されたデータのパラレル(並列)のb
yte変換及び送信部に対し並列/直列変換を行ない、
処理部(8)に対し送信されたデータについては、デー
タ内アドレス部の判別を行ない(4)の並列バスを用い
、(5)の受信メモリへの書き込みを行なう、受信メモ
リ(5)への情報ブロックの転送を終えナコ直列/並列
変換部(2)は、(6)のメモリ処理要求を行ない、(
8)の処理部に対し、レベルの高いデータ処理を要求す
る、処理の起動がなされた処理部(8)は、レベルの低
い処理を中断し、(7)のローカルバスにより受信メモ
リ(5)の内容を、内部に取り込み、受信メモリ(5)
を空とし、次の情報ブロックの受信に備えなければなら
ない。
他の処理装置に対し、情報伝達が必要となった処理部(
8月よ、ローカルバス(7)を用い送信メモリ(5)の
空を確認、送信メモリ(5)に対し、情報ブロックの転
送を行う、転送を終えた処理部(8月1(9)の送信要
求を行ない直列/並列変換部(2)は、直列データの空
スロットを検出し送信メモリ(5)より並列バス(4)
を経白し、並列データを取り込み、直列データとして送
信部(3)へ送出、送信部(3)において変調処理を行
ない、相手処理部宛送信を行なう。
8月よ、ローカルバス(7)を用い送信メモリ(5)の
空を確認、送信メモリ(5)に対し、情報ブロックの転
送を行う、転送を終えた処理部(8月1(9)の送信要
求を行ない直列/並列変換部(2)は、直列データの空
スロットを検出し送信メモリ(5)より並列バス(4)
を経白し、並列データを取り込み、直列データとして送
信部(3)へ送出、送信部(3)において変調処理を行
ない、相手処理部宛送信を行なう。
次に動作について説明する。可変長の可能性を持つ情報
ブロックについて、変換部(2)でデータを保持する受
信メモリ(5)に、受信データを書き込む直列/並列変
換部(2)は前回受信情報ブロックの未処理に伴う紛失
や、メモリ使用中による未転送を監視し、メモリ上のア
ドレスを意識した転送を行なう、次に転送完了によりメ
モリ処理要求(6)を受けた処理部(8)は、メモリ上
の情報ブロックの位置を、引き数とし、次回受信の空エ
リアをメモリ上に準備する為、レベルの高い優先的な処
理を行なう。
ブロックについて、変換部(2)でデータを保持する受
信メモリ(5)に、受信データを書き込む直列/並列変
換部(2)は前回受信情報ブロックの未処理に伴う紛失
や、メモリ使用中による未転送を監視し、メモリ上のア
ドレスを意識した転送を行なう、次に転送完了によりメ
モリ処理要求(6)を受けた処理部(8)は、メモリ上
の情報ブロックの位置を、引き数とし、次回受信の空エ
リアをメモリ上に準備する為、レベルの高い優先的な処
理を行なう。
第4図は、従来のバス結合による処理部間通信について
の他の実施例を示す構成図であり、第3図のシリアル通
信結合同様に処理部a QOより、処理部b(イ)に対
し、発生した情報はローカルバスa(4)、システムバ
ス(ト)を経由し、共用メモリωまたはローカルメモリ
b輪に転送され、情報ブロックの転送を終えた処理部a
Qc)はメモリ処理要求ffc)を行ない、処理部b
(イ)に対し、レベルの高い処理要求を行なう、処理の
起動がなされた処理部b(イ)はレベルの低い処理を中
断し、ローカルバスb−を経由してローカルメモリb山
またはシステムバスに)を経由して共用メモリ印の情報
ブロックを内部に取り込み、メモリエリアを空とし、次
の情報ブロックの受信に備える。
の他の実施例を示す構成図であり、第3図のシリアル通
信結合同様に処理部a QOより、処理部b(イ)に対
し、発生した情報はローカルバスa(4)、システムバ
ス(ト)を経由し、共用メモリωまたはローカルメモリ
b輪に転送され、情報ブロックの転送を終えた処理部a
Qc)はメモリ処理要求ffc)を行ない、処理部b
(イ)に対し、レベルの高い処理要求を行なう、処理の
起動がなされた処理部b(イ)はレベルの低い処理を中
断し、ローカルバスb−を経由してローカルメモリb山
またはシステムバスに)を経由して共用メモリ印の情報
ブロックを内部に取り込み、メモリエリアを空とし、次
の情報ブロックの受信に備える。
このように従来の方式は、データを転送するメモリエリ
アについて高いレベルの処理を用いて、データを処理し
、次の受信に備えていた。
アについて高いレベルの処理を用いて、データを処理し
、次の受信に備えていた。
次に動作について説明する。可変長の可能性を持つ情報
ブロックについて、処理部aaQで、データを保持する
。ローカルメモリbw、共用メモリωに、受信データを
書き込む処理部a QOは、前回受信情報ブロックの未
処理に伴う紛失や、メモリ使用中による未転送を監視し
、メモリ上のアドレスを意識した転送を行なう、次に転
送完了によりメモリ処理要求四を受けた処理部b(イ)
は、メモリ上の情報ブロックの位置を引き数とし、次回
受信の空エリアをメモリ上に準備する為、レベルの高い
、優先的な処理を行なう。
ブロックについて、処理部aaQで、データを保持する
。ローカルメモリbw、共用メモリωに、受信データを
書き込む処理部a QOは、前回受信情報ブロックの未
処理に伴う紛失や、メモリ使用中による未転送を監視し
、メモリ上のアドレスを意識した転送を行なう、次に転
送完了によりメモリ処理要求四を受けた処理部b(イ)
は、メモリ上の情報ブロックの位置を引き数とし、次回
受信の空エリアをメモリ上に準備する為、レベルの高い
、優先的な処理を行なう。
従来のメモリカ式の処理部間通信は、以上のように構成
されているので、転送時のアドレスを意識し、情報の紛
失や、未受信を防ぐ為に、高いレベルでの処理や送受処
理部間の送達確認を必要とする事による負荷増大を招く
などの課題があった。
されているので、転送時のアドレスを意識し、情報の紛
失や、未受信を防ぐ為に、高いレベルでの処理や送受処
理部間の送達確認を必要とする事による負荷増大を招く
などの課題があった。
この発明は、上記のような課題を解消するためになされ
たもので、高いレベルでの処理を必要としない時間に冗
長を持たせる小により、処理部の通信による負荷を軽減
し、処理部の情報欠落を防ぐことのできる装置を得るこ
とを目的とする。
たもので、高いレベルでの処理を必要としない時間に冗
長を持たせる小により、処理部の通信による負荷を軽減
し、処理部の情報欠落を防ぐことのできる装置を得るこ
とを目的とする。
この発明に係る処理部間通信情報の蓄積処理方法は、通
常のアドレス形メモリに対し、PIFOメモリ (先入
れ先出しメモリ)を用い、情報ブロックの長さに対し、
アドレス管理を簡略化するとともに、データ長に対しメ
モリの冗長を多く取る事により蓄積を行ない、データ処
理時間に冗長を持たせ、処理部の負荷を軽減したもので
ある。
常のアドレス形メモリに対し、PIFOメモリ (先入
れ先出しメモリ)を用い、情報ブロックの長さに対し、
アドレス管理を簡略化するとともに、データ長に対しメ
モリの冗長を多く取る事により蓄積を行ない、データ処
理時間に冗長を持たせ、処理部の負荷を軽減したもので
ある。
この発明におけるFIFOメモリの使用は、アドレス管
理、11き込みポインタ管理、メモリオーバー等の資源
管理の処理について、大部分をV−にて行なう事により
、処理部のS/ω負荷が軽減され、データ処理能力が向
上し、性能が改善される。
理、11き込みポインタ管理、メモリオーバー等の資源
管理の処理について、大部分をV−にて行なう事により
、処理部のS/ω負荷が軽減され、データ処理能力が向
上し、性能が改善される。
以下、この発明の一実施例を図について説明する。第1
図は、シリアル通信結合によるもので、(])の受信部
は変調され直列で伝送されるデータを復調し、直列/並
列変換部(2)へ渡す、渡されたデータは、シリアルの
bit列よりパラレルのbyte変換がなされ、(4)
並列バス及び制御信号(9)の書き込み可状態により、
この処理装置宛の情報ブロックが選別されFIFOメモ
リ(先入れ先出しメモリ)0υへ入力される。このデー
タ人力により、FIFOメモリ読出し制御信号(2)が
有意となり、ローカルバス(7)を経て、一定周期で確
認を行なう処理部(8)は、この時初めてFIl?0メ
モリ0υ内に、情報ブロックが入力された事を認識しデ
ータの読出しを行なう。
図は、シリアル通信結合によるもので、(])の受信部
は変調され直列で伝送されるデータを復調し、直列/並
列変換部(2)へ渡す、渡されたデータは、シリアルの
bit列よりパラレルのbyte変換がなされ、(4)
並列バス及び制御信号(9)の書き込み可状態により、
この処理装置宛の情報ブロックが選別されFIFOメモ
リ(先入れ先出しメモリ)0υへ入力される。このデー
タ人力により、FIFOメモリ読出し制御信号(2)が
有意となり、ローカルバス(7)を経て、一定周期で確
認を行なう処理部(8)は、この時初めてFIl?0メ
モリ0υ内に、情報ブロックが入力された事を認識しデ
ータの読出しを行なう。
この時、注意する点はFIFOメモリOvが、情報ブロ
ックに対し十分な冗長度を持っている為、次の情報ブロ
ックの受信に即座に対応を行なう必要がない事、つまり
蓄積を可能としている事である。
ックに対し十分な冗長度を持っている為、次の情報ブロ
ックの受信に即座に対応を行なう必要がない事、つまり
蓄積を可能としている事である。
次に動作について説明する。第1図FIFOメモリaυ
を中心とし、書込み動作、及び読み出し動作こついては
以下の動作となる。直列/並列変換部(2)において受
信直列/並列変換された情報ブロックは宛先が本処理装
置宛である事が確認され、不一致であれば、そのまま送
信部へ直列で送られ、一致した場合、FIFOメモリ0
1)の言込み制御信号GIXI中、書込み可信号を確認
、同一アドレスの書込みロヘブロック全てを転送する迄
入力される、その間、書込み可信号QLQが無意に変化
すれば、αυFIFOメモリは、フル状態(ビジー)と
なった事を意味する。こうして情報ブロックはFIFO
メモリυυ内に蓄積される、この入力により読出し制御
信号fJJ中、読出し可信号が有意となる。処理部ブロ
セッザ(8)は、データ処理の切替え時点等の処理にて
ローカルバス(7)経由で読出し可信号(イ)を確認、
有意であれば、無意となる迄、情報ブロックの読み出し
と、処理を行なう。
を中心とし、書込み動作、及び読み出し動作こついては
以下の動作となる。直列/並列変換部(2)において受
信直列/並列変換された情報ブロックは宛先が本処理装
置宛である事が確認され、不一致であれば、そのまま送
信部へ直列で送られ、一致した場合、FIFOメモリ0
1)の言込み制御信号GIXI中、書込み可信号を確認
、同一アドレスの書込みロヘブロック全てを転送する迄
入力される、その間、書込み可信号QLQが無意に変化
すれば、αυFIFOメモリは、フル状態(ビジー)と
なった事を意味する。こうして情報ブロックはFIFO
メモリυυ内に蓄積される、この入力により読出し制御
信号fJJ中、読出し可信号が有意となる。処理部ブロ
セッザ(8)は、データ処理の切替え時点等の処理にて
ローカルバス(7)経由で読出し可信号(イ)を確認、
有意であれば、無意となる迄、情報ブロックの読み出し
と、処理を行なう。
以上のように、この発明によれば、分散処理。
並列処理の処理部間通信に、蓄積処理を使用した為、各
処理部間通信の負荷を軽減する事ができ、全体としての
処理能力性能の向上が得られる効果を持つ。
処理部間通信の負荷を軽減する事ができ、全体としての
処理能力性能の向上が得られる効果を持つ。
第1図はこの発明の一実施例によるシリアル通信結合に
よる処理部間通信の蓄積を示すブロック図である。第2
図はこの発明の他の実施例で、バス結合によるブロック
図、第3図は従来のシリアル通イ3結合による処理部間
通信のブロック図、第4図は従来のバス結合による処理
部間通信のブロック図である。 なお、以下に示す図中、同一符号は同一、又は相当部分
を示す。
よる処理部間通信の蓄積を示すブロック図である。第2
図はこの発明の他の実施例で、バス結合によるブロック
図、第3図は従来のシリアル通イ3結合による処理部間
通信のブロック図、第4図は従来のバス結合による処理
部間通信のブロック図である。 なお、以下に示す図中、同一符号は同一、又は相当部分
を示す。
Claims (1)
- (1)分散処理及び並列処理を、複数の処理部が、バス
結合及びシリアル通信結合により、結合された分散処理
システムにおいて、上記処理部宛に発行された情報が自
処理部で処理すべき情報であると、FIFOメモリ(先
入れ先出し型のメモリ)を用い、一時的に蓄積して処理
するようにしたことを特徴とする分散処理システムにお
ける処理部間通信情報の蓄積処理方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32703488A JPH02170258A (ja) | 1988-12-22 | 1988-12-22 | 分散処理システムにおける処理部間通信情報の蓄積処理方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32703488A JPH02170258A (ja) | 1988-12-22 | 1988-12-22 | 分散処理システムにおける処理部間通信情報の蓄積処理方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02170258A true JPH02170258A (ja) | 1990-07-02 |
Family
ID=18194570
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32703488A Pending JPH02170258A (ja) | 1988-12-22 | 1988-12-22 | 分散処理システムにおける処理部間通信情報の蓄積処理方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02170258A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04188350A (ja) * | 1990-11-22 | 1992-07-06 | Nec Corp | メモリ回路および分散処理システム |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58127246A (ja) * | 1982-01-26 | 1983-07-29 | Nec Corp | リングバスインタフエイス回路 |
-
1988
- 1988-12-22 JP JP32703488A patent/JPH02170258A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58127246A (ja) * | 1982-01-26 | 1983-07-29 | Nec Corp | リングバスインタフエイス回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04188350A (ja) * | 1990-11-22 | 1992-07-06 | Nec Corp | メモリ回路および分散処理システム |
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