JPH04315892A - デュアルポートram - Google Patents
デュアルポートramInfo
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- JPH04315892A JPH04315892A JP3080348A JP8034891A JPH04315892A JP H04315892 A JPH04315892 A JP H04315892A JP 3080348 A JP3080348 A JP 3080348A JP 8034891 A JP8034891 A JP 8034891A JP H04315892 A JPH04315892 A JP H04315892A
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- 230000009977 dual effect Effects 0.000 title claims abstract description 30
- 238000010586 diagram Methods 0.000 description 11
- 230000004044 response Effects 0.000 description 11
- 239000000872 buffer Substances 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は、高速に動作し、かつ
メモリ領域を有効に使用するデュアルポートRAMに関
するものである。
メモリ領域を有効に使用するデュアルポートRAMに関
するものである。
【0002】
【従来の技術】図4は、従来のデュアルポートRAMを
示すブロック図であり、図5は、このデュアルポートR
AMのメモリ構成図である。
示すブロック図であり、図5は、このデュアルポートR
AMのメモリ構成図である。
【0003】図4において、1はデータの書き込み及び
読み出しを行うときに使用される左ポート、2は同じく
右ポートである。左ポート1及び右ポート2内において
(左ポート1関係を添字L、右ポート2関係を添字Rで
示す。)、3L及び3Rはチップセレクト入力端子、4
L及び4Rはライトイネイブル入力端子、5L及び5R
は出力イネイブル入力端子、6L及び6Rはアドレス入
力端子、7L及び7Rはデータ入出力端子、8L及び8
Rはビジー出力端子、9L及び9Rはインタラプト出力
端子である。
読み出しを行うときに使用される左ポート、2は同じく
右ポートである。左ポート1及び右ポート2内において
(左ポート1関係を添字L、右ポート2関係を添字Rで
示す。)、3L及び3Rはチップセレクト入力端子、4
L及び4Rはライトイネイブル入力端子、5L及び5R
は出力イネイブル入力端子、6L及び6Rはアドレス入
力端子、7L及び7Rはデータ入出力端子、8L及び8
Rはビジー出力端子、9L及び9Rはインタラプト出力
端子である。
【0004】10L及び10Rは、それぞれデータ入出
力端子7L及び7Rが接続され、これらに入力されるデ
ータを一時保管するデータ入出力バッファ、11L及び
11Rは、それぞれアドレス入力端子6L及び6Rの一
部が接続され、これらに入力されるアドレス信号の列ア
ドレスを解読する列デコーダ、12L及び12Rは同じ
く行アドレスを解読する行デコーダ、13はデータ入出
力バッファ10L及び10Rに一時保管されたデータを
格納するメモリ・アレイであり、格納領域は列デコーダ
11L及び11Rと行デコーダ12L及び12Rとによ
って指定される。
力端子7L及び7Rが接続され、これらに入力されるデ
ータを一時保管するデータ入出力バッファ、11L及び
11Rは、それぞれアドレス入力端子6L及び6Rの一
部が接続され、これらに入力されるアドレス信号の列ア
ドレスを解読する列デコーダ、12L及び12Rは同じ
く行アドレスを解読する行デコーダ、13はデータ入出
力バッファ10L及び10Rに一時保管されたデータを
格納するメモリ・アレイであり、格納領域は列デコーダ
11L及び11Rと行デコーダ12L及び12Rとによ
って指定される。
【0005】14は、左ポート1及び右ポート2から同
一アドレスにアクセスがあった際の調停を行うとともに
、各ポートからの指示によりインタラプト出力端子9L
及び9Rの出力信号をアクティブまたはノンアクティブ
にするアービトレーションインタラプト回路であり、チ
ップセレクト入力端子3L及び3R、ライトイネイブル
入力端子4L及び4R、出力イネイブル入力端子5L及
び5R、アドレス入力端子6L及び6R、ビジー出力端
子8L及び8R、並びにインタラプト出力端子9L及び
9Rが接続されている。
一アドレスにアクセスがあった際の調停を行うとともに
、各ポートからの指示によりインタラプト出力端子9L
及び9Rの出力信号をアクティブまたはノンアクティブ
にするアービトレーションインタラプト回路であり、チ
ップセレクト入力端子3L及び3R、ライトイネイブル
入力端子4L及び4R、出力イネイブル入力端子5L及
び5R、アドレス入力端子6L及び6R、ビジー出力端
子8L及び8R、並びにインタラプト出力端子9L及び
9Rが接続されている。
【0006】図5において、20はデュアルポートRA
Mの全ポート領域であり、メモリ・アレイ13の全領域
に一致し、また全ポート領域20は、後述する3種類の
機能領域から構成されている。21は全ポート領域20
に含まれ、左ポート1及び右ポート2から独立、非同期
に書き込み及び読み出しが可能なデータRAM領域、2
2は全ポート領域20に含まれ、左ポート1のインタラ
プト出力端子9Lをアクティブまたはノンアクティブに
する際に使用される左ポートインタラプト領域、23は
同じく右ポート2のための右ポートインタラプト領域で
ある。
Mの全ポート領域であり、メモリ・アレイ13の全領域
に一致し、また全ポート領域20は、後述する3種類の
機能領域から構成されている。21は全ポート領域20
に含まれ、左ポート1及び右ポート2から独立、非同期
に書き込み及び読み出しが可能なデータRAM領域、2
2は全ポート領域20に含まれ、左ポート1のインタラ
プト出力端子9Lをアクティブまたはノンアクティブに
する際に使用される左ポートインタラプト領域、23は
同じく右ポート2のための右ポートインタラプト領域で
ある。
【0007】次に、図4及び図5に示した従来のデュア
ルポートRAMにおける、右ポート2から左ポート1に
データを転送する際の動作について説明する。
ルポートRAMにおける、右ポート2から左ポート1に
データを転送する際の動作について説明する。
【0008】第1に、右ポート2に接続されたマイクロ
プロセッサ等の外部機器(以下「右側外部機器」という
。)が、転送すべき1バイトのデータをデータRAM領
域21に書き込む際の動作について説明する。先ず、右
側外部機器は、ビジー出力端子8Rの信号がノンアクテ
ィブであることを確認後、データRAM領域21内のデ
ータを書き込む領域のアドレス値をアドレス入力端子6
Rに入力し、チップセレクト入力端子3Rの信号をアク
ティブとする。続いて、1バイトデータをデータ入出力
端子7Rに入力し、ライトイネイブル入力端子4Rの信
号をアクティブにする。これに対する下記第2の動作が
終わる一定時間後に、ライトイネイブル入力端子4R、
チップセレクト入力端子3Rの信号を、この順にノンア
クティブに戻す。
プロセッサ等の外部機器(以下「右側外部機器」という
。)が、転送すべき1バイトのデータをデータRAM領
域21に書き込む際の動作について説明する。先ず、右
側外部機器は、ビジー出力端子8Rの信号がノンアクテ
ィブであることを確認後、データRAM領域21内のデ
ータを書き込む領域のアドレス値をアドレス入力端子6
Rに入力し、チップセレクト入力端子3Rの信号をアク
ティブとする。続いて、1バイトデータをデータ入出力
端子7Rに入力し、ライトイネイブル入力端子4Rの信
号をアクティブにする。これに対する下記第2の動作が
終わる一定時間後に、ライトイネイブル入力端子4R、
チップセレクト入力端子3Rの信号を、この順にノンア
クティブに戻す。
【0009】第2に、上記第1の動作に対するデュアル
ポートRAMの動作について説明する。先ず、データ入
出力バッファ10Rに、データ入出力端子7Rに入力さ
れるデータを一時保管する。続いて、アービトレーショ
ンインタラプト回路14によって左ポート1との同一ア
ドレスアクセスの調停処理を行った後、ビジー出力端子
8Rの信号をアクティブとし、入力されたアドレス値を
解読する列デコーダ11R及び行デコーダ12Rによっ
て指定されるメモリ・アレイ13内の領域に、データ入
出力バッファ10Rに一時保管されているデータを格納
する。
ポートRAMの動作について説明する。先ず、データ入
出力バッファ10Rに、データ入出力端子7Rに入力さ
れるデータを一時保管する。続いて、アービトレーショ
ンインタラプト回路14によって左ポート1との同一ア
ドレスアクセスの調停処理を行った後、ビジー出力端子
8Rの信号をアクティブとし、入力されたアドレス値を
解読する列デコーダ11R及び行デコーダ12Rによっ
て指定されるメモリ・アレイ13内の領域に、データ入
出力バッファ10Rに一時保管されているデータを格納
する。
【0010】第3に、左ポート1に接続された外部機器
(以下「左側外部機器」という。)に対して割り込み要
求を発生するための、右側外部機器の動作について説明
する。先ず、ビジー出力端子8Rの信号がノンアクティ
ブであることを確認後、左ポートインタラプト領域22
を指定するアドレス値をアドレス入力端子6Rに入力し
、チップセレクト入力端子3Rの信号をアクティブにす
る。続いて、任意の1バイトデータをデータ入出力端子
7Rに入力し、ライトイネイブル入力端子4Rの信号を
アクティブにし、これに対する下記第4の動作が終わる
一定時間後に、ライトイネイブル入力端子4R、チップ
セレクト入力端子3Rの信号を、この順にノンアクティ
ブに戻す。
(以下「左側外部機器」という。)に対して割り込み要
求を発生するための、右側外部機器の動作について説明
する。先ず、ビジー出力端子8Rの信号がノンアクティ
ブであることを確認後、左ポートインタラプト領域22
を指定するアドレス値をアドレス入力端子6Rに入力し
、チップセレクト入力端子3Rの信号をアクティブにす
る。続いて、任意の1バイトデータをデータ入出力端子
7Rに入力し、ライトイネイブル入力端子4Rの信号を
アクティブにし、これに対する下記第4の動作が終わる
一定時間後に、ライトイネイブル入力端子4R、チップ
セレクト入力端子3Rの信号を、この順にノンアクティ
ブに戻す。
【0011】第4に、上記第3の動作に対するデュアル
ポートRAMの動作について説明する。アービトレーシ
ョンインタラプト回路14によって左ポート1との同一
アドレスアクセスの調停処理が行われた後、ビジー出力
端子8Rの信号をアクティブとする。ここで、ライトイ
ネイブル入力端子4Rの信号がアクティブであり、かつ
、アドレス入力端子6Rの信号が左ポートインタラプト
領域22を指定するアドレス値に一致していると認識す
ると、インタラプト出力端子9Lの信号をアクティブに
することにより左側外部機器に割り込み要求を発生し、
続いてビジー出力端子8Rの信号をノンアクティブとす
る。
ポートRAMの動作について説明する。アービトレーシ
ョンインタラプト回路14によって左ポート1との同一
アドレスアクセスの調停処理が行われた後、ビジー出力
端子8Rの信号をアクティブとする。ここで、ライトイ
ネイブル入力端子4Rの信号がアクティブであり、かつ
、アドレス入力端子6Rの信号が左ポートインタラプト
領域22を指定するアドレス値に一致していると認識す
ると、インタラプト出力端子9Lの信号をアクティブに
することにより左側外部機器に割り込み要求を発生し、
続いてビジー出力端子8Rの信号をノンアクティブとす
る。
【0012】第5に、上記第3及び第4の動作による割
り込み要求を受ける、左側外部機器の動作について説明
する。先ず、右ポート2からメモリ・アレイ13に書き
込まれたデータのアドレス値を捜し出すサーチ処理が行
われる。このサーチ処理は、左側外部機器のソフトウェ
アによって実現されている。続いて、ビジー出力端子8
Lの信号がノンアクティブであることを確認後、サーチ
処理によって捜し出されたアドレス値をアドレス入力端
子6Lに入力し、チップセレクト入力端子3Lの信号を
アクティブにし、出力イネイブル入力端子5Lの信号を
アクティブにする。
り込み要求を受ける、左側外部機器の動作について説明
する。先ず、右ポート2からメモリ・アレイ13に書き
込まれたデータのアドレス値を捜し出すサーチ処理が行
われる。このサーチ処理は、左側外部機器のソフトウェ
アによって実現されている。続いて、ビジー出力端子8
Lの信号がノンアクティブであることを確認後、サーチ
処理によって捜し出されたアドレス値をアドレス入力端
子6Lに入力し、チップセレクト入力端子3Lの信号を
アクティブにし、出力イネイブル入力端子5Lの信号を
アクティブにする。
【0013】第6に、上記第5の動作に対するデュアル
ポートRAMの動作について説明する。入力されたアド
レス値を解読する列デコーダ11R及び行デコーダ12
Rによって指定されるメモリ・アレイ13内の領域のデ
ータを、データ入出力バッファ10Lに一時保管し、続
いてデータ入出力端子7Lから出力する。
ポートRAMの動作について説明する。入力されたアド
レス値を解読する列デコーダ11R及び行デコーダ12
Rによって指定されるメモリ・アレイ13内の領域のデ
ータを、データ入出力バッファ10Lに一時保管し、続
いてデータ入出力端子7Lから出力する。
【0014】第7に、第5の動作に引き続く左側外部機
器の動作について説明する。上記第6の動作が終わる一
定時間後に、出力イネイブル入力端子5L、チップセレ
クト入力端子3Lの信号を、この順にノンアクティブに
戻す。
器の動作について説明する。上記第6の動作が終わる一
定時間後に、出力イネイブル入力端子5L、チップセレ
クト入力端子3Lの信号を、この順にノンアクティブに
戻す。
【0015】第8に、上記第7の動作を受けて、デュア
ルポートRAMはビジー出力8Lをノンアクティブとす
る。
ルポートRAMはビジー出力8Lをノンアクティブとす
る。
【0016】以後、上記第5の動作中のサーチ処理によ
って捜し出されたアドレス値がなくなるまで、サーチ処
理以外の第5の動作と第6から第8までの動作とが繰り
返されて、転送データが読み出される。
って捜し出されたアドレス値がなくなるまで、サーチ処
理以外の第5の動作と第6から第8までの動作とが繰り
返されて、転送データが読み出される。
【0017】第9に、左側外部機器に対する割り込み要
求を解除するための、左側外部機器の動作について説明
する。先ず、ビジー出力端子8Lの信号がノンアクティ
ブであることを確認後、左ポートインタラプト領域22
を指定するアドレス値をアドレス入力端子6Lに入力し
、チップセレクト入力端子3Lの信号をアクティブにす
る。続いて、出力イネイブル入力端子5Lの信号をアク
ティブにし、これに対する下記第10の動作が終わる一
定時間後に、出力イネイブル入力端子5L、チップセレ
クト入力端子3Lの信号を、この順にノンアクティブに
戻す。
求を解除するための、左側外部機器の動作について説明
する。先ず、ビジー出力端子8Lの信号がノンアクティ
ブであることを確認後、左ポートインタラプト領域22
を指定するアドレス値をアドレス入力端子6Lに入力し
、チップセレクト入力端子3Lの信号をアクティブにす
る。続いて、出力イネイブル入力端子5Lの信号をアク
ティブにし、これに対する下記第10の動作が終わる一
定時間後に、出力イネイブル入力端子5L、チップセレ
クト入力端子3Lの信号を、この順にノンアクティブに
戻す。
【0018】第10に、上記第9の動作に対するデュア
ルポートRAMの動作について説明する。アービトレー
ションインタラプト回路14によって右ポート2との同
一アドレスアクセスの調停処理が行われた後、出力イネ
イブル入力端子5Lの信号がアクティブであり、かつア
ドレス入力端子6Lの信号が左ポートインタラプト領域
22を指定するアドレス値に一致していると認識すると
、インタラプト出力端子9Lの信号をノンアクティブに
することにより左側外部機器に対する割り込み要求を解
除し、続いて、ビジー出力端子8Lの信号をノンアクテ
ィブとする。
ルポートRAMの動作について説明する。アービトレー
ションインタラプト回路14によって右ポート2との同
一アドレスアクセスの調停処理が行われた後、出力イネ
イブル入力端子5Lの信号がアクティブであり、かつア
ドレス入力端子6Lの信号が左ポートインタラプト領域
22を指定するアドレス値に一致していると認識すると
、インタラプト出力端子9Lの信号をノンアクティブに
することにより左側外部機器に対する割り込み要求を解
除し、続いて、ビジー出力端子8Lの信号をノンアクテ
ィブとする。
【0019】以上、第1から第10の動作によって、右
側外部機器によって書き込まれたデータは、左側外部機
器に転送される。
側外部機器によって書き込まれたデータは、左側外部機
器に転送される。
【0020】また、左ポート1から右ポート2に転送す
る際の動作は、左ポートインタラプト領域22を右ポー
トインタラプト領域23に変更するとともに、書き込み
側及び読み出し側のポートを逆にすれば、上記動作と同
様に実現される。
る際の動作は、左ポートインタラプト領域22を右ポー
トインタラプト領域23に変更するとともに、書き込み
側及び読み出し側のポートを逆にすれば、上記動作と同
様に実現される。
【0021】なお、サーチ処理を省略するために、デー
タが書き込まれた領域のアドレス値などの、転送の際に
必要な情報を提供するための領域を、データRAM領域
21中に設定することもある。
タが書き込まれた領域のアドレス値などの、転送の際に
必要な情報を提供するための領域を、データRAM領域
21中に設定することもある。
【0022】
【発明が解決しようとする課題】従来のデュアルポート
RAMは、以上のように、転送すべきデータが書き込ま
れた領域のアドレス値を捜し出すために、転送される側
の外部機器がサーチ処理を行っていた。このサーチ処理
はソフトウェアによって実現されていたので長い時間を
要し、デュアルポートRAMを使用するシステムの動作
速度が低下するという問題点があった。
RAMは、以上のように、転送すべきデータが書き込ま
れた領域のアドレス値を捜し出すために、転送される側
の外部機器がサーチ処理を行っていた。このサーチ処理
はソフトウェアによって実現されていたので長い時間を
要し、デュアルポートRAMを使用するシステムの動作
速度が低下するという問題点があった。
【0023】また、転送の際に必要な情報を提供するた
めの領域を設定する方法を用いる場合には、この情報提
供領域は、特にランダムに変化するデータを扱う際に、
データを格納するための領域と同等以上の大きさとなり
、データ転送のために実際に使用できる領域が狭くなる
という問題点があった。
めの領域を設定する方法を用いる場合には、この情報提
供領域は、特にランダムに変化するデータを扱う際に、
データを格納するための領域と同等以上の大きさとなり
、データ転送のために実際に使用できる領域が狭くなる
という問題点があった。
【0024】この発明は上記の問題点を解決するために
なされたもので、データ転送動作を高速に行うことがで
き、かつランダムに変化するデータを転送する際にもメ
モリ領域が有効に使用できるデュアルポートRAMを得
ることを目的とする。
なされたもので、データ転送動作を高速に行うことがで
き、かつランダムに変化するデータを転送する際にもメ
モリ領域が有効に使用できるデュアルポートRAMを得
ることを目的とする。
【0025】
【課題を解決するための手段】この発明に係るデュアル
ポートRAMは、次に掲げる手段を備えたものである。 〔1〕 第1のポートから書き込まれたデータのアド
レスを格納し、このアドレスを第2のポートへ払い出す
アドレス・キュー手段。 〔2〕 前記データの終了を表す情報を提供する終了
情報提供手段。
ポートRAMは、次に掲げる手段を備えたものである。 〔1〕 第1のポートから書き込まれたデータのアド
レスを格納し、このアドレスを第2のポートへ払い出す
アドレス・キュー手段。 〔2〕 前記データの終了を表す情報を提供する終了
情報提供手段。
【0026】
【作用】この発明においては、アドレス・キュー手段に
よって、第1のポートから書き込まれたデータのアドレ
スが格納され、このアドレスが第2のポートへ払い出さ
れる。さらに、終了情報提供手段によって、前記データ
の終了を表す情報が提供される。
よって、第1のポートから書き込まれたデータのアドレ
スが格納され、このアドレスが第2のポートへ払い出さ
れる。さらに、終了情報提供手段によって、前記データ
の終了を表す情報が提供される。
【0027】
【実施例】以下、この発明の一実施例を図1及び図2を
参照しながら説明する。図1はこの発明の一実施例を示
すブロック図であり、図2はこの実施例のメモリ構成図
である。図1において、1L〜12L、1R〜12R、
13及び14は前述した従来例のものと同一である。1
5は、左ポート1あるいは右ポート2からメモリ・アレ
イ13に書き込んだデータのアドレス値の、格納及び払
い出しを行うアドレス・キュー回路である。アドレス・
キュー回路15の内部には、アドレス値を格納するアド
レス・キューが設けられている。
参照しながら説明する。図1はこの発明の一実施例を示
すブロック図であり、図2はこの実施例のメモリ構成図
である。図1において、1L〜12L、1R〜12R、
13及び14は前述した従来例のものと同一である。1
5は、左ポート1あるいは右ポート2からメモリ・アレ
イ13に書き込んだデータのアドレス値の、格納及び払
い出しを行うアドレス・キュー回路である。アドレス・
キュー回路15の内部には、アドレス値を格納するアド
レス・キューが設けられている。
【0028】ところで、この発明のアドレス・キュー手
段は、前述した一実施例ではアドレス・キュー回路15
であり、この発明の終了情報提供手段は、一実施例では
エンドコードを出力する動作である。
段は、前述した一実施例ではアドレス・キュー回路15
であり、この発明の終了情報提供手段は、一実施例では
エンドコードを出力する動作である。
【0029】また、図2において、20〜23は前述し
た従来例のものと同一である。24は全ポート領域20
に含まれ、データRAM領域21に書き込まれたデータ
を読み出す際に、そのアドレスの払い出しを行うアドレ
ス・キュー払い出し領域である。
た従来例のものと同一である。24は全ポート領域20
に含まれ、データRAM領域21に書き込まれたデータ
を読み出す際に、そのアドレスの払い出しを行うアドレ
ス・キュー払い出し領域である。
【0030】次に、図1に示したこの発明の一実施例に
おける、右ポート2から左ポート1にデータを転送する
際の動作について説明する。
おける、右ポート2から左ポート1にデータを転送する
際の動作について説明する。
【0031】第1の動作、すなわち、右側外部機器が、
転送すべき1バイトのデータをデータRAM領域21に
書き込む際の動作は、従来の第1の動作と同様である。
転送すべき1バイトのデータをデータRAM領域21に
書き込む際の動作は、従来の第1の動作と同様である。
【0032】第2に、上記第1の動作に対するデュアル
ポートRAMの動作について説明する。先ず、データ入
出力バッファ10Rに、データ入出力端子7Rに入力さ
れるデータを一時保管する。これと同時に、アドレス・
キュー回路15はアドレス入力端子6Rに入力されるア
ドレス値を内部に取り込む。続いて、アービトレーショ
ンインタラプト回路14によって左ポート1との同一ア
ドレスアクセスの調停処理が行われた後、ビジー出力端
子8Rの信号をアクティブとし、入力されたアドレス値
を解読する列デコーダ11R及び行デコーダ12Rによ
って指定されるメモリ・アレイ13内の領域に、データ
入出力バッファ10Rに一時保管されているデータを格
納する。これを確認した後、先にアドレス・キュー回路
15内部に取り込まれたアドレス値をアドレス・キュー
に格納する。
ポートRAMの動作について説明する。先ず、データ入
出力バッファ10Rに、データ入出力端子7Rに入力さ
れるデータを一時保管する。これと同時に、アドレス・
キュー回路15はアドレス入力端子6Rに入力されるア
ドレス値を内部に取り込む。続いて、アービトレーショ
ンインタラプト回路14によって左ポート1との同一ア
ドレスアクセスの調停処理が行われた後、ビジー出力端
子8Rの信号をアクティブとし、入力されたアドレス値
を解読する列デコーダ11R及び行デコーダ12Rによ
って指定されるメモリ・アレイ13内の領域に、データ
入出力バッファ10Rに一時保管されているデータを格
納する。これを確認した後、先にアドレス・キュー回路
15内部に取り込まれたアドレス値をアドレス・キュー
に格納する。
【0033】第3の動作、すなわち、左側外部機器に対
する割り込み要求を発生するための、右側外部機器の動
作は、従来の第3の動作と同様である。
する割り込み要求を発生するための、右側外部機器の動
作は、従来の第3の動作と同様である。
【0034】第4の動作、すなわち、上記第3の動作に
対するデュアルポートRAMの動作は、従来の第4の動
作と同様である。
対するデュアルポートRAMの動作は、従来の第4の動
作と同様である。
【0035】第5に、上記第3及び第4の動作による割
り込み要求を受ける、左側外部機器の動作について説明
する。先ず、ビジー出力端子8Lの信号がノンアクティ
ブであることを確認後、アドレス・キュー払い出し領域
24を指定するアドレス値をアドレス入力端子6Lに入
力し、チップセレクト入力端子3Lの信号をアクティブ
にし、出力イネイブル入力端子5Lの信号をアクティブ
にする。
り込み要求を受ける、左側外部機器の動作について説明
する。先ず、ビジー出力端子8Lの信号がノンアクティ
ブであることを確認後、アドレス・キュー払い出し領域
24を指定するアドレス値をアドレス入力端子6Lに入
力し、チップセレクト入力端子3Lの信号をアクティブ
にし、出力イネイブル入力端子5Lの信号をアクティブ
にする。
【0036】第6に、上記第5の動作に対するデュアル
ポートRAMの動作について説明する。アービトレーシ
ョンインタラプト回路14によって右ポート2との同一
アドレスアクセスの調停処理が行われた後、ビジー出力
端子8Lの信号をアクティブにする。続いて、アドレス
・キュー回路15は、出力イネイブル入力端子5Lの信
号がアクティブであり、かつアドレス入力端子6Lの信
号がアドレス・キュー払い出し領域24を指定するアド
レス値に一致していると認識した場合に、内部のアドレ
ス・キューに格納されているアドレス値を払い出し、こ
のアドレス値をデータ入出力端子7Lに出力する。ここ
で、アドレス・キューが全て払い出され、転送すべきデ
ータが全て読み出されていれば、エンドコードをデータ
入出力端子7Lに出力する。
ポートRAMの動作について説明する。アービトレーシ
ョンインタラプト回路14によって右ポート2との同一
アドレスアクセスの調停処理が行われた後、ビジー出力
端子8Lの信号をアクティブにする。続いて、アドレス
・キュー回路15は、出力イネイブル入力端子5Lの信
号がアクティブであり、かつアドレス入力端子6Lの信
号がアドレス・キュー払い出し領域24を指定するアド
レス値に一致していると認識した場合に、内部のアドレ
ス・キューに格納されているアドレス値を払い出し、こ
のアドレス値をデータ入出力端子7Lに出力する。ここ
で、アドレス・キューが全て払い出され、転送すべきデ
ータが全て読み出されていれば、エンドコードをデータ
入出力端子7Lに出力する。
【0037】第7に、第5の動作に引き続く左側外部機
器の動作について説明する。上記第6の動作が終わる一
定時間後に、ライトイネイブル入力端子4L、チップセ
レクト入力端子3Lの信号を、この順にノンアクティブ
に戻す。
器の動作について説明する。上記第6の動作が終わる一
定時間後に、ライトイネイブル入力端子4L、チップセ
レクト入力端子3Lの信号を、この順にノンアクティブ
に戻す。
【0038】第8に、上記第7の動作を受けて、デュア
ルポートRAMはビジー出力8Lをノンアクティブとす
る。ここまでの動作でアドレス値の読み出しが終了する
。
ルポートRAMはビジー出力8Lをノンアクティブとす
る。ここまでの動作でアドレス値の読み出しが終了する
。
【0039】第9に、読み出したアドレス値を元に、メ
モリ・アレイ13に格納されているデータを読み出す左
側外部機器の動作について説明する。先ず、ビジー出力
端子8Lがノンアクティブであることを確認後、読み出
したアドレス値をアドレス入力端子6Lに入力し、チッ
プセレクト入力端子3Lの信号をアクティブにし、続い
て出力イネイブル入力端子5Lの信号をアクティブにす
る。
モリ・アレイ13に格納されているデータを読み出す左
側外部機器の動作について説明する。先ず、ビジー出力
端子8Lがノンアクティブであることを確認後、読み出
したアドレス値をアドレス入力端子6Lに入力し、チッ
プセレクト入力端子3Lの信号をアクティブにし、続い
て出力イネイブル入力端子5Lの信号をアクティブにす
る。
【0040】第10に、上記第9の動作に対するデュア
ルポートRAMの動作について説明する。入力されたア
ドレス値を解読する列デコーダ11R及び行デコーダ1
2Rによって指定されるメモリ・アレイ13内の領域の
データを、データ入出力バッファ10Lに一時保管し、
続いてデータ入出力端子7Lから出力する。
ルポートRAMの動作について説明する。入力されたア
ドレス値を解読する列デコーダ11R及び行デコーダ1
2Rによって指定されるメモリ・アレイ13内の領域の
データを、データ入出力バッファ10Lに一時保管し、
続いてデータ入出力端子7Lから出力する。
【0041】第11に、第9の動作に引き続く左側外部
機器の動作について説明する。上記第10の動作が終わ
る一定時間後に、出力イネイブル入力端子5L、チップ
セレクト入力端子3Lの信号を、この順にノンアクティ
ブに戻す。
機器の動作について説明する。上記第10の動作が終わ
る一定時間後に、出力イネイブル入力端子5L、チップ
セレクト入力端子3Lの信号を、この順にノンアクティ
ブに戻す。
【0042】第12に、上記第11の動作を受けて、デ
ュアルポートRAMはビジー出力8Lをノンアクティブ
とする。ここまでの動作で転送データの読み出しが終了
する。
ュアルポートRAMはビジー出力8Lをノンアクティブ
とする。ここまでの動作で転送データの読み出しが終了
する。
【0043】第13の動作、すなわち、左側外部機器に
対する割り込み要求を解除するための、左側外部機器の
動作は、従来の第9の動作と同様である。
対する割り込み要求を解除するための、左側外部機器の
動作は、従来の第9の動作と同様である。
【0044】第14の動作、すなわち、上記第13の動
作に対するデュアルポートRAMの動作は、従来の第1
0の動作と同様である。
作に対するデュアルポートRAMの動作は、従来の第1
0の動作と同様である。
【0045】以上、第1から第14の動作によって、右
側外部機器によって書き込まれたデータは、左側外部機
器に転送される。
側外部機器によって書き込まれたデータは、左側外部機
器に転送される。
【0046】また、従来と同様に、左ポート1から右ポ
ート2に転送する際の動作は、左ポートインタラプト領
域22を右ポートインタラプト領域23に変更するとと
もに、書き込み側及び読み出し側のポートを逆にすれば
、上記動作と同様に実現される。
ート2に転送する際の動作は、左ポートインタラプト領
域22を右ポートインタラプト領域23に変更するとと
もに、書き込み側及び読み出し側のポートを逆にすれば
、上記動作と同様に実現される。
【0047】この発明の一実施例は、デュアルポートR
AMの読み出し情報としてデータRAM領域21を使用
せず、かつポートからデータを読み出すときに必要な反
対側ポートへの書き込みアドレス値を格納・払い出すア
ドレス・キュー回路15をデュアルポートRAMの内部
に設置する構成としたので、ランダムに変化するデータ
を扱う際の読み出し情報の領域を低減でき、かつデュア
ルポートRAMを周辺デバイスとするマイクロプロセッ
サ等の外部機器からデュアルポートRAMのデータを読
み出す際に、アドレス・キュー回路15から読み出しの
アドレス値が与えられるので、効率的な高速データ読み
出しが可能となり、デュアルポートRAMを周辺デバイ
スとするマイクロプロセッサシステムのレスポンスも向
上するという効果がある。
AMの読み出し情報としてデータRAM領域21を使用
せず、かつポートからデータを読み出すときに必要な反
対側ポートへの書き込みアドレス値を格納・払い出すア
ドレス・キュー回路15をデュアルポートRAMの内部
に設置する構成としたので、ランダムに変化するデータ
を扱う際の読み出し情報の領域を低減でき、かつデュア
ルポートRAMを周辺デバイスとするマイクロプロセッ
サ等の外部機器からデュアルポートRAMのデータを読
み出す際に、アドレス・キュー回路15から読み出しの
アドレス値が与えられるので、効率的な高速データ読み
出しが可能となり、デュアルポートRAMを周辺デバイ
スとするマイクロプロセッサシステムのレスポンスも向
上するという効果がある。
【0048】なお、上記一実施例では、アドレス・キュ
ーが全て払い出され、データの転送が終了したことを、
データを転送される側の外部機器に伝えるために、デー
タ入出力端子7Lにエンドコードを出力したが、アドレ
ス・キューの払い出し回数を出力してもよい。
ーが全て払い出され、データの転送が終了したことを、
データを転送される側の外部機器に伝えるために、デー
タ入出力端子7Lにエンドコードを出力したが、アドレ
ス・キューの払い出し回数を出力してもよい。
【0049】図3はこの発明の他の実施例を示すメモリ
構成図である。図において、20〜24は前述のものと
同一である。25は全ポート領域20内に設置したアド
レス・キュー払い出し回数領域であり、アドレス・キュ
ーに保管されたキューの払い出し可能な回数値を格納す
る。この回数値は、払い出しが行われる毎に内部処理に
よりダウンカウントされる。
構成図である。図において、20〜24は前述のものと
同一である。25は全ポート領域20内に設置したアド
レス・キュー払い出し回数領域であり、アドレス・キュ
ーに保管されたキューの払い出し可能な回数値を格納す
る。この回数値は、払い出しが行われる毎に内部処理に
よりダウンカウントされる。
【0050】ところで、この発明の終了情報提供手段は
、前述した他の実施例ではアドレス・キュー払い出し回
数領域25である。
、前述した他の実施例ではアドレス・キュー払い出し回
数領域25である。
【0051】次に、この発明の他の実施例の動作につい
て説明する。左ポート1あるいは右ポート2に接続され
た外部機器は、アドレス・キュー払い出し領域25を指
定するアドレス値を元に、データRAM領域21に格納
されているデータを読み出し、またデュアルポートRA
Mは、アドレス値の払い出し毎にアドレス・キュー払い
出し回数領域25に格納されている回数値をダウンカウ
ントする。この動作を回数値が0となるまで繰り返すこ
とにより、全てのデータの読み出しが実現され前述の一
実施例と同様の効果を奏する。
て説明する。左ポート1あるいは右ポート2に接続され
た外部機器は、アドレス・キュー払い出し領域25を指
定するアドレス値を元に、データRAM領域21に格納
されているデータを読み出し、またデュアルポートRA
Mは、アドレス値の払い出し毎にアドレス・キュー払い
出し回数領域25に格納されている回数値をダウンカウ
ントする。この動作を回数値が0となるまで繰り返すこ
とにより、全てのデータの読み出しが実現され前述の一
実施例と同様の効果を奏する。
【0052】
【発明の効果】この発明は、以上説明したとおり、第1
のポートから書き込まれたデータのアドレスを格納し、
このアドレスを第2のポートへ払い出すアドレス・キュ
ー手段と、前記データの終了を表す情報を提供する終了
情報提供手段とを備えたので、データ転送動作を高速に
行うことができ、かつランダムに変化するデータを転送
する際にもメモリ領域が有効に使用できるデュアルポー
トRAMが得られる効果がある。
のポートから書き込まれたデータのアドレスを格納し、
このアドレスを第2のポートへ払い出すアドレス・キュ
ー手段と、前記データの終了を表す情報を提供する終了
情報提供手段とを備えたので、データ転送動作を高速に
行うことができ、かつランダムに変化するデータを転送
する際にもメモリ領域が有効に使用できるデュアルポー
トRAMが得られる効果がある。
【図1】この発明の一実施例を示すブロック図である。
【図2】この発明の一実施例のメモリ構成図である。
【図3】この発明の他の実施例のメモリ構成図である。
【図4】従来のデュアルポートRAMを示すブロック図
である。
である。
【図5】従来のデュアルポートRAMのメモリ構成図で
ある。
ある。
1 左ポート
2 右ポート
15 アドレス・キュー回路
Claims (1)
- 【請求項1】 第1のポートから書き込まれたデータ
のアドレスを格納し、このアドレスを第2のポートへ払
い出すアドレス・キュー手段、及び前記データの終了を
表す情報を提供する終了情報提供手段を備えたことを特
徴とするデュアルポートRAM。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3080348A JPH04315892A (ja) | 1991-04-15 | 1991-04-15 | デュアルポートram |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3080348A JPH04315892A (ja) | 1991-04-15 | 1991-04-15 | デュアルポートram |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04315892A true JPH04315892A (ja) | 1992-11-06 |
Family
ID=13715755
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3080348A Pending JPH04315892A (ja) | 1991-04-15 | 1991-04-15 | デュアルポートram |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04315892A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009237980A (ja) * | 2008-03-27 | 2009-10-15 | Hitachi Ltd | マルチポートメモリおよび情報処理システム |
-
1991
- 1991-04-15 JP JP3080348A patent/JPH04315892A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009237980A (ja) * | 2008-03-27 | 2009-10-15 | Hitachi Ltd | マルチポートメモリおよび情報処理システム |
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