JP3049902B2 - デジタル信号の送受装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデジタル信号の送受装
置、特にデジタルオーディオ機器やデジタルビデオ機器
に好適なデジタル信号の送受装置に関する。

【０００２】

【従来の技術】デジタルオーディオ機器やデジタルビデ
オ機器においてデジタル信号の送受信を行なう場合に
は、通常、送受の対象にされているデジタル信号を送信
側から受信側にそのまま伝送するようにしていた。図６
はデジタルオーディオ機器やデジタルビデオ機器におけ
るデジタル信号の送受信に使用されていた従来のインタ
ーフェースの構成例を示す図であり、図６において、Ｔ
は送信側、Ｒは受信側を示しており、端子７０を介して
供給された送信の対象にされているデジタル信号は、送
信側Ｔの駆動増幅器７１によって増幅された後に、発光
ダイオード７２に供給される。発光ダイオード７２は送
信の対象にされているデジタル信号に従って断続して発
光して、光によるデジタル信号を発生する。前記した発
光ダイオード７２から放射された光によるデジタル信号
は、受信側Ｒのフォトトランジスタ７３によって受光さ
れて出力端子７６に電気信号のデジタル信号を送出す
る。図６においてＶｃｃは電源、７４，７５は抵抗であ
る。

【０００３】

【発明が解決しようとする課題】ところで、デジタルオ
ーディオ機器やデジタルビデオ機器における最終的な出
力信号はアナログ信号による音響信号や画像信号である
ために、機器内にデジタル信号系とアナログ信号系とを
混在させている場合には、デジタル信号系のデジタル信
号の影響が、アナログ信号系に伝えられると、アナログ
信号系の信号処理動作が良好に行なわれなくなり、アナ
ログ信号系の信号に歪を生じさせて、アナログ信号系の
出力として得られる音響信号による再生音響出力の音質
や画像信号による再生画像の画質を劣化させることが起
こる。それで、機器内にデジタル信号系とアナログ信号
系とを混在させているデジタルオーディオ機器やデジタ
ルビデオ機器では、従来からデジタル信号系のデジタル
信号の影響が、アナログ信号系に悪影響を及ぼさないよ
うにするために、例えば図５に示すようにデジタル信号
系とアナログ信号系との間のインターフェースにフォト
カプラを使用して、デジタル信号系とアナログ信号系と
の間のデジタル信号の伝送が電気的に切離された状態で
行なわれるようにする等の手段が採用されていた。しか
し、デジタル信号系におけるデジタル信号が、例えば電
源系統（接地電位の変動）等を介してアナログ信号系に
混入することが生じるために、前記のような解決手段に
よっても充分な結果が得られないことが起こるので、そ
れの解決策が求められた。

【０００４】

【課題を解決するための手段】本発明は１ワードがＮビ
ット（ただしＮは２以上の自然数）からなる送受の対象
にされる２進のデジタル信号をＫ進（ただし、Ｋは２の
Ｎ乗）のデジタル信号に信号変換する信号変換手段と、
前記の信号変換手段によって信号変換されたＫ進のデジ
タル信号における数値Ｋ−１と数値０とを検出する検出
部と、前記の検出部で検出された数値Ｋ−１と数値０と
の数値について、それらの数値が１標本化周期前にも検
出されていたか否かを検出して、同一の数値が連続して
いる場合には信号を出力しないように構成されている先
行データとの比較部と、前記した先行データとの比較部
から出力される２ビットの情報と、前記した信号変換手
段によって信号変換されたＫ進のデジタル信号における
数値１から数値Ｋ−２までの数値とを、Ｋビットのデー
タラッチに保持させる手段と、前記のＫビットのデータ
ラッチに保持されたＫ進のデジタル信号をシリアル信号
として受信側に伝送する手段と、前記したシリアル信号
形態のＫ進のデジタル信号の伝送の開始の時点を示す信
号と、前記したシリアル信号形態のＫ進のデジタル信号
の伝送速度を示す信号とからなる同期信号を送信側から
受信側に伝送する手段とを送信側に設け、また、送信側
から伝送されたＫ進のデジタル信号がラッチパルスとし
て与えられるＮビットのデータラッチと、前記したＮビ
ットのデータラッチにＮビットの計数値を入力させるＮ
ビットの計数器と、送信側から伝送されたシリアル信号
形態のＫ進のデジタル信号の伝送の開始の時点を示す信
号と、前記したシリアル信号形態のＫ進のデジタル信号
の伝送速度を示す信号とからなる同期信号に基づいて、
前記したＮビットの計数器を送信側から伝送されたシリ
アル信号形態のＫ進のデジタル信号の伝送の開始の時点
に計数動作を開始させるためのリセット信号と、前記の
Ｎビットの計数器における計数動作が、送信側から伝送
されたシリアル信号形態のＫ進のデジタル信号の伝送速
度に一致して行なわれるようにするための計数用クロッ
ク信号やその他の信号とを発生させる制御信号発生手段
と、前記したシリアル信号形態のＫ進のデジタル信号の
伝送の開始の時点に前記したＮビットの計数器の計数動
作を開始させるとともに、前記のＮビットの計数器にお
ける計数動作が、シリアル信号形態のＫ進のデジタル信
号の伝送速度に一致して行なわれるようにする手段と、
前記したＮビットの計数器の計数値をラッチした前記の
Ｎビットのデータラッチに保持されているＮビットのデ
ジタル信号を時間軸上で直列的に出力させる手段とを受
信側に設けてなるデジタル信号の送受装置、及び、１ワ
ードがＮビット（ただしＮは２以上の自然数）からなる
送受の対象にされる２進のデジタル信号をＫ進（ただ
し、Ｋは２のＮ乗）のデジタル信号に信号変換する信号
変換手段と、前記の信号変換手段によって信号変換され
たＫ進のデジタル信号における数値Ｋ−１と数値０とを
検出する検出部と、前記の検出部で検出された数値Ｋ−
１と数値０との数値について、それらの数値が１標本化
周期前にも検出されていたか否かを検出して、同一の数
値が連続している場合には信号を出力しないように構成
されている先行データとの比較部と、前記した先行デー
タとの比較部から出力される２ビットの情報と、前記し
た信号変換手段によって信号変換されたＫ進のデジタル
信号における数値１から数値Ｋ−２までの数値とを、Ｋ
ビットのデータラッチに保持させる手段と、前記のＫビ
ットのデータラッチに保持されたＫ進のデジタル信号を
シリアル信号として受信側に伝送する手段と、受信側か
ら伝送された同期信号に基づいて１ワードがＮビットか
らなる送受の対象にされる２進のデジタル信号を得るた
めのタイミング信号及びシリアル信号形態のＫ進のデジ
タル信号の伝送の開始の時点を示す信号ならびにシリア
ル信号形態のＫ進のデジタル信号の伝送速度を示す信号
やその他の信号を発生する制御信号発生手段とを送信側
に設け、また、送信側から伝送されたＫ進のデジタル信
号がラッチパルスとして与えられるＮビットのデータラ
ッチと、前記したＮビットのデータラッチにＮビットの
計数値を入力させるＮビットの計数器と、１ワードがＮ
ビットからなる送受の対象にされる２進のデジタル信号
を得るためのタイミング信号及びシリアル信号形態のＫ
進のデジタル信号の伝送の開始の時点を示す信号ならび
にシリアル信号形態のＫ進のデジタル信号の伝送速度を
示す信号とからなる同期信号やその他の信号を発生する
制御信号発生手段と、前記したシリアル信号形態のＫ進
のデジタル信号の伝送の開始の時点を示す信号と、前記
したシリアル信号形態のＫ進のデジタル信号の伝送速度
を示す信号とに基づいて、前記したＮビットの計数器を
前記したシリアル信号形態のＫ進のデジタル信号の伝送
の開始の時点に計数動作を開始させるためのリセット信
号によって前記したＮビットの計数器の計数動作を開始
させるとともに、前記のＮビットの計数器における計数
動作が、シリアル信号形態のＫ進のデジタル信号の伝送
速度に一致して行なわれるようにする手段と、前記した
受信側のＮビットのデータラッチに保持されたＮビット
のデジタル信号を出力させる手段とを受信側に設けてな
るデジタル信号の送受装置、ならびに１ワードがＭＮビ
ット（ただしＮとＭとは共に２以上の自然数）からなる
送受の対象にされる２進のデジタル信号におけるＮビッ
トの２進のデジタル信号毎にＫ進（ただし、Ｋは２のＮ
乗）のデジタル信号に信号変換する信号変換手段と、前
記の信号変換手段によって信号変換されたＭ個のＫ進の
デジタル信号における各Ｋ進のデジタル信号毎の数値Ｋ
−１と数値０とを検出する検出部と、前記の検出部で検
出された各Ｋ進のデジタル信号毎の数値Ｋ−１と数値０
との数値について、それらの数値が対応するＫ進のデジ
タル信号における１標本化周期前にも検出されていたか
否かを検出して、同一の数値が連続している場合には信
号を出力しないように構成されている先行データとの比
較部と、前記した先行データとの比較部から出力される
各Ｋ進のデジタル信号毎の各２ビットの情報と、前記し
た信号変換手段によって信号変換された各Ｋ進のデジタ
ル信号の数値１から数値Ｋ−２までの数値とを、それぞ
れ対応するＫビットのデータラッチに保持させる手段
と、前記のＭ個のＫビットのデータラッチに保持された
Ｋ進のデジタル信号を時間軸上で直列的なＭ個のシリア
ル信号として受信側に伝送する手段と、前記した時間軸
上で直列的なＭ個のシリアル信号形態のＫ進のデジタル
信号の伝送の開始の時点を示す信号と、前記した時間軸
上で直列的なＭ個のシリアル信号形態のＫ進のデジタル
信号の伝送速度を示す信号とからなる同期信号を送信側
から受信側に伝送する手段とを送信側に設け、また、送
信側から伝送された時間軸上で直列的なＭ個のＫ進のデ
ジタル信号がラッチパルスとして与えられるＭ個のＮビ
ットのデータラッチに対して、それぞれ対応するラッチ
パルスが供給されるようにする信号切換手段と、前記し
たＭ個のＮビットのデータラッチに、それぞれ対応する
Ｎビットの計数値を入力させるＮビットの計数器と、送
信側から伝送された時間軸上で直列的なＭ個のシリアル
信号形態のＫ進のデジタル信号の伝送の開始の時点を示
す信号と、前記した時間軸上で直列的なＭ個のシリアル
信号形態のＫ進のデジタル信号の伝送速度を示す信号と
からなる同期信号に基づいて、前記したＮビットの計数
器を送信側から伝送された時間軸上で直列的なＭ個のシ
リアル信号形態のＫ進のデジタル信号のそれぞれの伝送
の開始の時点に計数動作を開始させるためのリセット信
号と、前記のＮビットの計数器における計数動作が、送
信側から伝送されたシリアル信号形態のＫ進のデジタル
信号の伝送速度に一致して行なわれるようにするための
計数用クロック信号やその他の信号とを発生させる制御
信号発生手段と、前記した時間軸上で直列的なＭ個のシ
リアル信号形態のＫ進のデジタル信号の伝送の開始の時
点に前記したＮビットの計数器の計数動作を開始させる
とともに、前記のＮビットの計数器における計数動作
が、時間軸上で直列的なＭ個のシリアル信号形態のＫ進
のデジタル信号の伝送速度に一致して行なわれるように
する手段と、前記したＮビットの計数器の計数値を、そ
れぞれ所定の時点にラッチしている前記のＭ個のＮビッ
トのデータラッチに保持されているＮビットのデジタル
信号を時間軸上で直列的に出力させる手段とを受信側に
設けてなるデジタル信号の送受装置、及び１ワードがＭ
Ｎビット（ただし、ＮとＭとは共に２以上の自然数）か
らなる送受の対象にされる２進のデジタル信号における
Ｎビットの２進のデジタル信号毎にＫ進(ただし、Ｋは
２のＮ乗)のデジタル信号に信号変換する信号変換手段
と、前記の信号変換手段によって信号変換されたＭ個の
Ｋ進のデジタル信号における各Ｋ進のデジタル信号毎の
数値Ｋ−１と数値０とを検出する検出部と、前記の検出
部で検出された各Ｋ進のデジタル信号毎の数値Ｋ−１と
数値０との数値について、それらの数値が対応するＫ進
のデジタル信号における１標本化周期前にも検出されて
いたか否かを検出して同一の数値が連続している場合に
は信号を出力しないように構成されている先行データと
の比較部と、前記した先行データとの比較部から出力さ
れる各Ｋ進のデジタル信号毎の各２ビットの情報と、前
記した信号変換手段によって信号変換された各Ｋ進のデ
ジタル信号の数値１から数値Ｋ−２までの数値とを、そ
れぞれ対応するＫビットのデータラッチに保持させる手
段と、前記のＭ個のＫビットのデータラッチに保持され
たＫ進のデジタル信号を時間軸上で直列的なＭ個のシリ
アル信号として受信側に伝送する手段と、受信側から伝
送された同期信号に基づいて１ワードがＭＮビットから
なる送受の対象にされる２進のデジタル信号を得るため
のタイミング信号及び時間軸上で直列的なＭ個のシリア
ル信号形態のＫ進のデジタル信号の伝送の開始の時点を
示す信号ならびに時間軸上で直列的なＭ個のシリアル信
号形態のＫ進のデジタル信号の伝送速度を示す信号やそ
の他の信号を発生する制御信号発生する手段とを送信側
に設け、また送信側から伝送された時間軸上で直列的な
Ｍ個のＫ進のデジタル信号がラッチパルスとして与えら
れるＭ個のＮビットのデータラッチに対してそれぞれ対
応するラッチパルスが供給されるようにする信号切換手
段と、前記したＭ個のＮビットのデータラッチに、それ
ぞれ対応するＮビットのデジタル信号を入力させるＮビ
ットの計数器と、１ワードがＭＮビットからなる送受の
対象にされる２進のデジタル信号を得るためのタイミン
グ信号及びシリアル信号形態のＫ進のデジタル信号の伝
送の開始の時点を示す信号ならびにシリアル信号形態の
Ｋ進のデジタル信号の伝送速度を示す信号とからなる同
期信号やその他の信号を発生する制御信号発生手段と、
前記した時間軸上で直列的なＭ個のシリアル信号形態の
Ｋ進のデジタル信号の伝送の開始の時点を示す信号と、
前記した時間軸上で直列的なシリアル信号形態のＫ進の
デジタル信号の伝送速度を示す信号とに基づいて、前記
したＮビットの計数器を前記したシリアル信号形態のＫ
進のデジタ前記したＮビットの計数器の計数動作を開始
させるとともに、前記のＮビットの計数器における計数
動作が、時間軸上で直列的なＭ個のシリアル信号形態の
Ｋ進のデジタル信号の伝送速度に一致して行なわれるよ
うにする手段と、前記したＮビットの計数器の計数値
を、それぞれ所定の時点にラッチしている前記のＭ個の
Ｎビットのデータラッチに保持されたＮビットのデジタ
ル信号を時間軸上で直列的に出力させる手段とを受信側
に設けてなるデジタル信号の送受装置とを提供する。

【０００５】

【作用】１ワードがＮビット（ただしＮは２以上の自然
数）からなる送受の対象にされる２進のデジタル信号を
Ｋ進（ただし、Ｋは２のＮ乗）のデジタル信号に信号変
換する。信号変換されたＫ進のデジタル信号を、数値Ｋ
−１と数値０との検出部で検出する。検出された数値Ｋ
−１と数値０との数値を、それらの数値が１標本化周期
前にも検出されていたか否かを検出して、同一の数値が
連続している場合には信号を出力しないように構成され
ている先行データとの比較部に与えて、前記した先行デ
ータとの比較部から出力される２ビットの情報と、前記
したＫ進のデジタル信号における数値１から数値Ｋ−２
までの数値とを、Ｋビットのデータラッチに保持させ
る。前記のＫビットのデータラッチに保持されたＫ進の
デジタル信号をシリアル信号として受信側に伝送する。
また、前記のシリアル信号形態のＫ進のデジタル信号の
伝送の開始の時点を示す信号と、前記したシリアル信号
形態のＫ進のデジタル信号の伝送速度を示す信号とから
なる同期信号を送信側から受信側に伝送する。

【０００６】送信側から伝送したＫ進のデジタル信号は
受信側のＮビットのデータラッチにラッチパルスとして
与えて、前記のＮビットのデータラッチにＮビットの計
数器から供給されているＮビットの計数値をラッチす
る。前記のＮビットの計数器は送信側から伝送されたシ
リアル信号形態のＫ進のデジタル信号の伝送の開始の時
点を示す信号と前記したシリアル信号形態のＫ進のデジ
タル信号の伝送速度を示す信号とからなる同期信号に基
づいて、送信側から伝送されたシリアル信号形態のＫ進
のデジタル信号の伝送の開始の時点に計数動作を開始
し、伝送されたシリアル信号形態のＫ進のデジタル信号
の伝送速度と一致した計数動作を行なう。それにより、
１ワードがＮビットからなる送受の対象にされる２進の
デジタル信号が、１ワード毎に最大１ビットの信号とし
て送信側から受信側に伝送され、受信側では受信した１
ワード毎に最大１ビットのデジタル信号から１ワードが
Ｎビットからなる送受の対象にされた２進のデジタル信
号に復原できる。前記の同期信号を受信側から送信側に
送っても同様である。

【０００７】また、１ワードがＭＮビット（ただし、Ｍ
とＮとはともに２以上の自然数）からなる送受の対象に
される２進のデジタル信号におけるＮビットの２進のデ
ジタル信号毎に、信号変換回路によりＫ進（ただし、Ｋ
は２のＮ乗）のデジタル信号に信号変換されたＭ個のＫ
進のデジタル信号における各Ｋ進のデジタル信号毎に数
値Ｋ−１と数値０とを検出部で検出する。検出された数
値Ｋ−１と数値０との数値を、各Ｋ進のデジタル信号毎
に前記の数値が１標本化周期前にも検出されていたか否
かを検出して、同一の数値が連続している場合には信号
を出力しないように構成されている先行データとの比較
部に与えて、前記した先行データとの比較部から出力さ
れる２ビットの情報と、前記した各Ｋ進のデジタル信号
における数値１から数値Ｋ−２までの数値とを、前記し
た各Ｋ進のデジタル信号と対応して設けられているＭ個
のＫビットのデータラッチによって保持させ、それを時
間軸上で直列的なＭ個のシリアル信号として受信側に伝
送するとともに、前記した時間軸上で直列的なＭ個のシ
リアル信号形態のＫ進のデジタル信号の伝送の開始の時
点を示す信号と、前記した時間軸上で直列的なＭ個のシ
リアル信号形態のＫ進のデジタル信号の伝送速度を示す
信号とからなる同期信号をも送信側から受信側に伝送す
る。

【０００８】受信側にはＭ個のＮビットのデータラッチ
を設け、それらのデータラッチは前記した時間軸上で直
列的なＭ個のシリアル信号形態のＫ進のデジタル信号の
対応するものがラッチパルスとして使用される。前記し
たＭ個のＮビットのデータラッチには、Ｎビットの計数
器から出力されているＮビットの計数値が選択的に入力
されており、また、前記のＮビットの計数器は送信側か
ら伝送されたシリアル信号形態のＫ進のデジタル信号の
伝送の開始の時点を示す信号によって計数動作が開始さ
れ、さらに、送信側から伝送されたシリアル信号形態の
Ｋ進のデジタル信号の伝送速度に一致して計数動作が行
なわれる。それにより１ワードがＭＮビットからなる送
受の対象にされる２進のデジタル信号が、１ワード毎に
最大Ｍビットの信号として送信側から受信側に伝送さ
れ、受信側では受信した１ワード毎に最大Ｍビットのデ
ジタル信号から１ワードがＮビットからなる送受の対象
にされた２進のデジタル信号に復原できる。前記の同期
信号を受信側から送信側に送っても同様である。

【０００９】

【実施例】以下、添付図面を参照して本発明のデジタル
信号の送受装置の具体的な内容を詳細に説明する。図１
乃至図４はそれぞれ本発明のデジタル信号の送受装置の
実施例を示すブロック図である。まず、図１において１
は１ワードがＮビット（ただし、Ｎは２以上の自然数）
からなる送受の対象にされる２進のデジタル信号の信号
源である。図示の例では送受の対象にされる１ワードが
Ｎビット（ただし、Ｎは２以上の自然数）の２進のデジ
タル信号が、Ｎ＝４の場合の４ビットのシリアル信号形
態の信号の実施例を示しているために、図中に示してあ
る送受の対象にされるデジタル信号の信号源１には４ビ
ットシリアル信号のような表記を行なっている。また、
図１に関する以下の説明も送受の対象にされる２進のデ
ジタル信号が、１ワードが４ビットの２進のデジタル信
号であるとして行なわれている（この点は図３に示す実
施例についても同じである）。

【００１０】前記した送受の対象にされるデジタル信号
の信号源１では、送信側の制御信号発生回路１６から線
４１を介して与えられる同期信号によって１ワードが４
ビットのシリアル信号形態の２進のデジタル信号を、１
ワードを構成する４ビットずつ送出して、それを伝送路
２を介して直並列信号変換回路３に供給する。直並列信
号変換回路３には、送信側の制御信号発生回路１６で発
生された直並列信号変換用クロック信号が、線４０を介
して供給されていることにより、前記のように送受の対
象にされるデジタル信号の信号源１から、伝送路２を介
して供給されている１ワードが４ビットのシリアル信号
形態の２進のデジタル信号を、１ワードを構成している
４ビットのデジタル信号として伝送路４を介して信号変
換回路５に供給する。なお、図１中の１６ａは水晶発振
子である。

【００１１】信号変換回路５は、それに入力されたＮビ
ットのデジタル信号を、Ｋ進のデジタル信号（ただし、
Ｋは２のＮ乗）｝に信号変換できるような機能を有する
ものとして構成されている。図１に示す実施例における
信号変換回路５では、それに入力された１ワードを構成
している４ビットのデジタル信号を２の４乗進のデジタ
ル信号、すなわち１６進のデジタル信号に信号変換して
１６進の０から１５までの各数値の信号をそれぞれ別個
の出力線、すなわち、総数１６本の別々の出力線に出力
する。そして、信号変換回路５から出力された１６進
（Ｋ進）のデジタル信号における数値０及び数値１５
（一般的な表示では数値Ｋ−１）と対応する信号が出力
される２本の出力線からなる伝送路６は、図１中にブロ
ック８によって示されている０，１５検出部（Ｋ進のデ
ジタル信号における数値Ｋ−１と数値０とを検出する検
出部）８に対して、信号変換回路５から出力された１６
進（Ｋ進）のデジタル信号における数値０及び数値１５
（一般的な表示では数値Ｋ−１）と対応する信号を供給
する。

【００１２】また、前記した信号変換回路５から出力さ
れた１６進（Ｋ進）のデジタル信号における数値０と数
値１５（一般的な表示では数値Ｋ−１）との２個の数値
と対応する信号を除く１４個の数値と対応する信号、す
なわち数値２から数値Ｋ−２までの各数値の信号は、信
号変換回路５からそれぞれ別個の出力線（総計１４本の
出力線）からなる伝送路７を介して１６ビット（Ｋビッ
ト）のデータラッチ１２に与えられている。前記したＫ
進のデジタル信号における数値Ｋ−１と数値０とを検出
する検出部８では、それにＫ進のデジタル信号における
数値Ｋ−１と対応する信号、または数値０と対応する信
号が与えられた場合に、その信号を伝送路９を介して先
行データとの比較部１０に供給する。前記した先行デー
タとの比較部１０は、それに与えられた数値１５（一般
的な表示では数値Ｋ−１）と数値０との数値を、それら
の数値が１標本化周期前にも検出されていたか否かを検
出して、同一の数値が連続している場合には信号を出力
しないように構成されていて、この先行データとの比較
部１０から出力される２ビットの情報は、伝送路１１を
介して前記した１６ビット（Ｋビット）のデータラッチ
１２に与えられている。

【００１３】そして、前記したデータラッチ１２には１
６進の各数値のデジタル信号、すなわち数値０，１，
２，…１３，１４，１５の総計１６個の数値にそれぞれ
対応するデジタル信号が、最小値の数値から最大値の数
値まで、数値の大きさの順序に整列した状態でラッチさ
れうるように、前記した先行データとの比較部１０から
伝送路１１を介して供給される数値０と対応するデジタ
ル信号や数値１５と対応するデジタル信号に関する情報
と、信号変換回路５から伝送路７を介して供給される数
値１〜１４と対応するデジタル信号とが、データラッチ
１２に供給されるのである。前記のように、１６ビット
（Ｋビット）のデータラッチ１２によってラッチされる
デジタル信号は、Ｎビット（４ビット）からなる１ワー
ドの信号毎に信号変換回路５から出力された１６進（Ｋ
進）のデジタル信号における数値と対応する信号である
が、それはＮビット（４ビット）からなる１ワードの信
号毎に最大で１ビットの信号となっている。

【００１４】図５は前記した先行データとの比較部１０
の具体的な構成例を示しているブロクッ図であり、この
図において９，１１は図１及び図３中に示されている先
行データとの比較部１０への入力信号線９と、出力信号
線１１とにそれぞれ対応している。図５において、７９
は最小値の入力線、８０は最大値の入力線、８１はクロ
ック信号の入力線、８２はデータラッチ、８６は抵抗、
８７はコンデンサ、８８は電源オフ時における保護用の
ダイオード、９３はナンド回路、９４，９６はインバー
タ、９５はフリップフロップ、９７，９８はアンド回
路、９９はオア回路である。そして、後述のように前記
したオア回路９９からは伝送路１１における線１０４に
対して、Ｋ進数のデジタル信号における最小の数値０が
他の数値の次に現われたという最小値出現を示す信号が
出力され、またアンド回路９７からは伝送路１１におけ
る線１０６に対して、Ｋ進数のデジタル信号における最
大の数値（Ｋ−１）が他の数値の次に現われたという最
大値出現の情報を示す信号が伝送路１１における線１０
５に出力される。

【００１５】図５に示されている先行データとの比較部
１０は、装置の電源投入時に次のような初期設定動作が
行なわれる。すなわち、電源Ｖｃｃと接地間には、抵抗
８６とコンデンサ８７とが直列接続されているから、前
記した抵抗８６とコンデンサ８７との接続点に接続され
ている線８５の電圧値は、装置の電源投入時に抵抗８６
とコンデンサ８７とによって定まる時定数に従って変化
する際に、装置の電源の投入動作の直後において前記し
た抵抗８６とコンデンサ８７との接続点に接続されてい
る線８５，８９，９０の電圧値は接地電位（ローレベ
ル）にある。それで、前記のローレベルの状態が線８５
を介してクリア端子ＣＬＲに供給されたデータラッチ８
２はクリアされ、また、前記した線８９のローレベルの
状態が与えられたインバータ９６は、それの出力側がハ
イレベルの状態となる。インバータ９６の出力側のハイ
レベル出力は、線１０３とオア回路９９とを介して線１
０４に対して、１６進数（Ｋ進数）の数値が最小値０で
あるという状態を示す信号（Ｋ進数のデジタル信号にお
ける最小の数値０が他の数値の次に現われたという最小
値出現を示す信号）を伝送線１１に出力する。前記のよ
うに先行データとの比較部１０から伝送線１１に送出さ
れたデジタル信号は、後述のように１６ビットのデータ
ラッチ（Ｋビットのデータラッチ）１２にラッチされた
後に並直列信号変換回路１５にロードされた後に受信側
に伝送され、後述のように受信側で保持される。

【００１６】さらに、前記した線９０のローレベルの状
態が与えられたナンド回路９３の出力側にはハイレベル
の状態の出力が現われるが、それがインバータ９４によ
って反転されたローレベルの状態がフリップフロップ９
５のプリセット端子ＰＲに供給されることにより、フリ
ップフロップ９５がプリセットされて、フリップフロッ
プ９５のＱ端子はハイレベル出力を線１００を介してア
ンド回路９７の一方入力として供給し、また、フリップ
フロップ９５のＱバー端子はローレベル出力を線１０１
を介してアンド回路９８の一方入力として供給する。フ
リップフロップ９５が、それのＱ端子がハイレベルの状
態となり、またＱバー端子がローレベルの状態になって
いる状態は、先行データとの比較部１０に対して伝送路
９を介して供給された数値を示すデジタル信号が、その
直前に供給されていた数値以外の数値で、かつ最小の数
値０であったということを示しており、フリップフロッ
プ９５における前記の状態は、先行データとの比較部１
０に対して伝送路９を介して供給される数値が、次にＫ
進数における最大値（Ｋ−１）に変化された時点までの
期間にわたり保持される。

【００１７】前記のようにフリップフロップ９５のＱ端
子がハイレベル出力を線１００を介してアンド回路９７
の一方入力として供給し、また、フリップフロップ９５
のＱバー端子はローレベル出力を線１０１を介してアン
ド回路９８の一方入力として供給している状態において
は、アンド回路９８に対し線８３を介してハイレベルの
信号、すなわち、先行データとの比較部１０に対して、
伝送路９における線７９を介してＫ進数における最小値
０の信号が供給されても、アンド回路９８からはハイレ
ベルの状態の信号が先行データとの比較部１０から伝送
路１１には送出されることがなく、この場合にはアンド
回路９７に対して線８４を介してハイレベルの信号、す
なわち、先行データとの比較部１０に対して、伝送路９
における線８０を介し、Ｋ進数における最大値（Ｋ−
１）の信号が供給されたときに、アンド回路９７からハ
イレベルの状態の信号が先行データとの比較部１０から
伝送路１１には送出されることになる。このように、先
行データとの比較部１０では、装置における電源の投入
時に、強制的に受信側に対してＫ進数における最小値０
の情報を伝送するような状態に初期設定が行なわれる。

【００１８】前記のように初期設定されている先行デー
タとの比較部１０に対して、伝送路９を介して供給され
る数値が、Ｋ進数における最大値（Ｋ−１）以外の場合
には前記したフリップフロップ９５の状態が前記の状態
を保持し続けているから、その期間中には先行データと
の比較部１０から伝送路１１には何の出力も行なわれな
いが、前記のような状態に保持されている先行データと
の比較部１０に対して伝送路９における線８０を介し
て、Ｋ進数における最大値（Ｋ−１）を示すハイレベル
の状態の信号が、先行データとの比較部１０における線
８４を介してアンド回路９７に供給されると、この時点
においてアンド回路９７にはフリップフロップ９５のＱ
端子からハイレベルの状態が与えられているから、前記
した伝送路９における線８０を介して先行データとの比
較部１０に供給されたＫ進数における最大値（Ｋ−１）
を示すハイレベルの状態の信号は伝送路１１における線
１０５によって出力される。そして、前記のように先行
データとの比較部１０から伝送線１１に送出されたデジ
タル信号は、後述のように１６ビットのデータラッチ
（Ｋビットのデータラッチ）１２にラッチされた後に並
直列信号変換回路１５にロードされた後に受信側に伝送
され、後述のように受信側で保持される。

【００１９】また、前記した伝送路９における線８０を
介して先行データとの比較部１０に供給されたＫ進数に
おける最大値（Ｋ−１）を示すハイレベルの状態の信号
は、データラッチ８２にも供給されているから、データ
ラッチ８２はクロック端子ＣＫにクロック信号が供給さ
れた時点に、データラッチ８２のＱバー端子にローレベ
ル出力が現われ、そのローレベルの状態の信号が線９２
を介してフリップフロップ９５のクリア端子ＣＬＲに供
給されることにより、フリップフロップ９５がクリアさ
れて、フリップフロップ９５はＱ端子がローレベルの状
態、Ｑバー端子がハイレベルの状態になる。そして、前
記のようにフリップフロップ９５がクリアされた状態に
おいては、フリップフロップ９５のＱ端子がローレベル
出力を線１００を介してアンド回路９７の一方入力とし
て供給し、またフリップフロップ９５のＱバー端子はハ
イレベル出力を線１０１を介してアンド回路９８の一方
入力として供給している状態になっているから、アンド
回路９７に対して線８４を介してハイレベルの信号、す
なわち、先行データとの比較部１０に対して、伝送路９
における線７９を介してＫ進数における最大値（Ｋ−
１）の信号が供給されても、アンド回路９７からはハイ
レベルの状態の信号が先行データとの比較部１０から伝
送路１１には送出されず、アンド回路９８に対して線８
３を介してハイレベルの信号、すなわち先行データとの
比較部１０に対して、伝送路９における線７９を介して
Ｋ進数における最小値０の信号が供給されたときにアン
ド回路９８からハイレベルの状態の信号が先行データと
の比較部１０から伝送路１１には送出されることにな
る。このようにして、前記した先行データとの比較部１
０は、それに与えられた数値１５（一般的な表示では数
値Ｋ−１）と数値０との数値を、それらの数値が１標本
化周期前にも検出されていたか否かを検出して、同一の
数値が連続している場合には信号を出力しないような動
作を行なうことができるのである。

【００２０】図５を参照して説明したところから明らか
なように、先行データとの比較部１０は、それに与えら
れた数値１５(一般的な表示では数値Ｋ−１)と数値０と
の数値を、それらの数値が１標本化周期前にも検出され
ていたか否かを検出して、同一の数値が連続している場
合には信号を出力しないように構成されているから、信
号変換回路５が、それに入力された１ワードを構成して
いる４ビットのデジタル信号を１６進のデジタル信号に
信号変換して出力した際に、連続するワードについて、
前記した信号変換回路５からの１６進数における０の数
値と対応するデジタル信号が出力された場合と、連続す
るワードについて、前記した信号変換回路５からの１６
進数における１５の数値と対応するデジタル信号が出力
された場合とにおける連続して１標本化周期前と同一の
０または１５の数値が存在しているワードについては、
先行データとの比較部１０からはローレベルの信号（無
信号の状態）を出力するようにしている。

【００２１】したがって、前記の場合のように連続する
ワードについて、前記した信号変換回路５からの１６進
数における０の数値と対応するデジタル信号や、１６進
数における１５の数値と対応するデジタル信号が出力さ
れた場合には、連続して１標本化周期前と同一の０また
は１５の数値が存在しているワードについては、１６ビ
ット（Ｋビット）のデータラッチ１２によってラッチさ
れるデジタル信号がすべてローレベルの状態になる。そ
れで、この状態には送信側から受信側に対してデジタル
データが伝送されないことになるが、後述されているよ
うに前記の状態においては受信側に１標本化周期前のデ
ジタルデータがそのまま保持されているから、送受の対
象にされている情報は送信側から受信側に対して確実に
伝送されることになる。

【００２２】前記した信号変換回路５が、それに入力さ
れた１ワードを構成している４ビット（Ｎビット）のデ
ジタル信号に対する信号変換動作を終了し、かつ、前記
した先行データとの比較部１０で行なわれる比較動作が
完了した時点の後に、線３８を介して送信側の制御信号
発生回路１６からデータラッチ１２に供給されるラッチ
パルスによって、１６ビットのデータラッチ１２は前記
した先行データとの比較部１０から出力された信号、す
なわち、前記した信号変換回路５によって信号変換され
た１６進のデジタル信号における１６進数の最小値０と
対応するデジタル信号、及び１６進数の最大値１５と対
応するデジタル信号とに関する情報と、信号変換回路５
から出力された１６進のデジタル信号における数値１〜
１４をラッチした後に、制御信号発生回路１６は線３９
を介して送信側の並直列信号変換回路１５にロードパル
スを与え、次いで制御信号発生回路１６は線３９を介し
て並直列信号変換用クロック信号を並直列信号変換回路
１５に供給する。それにより前記の並直列信号変換回路
１５は、１６ビットのデータラッチに保持されている１
６進のデジタル信号がロードされた後に、シリアル信号
形態の１６進のデジタル信号を出力して、線１７を介し
て発光素子１８ａと受光素子１８ｂとによって構成され
ているフォトカプラ１８における発光素子に供給する。
前記のようにして並直列信号変換回路１５から線１７に
送出された１６進のデジタル信号（Ｋ進のデジタル信
号）は、１ワードが４ビット（Ｎビット）の２進のデジ
タル信号を１６進の信号に信号変換された状態のもので
あるから、前記した線１７を介してフォトカプラ１８に
おける発光素子１８ａに供給される１６進のデジタル信
号は、送受の対象にされている１ワードが４ビット（Ｎ
ビット）の２進のデジタル信号毎に最大１ビットの信号
とされている。

【００２３】前記した並直列信号変換回路１５から線１
７に送出されるシリアル信号形態の１６進のデジタル信
号（Ｋ進のデジタル信号）は、送受の対象にされている
デジタル信号の１標本化周期中に、１６進による数値０
から１６進による数値１５までの１６個の数値（Ｋ個）
の内のどの１つの数値でも確実に伝送することができる
ように、制御信号発生回路１６から線３９を介して並直
列信号変換回路１５に供給されている並直列信号変換用
クロック信号の周期が定められるべきことは当然であ
る。すなわち、並直列信号変換回路１５に供給されるべ
き並直列信号変換用クロック信号の周期は、送受の対象
にされているデジタル信号の標本化周期の１／Ｋ以下の
周期となるように設定されるのである。そして前記した
並直列信号変換回路１５に供給される並直列信号変換用
クロック信号の周期は、並直列信号変換回路１５から線
１７に送出されるシリアル信号形態の１６進のデジタル
信号（Ｋ進のデジタル信号）の伝送速度を示しているこ
とになる。

【００２４】前記のように送受の対象にされているデジ
タル信号の１標本化周期中に、送受の対象にされている
１ワードが４ビット(Ｎビット)の２進のデジタル信号毎
に、並直列信号変換回路１５から線１７に送出されるシ
リアル信号形態の１６進のデジタル信号（Ｋ進のデジタ
ル信号）の最大１ビットの信号は、１６進による数値０
から１６進による数値１５までの１６個の数値（Ｋ個）
の内の１つの数値に対応しているものであるが、前記の
１ビットのデジタル信号が１６進による数値０から１６
進による数値１５までの１６個の数値（Ｋ個）の内のど
の数値であるのかは、前記した制御信号発生回路１６が
線３９を介して並直列信号変換回路１５に供給している
ロードパルスの時間位置の情報と、並直列信号変換用ク
ロック信号の周期の情報、すなわち送受の対象にされて
いるデジタル信号の１標本化周期中に、送受の対象にさ
れている１ワードが４ビット(Ｎビット)の２進のデジタ
ル信号毎に、並直列信号変換回路１５から線１７に送出
されるシリアル信号形態の１６進のデジタル信号（Ｋ進
のデジタル信号）の伝送の開始の時点を示す信号と、前
記したシリアル信号形態の１６進のデジタル信号（Ｋ進
のデジタル信号）の伝送速度を示す信号とを用いれば知
ることができる。

【００２５】それで、図１に示されている本発明のデジ
タル信号の送受装置の実施例においては、送受の対象に
されているデジタル信号の１標本化周期中に、送受の対
象にされている１ワードが４ビット(Ｎビット)の２進の
デジタル信号毎に、送信側の並直列信号変換回路１５か
ら線１７に送出されるシリアル信号形態の１６進のデジ
タル信号（Ｋ進のデジタル信号）の伝送の開始の時点を
示す信号や、前記したシリアル信号形態の１６進のデジ
タル信号（Ｋ進のデジタル信号）の伝送速度を示す信号
として、例えば送信側の制御信号発生回路１６で発生さ
せて、線３９を介して並直列信号変換回路１５に供給し
ているロードパルスや、線３９を介して並直列信号変換
回路１５に供給している並直列信号変換用クロック信号
とを用いて、前記の各信号とＮビットからなる１ワード
のデジタル信号毎の同期信号とからなる同期信号とし
て、それを送信側の制御信号発生回路１６から、線１９
→発光素子２０ａと受光素子２０ｂとからなるフォトカ
プラ２０→線２２→受信側の制御信号発生回路２３の経
路によって受信側の制御信号発生回路２３に伝送するよ
うにしている。

【００２６】図１に示されている本発明のデジタル信号
の送受装置の実施例において、前記のように送信側の並
直列信号変換回路１５から線１７に送出されたシリアル
信号形態の１６進のデジタル信号（Ｋ進のデジタル信
号）は、線１７→発光素子１８ａと受光素子１８ｂとか
らなるフォトカプラ１８→伝送路２１の経路によって受
信側に設けられている４ビットのデータラッチ（Ｎビッ
トのデータラッチ）２６に対してラッチパルスとして与
えられる。前記した４ビットのデータラッチ２６には受
信側に設けられている４ビットの計数器（Ｎビットの計
数器)２４から伝送路２５を介して、４ビット(Ｎビッ
ト）の計数器２４の計数値が入力されているから、この
４ビットのデータラッチ２６は送信側の並直列信号変換
回路１５から出力されたシリアル信号形態の１６進のデ
ジタル信号（Ｋ進のデジタル信号）の１ビットの信号が
ラッチパルスとして与えられた時点における前記した４
ビット(Ｎビット）の計数器２４の計数値をラッチして
保持する。

【００２７】ところで、受信側に設けられている前記の
４ビット(Ｎビット）の計数器２４は、それの計数の開
始の時点が、受信側の制御信号発生回路２３から線３０
を介して与えられているリセット信号によって定めら
れ、また、それの計数速度が受信側の制御信号発生回路
２３から線９１を介して与えられている計数用クロック
信号リセット信号によって定められている。ところで、
前記した受信側の制御信号発生回路２３によって発生さ
れるリセット信号と、計数用クロック信号とは、送信側
から既述のように送信側の制御信号発生回路１６→線１
９→発光素子２０ａと受光素子２０ｂとからなるフォト
カプラ２０→線２２→受信側の制御信号発生回路２３の
経路によって受信側の制御信号発生回路２３に伝送され
て来た同期信号、すなわち、既述のように送受の対象に
されているデジタル信号の１標本化周期中に、送受の対
象にされている１ワードが４ビット(Ｎビット)の２進の
デジタル信号毎に、並直列信号変換回路１５から線１７
に送出されるシリアル信号形態の１６進のデジタル信号
（Ｋ進のデジタル信号）の伝送の開始の時点を示す信号
と、前記したシリアル信号形態の１６進のデジタル信号
（Ｋ進のデジタル信号）の伝送速度を示す信号とを含ん
で構成されている同期信号に基づいて発生されているも
のである。

【００２８】そして、受信側の制御信号発生回路２３か
ら４ビットの計数器２４に供給されている前記のリセッ
ト信号は、送信側から伝送されるシリアル信号形態の１
６進のデジタル信号（Ｋ進のデジタル信号）の伝送の開
始の時点に受信側の制御信号発生回路２３で発生され
て、線３０を介して４ビットの計数器２４に供給されて
いるものであり、また、受信側の制御信号発生回路２３
から４ビットの計数器２４に供給されている前記の計数
用クロック信号は、シリアル信号形態の１６進のデジタ
ル信号（Ｋ進のデジタル信号）の伝送速度を示す信号と
して用いられる送信側の並直列信号変換用クロック信号
と同じ周期を有するものとして受信側の制御信号発生回
路２３で発生され、それが線３１を介して４ビットの計
数器２４に供給されているものであるから、前記のよう
に４ビットのデータラッチ２６によってラッチされた４
ビットの計数器２４の計数値は送受の対象にされている
デジタル信号の信号源１から、送信側の直並列信号変換
回路２に供給された４ビットからなる１ワードのデジタ
ル信号と同一のビット配列を有しているＮビットの２進
のデジタル信号になっていることは容易に理解できる。

【００２９】前記した４ビットのデータラッチ２６に保
持されている４ビットの計数器２４の計数値、すなわ
ち、送信側の直並列信号変換回路３に供給された４ビッ
トからなる１ワードのデジタル信号と同一のビット配列
を有している４ビットの２進のデジタル信号は、受信側
の制御信号発生回路２３から線２８を介して受信側の並
直列信号変換回路２９にロードパルスが与えられた時点
に、４ビットのデータラッチ２６から受信側の並直列信
号変換回路２９にロードされ、次いで、受信側の制御信
号発生回路２３から線２８を介して受信側の並直列信号
変換回路２９に供給される並直列信号変換用クロック信
号によって、シリアル信号形態の２進のデジタル信号と
して線３２を介して出力端子３３に送出される。以上の
説明から明らかなように、本発明のデジタル信号の送受
装置においては１ワードがＮビットからなる送受の対象
にされる２進のデジタル信号が、最大１ビットの信号と
して送信側から受信側に伝送され、受信側では受信した
最大１ビットのデジタル信号から１ワードがＮビットか
らなる送受の対象にされた２進のデジタル信号に復原で
きるのである。

【００３０】これまでに図１を参照して説明した本発明
のデジタル信号の送受装置の実施例においては、同期信
号を送信側の制御信号発生回路１６で発生し、それを受
信側の制御信号発生回路２３に対して伝送するようにし
ていたが、図３に示す本発明のデジタル信号の送受装置
の実施例においては、水晶発振子３７ａを備えて構成さ
れている受信側の制御信号発生回路３７で同期信号を発
生し、それを送信側の制御信号発生回路１６に対して伝
送するようにしている点が異なるだけで、その他の構成
は既述した図１に示されているデジタル信号の送受装置
の実施例の場合と同様であり、この図３に示されている
デジタル信号の送受装置においても、図１に示されてい
るデジタル信号の送受装置について説明したデジタル信
号の送受動作と同様なデジタル信号の送受動作が行なわ
れることは容易に理解できるので、それの具体的な説明
は省略する。

【００３１】次に、図２に示されている本発明のデジタ
ル信号の送受装置の実施例は、１ワードがＭＮビット
(ただし、ＭとＮとはともに２以上の自然数）からなる
送受の対象にされる２進のデジタル信号におけるＮビッ
トの２進のデジタル信号毎に、信号変換回路によりＫ進
（ただし、Ｋは２のＮ乗）のデジタル信号に信号変換し
て、そのＭ個のＫ進のデジタル信号における各Ｋ進のデ
ジタル信号毎の数値Ｋ−１と数値０とを検出し、また、
前記の検出された各Ｋ進のデジタル信号毎の数値Ｋ−１
と数値０との数値について、それらの数値が対応するＫ
進のデジタル信号における１標本化周期前にも検出され
ていたか否かを検出して、同一の数値が連続している場
合には信号を出力しないように構成されている先行デー
タとの比較部から出力される各Ｋ進のデジタル信号毎の
各２ビットの情報と、前記した信号変換回路によって信
号変換された各Ｋ進のデジタル信号の数値１から数値Ｋ
−２までの数値とを、それぞれ対応するＫビットのデー
タラッチ（計Ｍ個）に保持させ、前記のＭ個のＫビット
のデータラッチに保持されたＫ進のデジタル信号を時間
軸上で直列的なＭ個のシリアル信号として受信側に伝送
するとともに、前記した時間軸上で直列的なＭ個のシリ
アル信号形態のＫ進のデジタル信号の伝送の開始の時点
を示す信号と、前記した時間軸上で直列的なＭ個のシリ
アル信号形態のＫ進のデジタル信号の伝送速度を示す信
号とからなる同期信号も送信側から受信側に伝送する。

【００３２】受信側では送信側から伝送された時間軸上
で直列的なＭ個のＫ進のデジタル信号がラッチパルスと
して与えられるＭ個のＮビットのデータラッチに対し
て、それぞれ対応するラッチパルスが供給されるように
信号の切換えを行ない、前記したＭ個のＮビットのデー
タラッチに、それぞれ対応するＮビットの計数値がＮビ
ットの計数器から供給される。送信側から伝送された時
間軸上で直列的なＭ個のシリアル信号形態のＫ進のデジ
タル信号の伝送の開始の時点を示す信号と、前記した時
間軸上で直列的なＭ個のシリアル信号形態のＫ進のデジ
タル信号の伝送速度を示す信号とからなる同期信号に基
づいて、前記した時間軸上で直列的なＭ個のシリアル信
号形態のＫ進のデジタル信号の伝送の開始の時点に前記
したＮビットの計数器の計数動作を開始させるととも
に、前記のＮビットの計数器における計数動作が、時間
軸上で直列的なＭ個のシリアル信号形態のＫ進のデジタ
ル信号の伝送速度に一致して行なわれるようにして、前
記したＮビットの計数器の計数値を、それぞれ所定の時
点にラッチしている前記のＭ個のＮビットのデータラッ
チに保持されているＮビットのデジタル信号を時間軸上
で直列的に出力させるようにしたデジタル信号の送受装
置であり、１ワードがＭＮビットからなる送受の対象に
される２進のデジタル信号が、最大Ｍビットの信号とし
て送信側から受信側に伝送され、受信側では受信した最
大Ｍビットのデジタル信号から１ワードがＮビットから
なる送受の対象にされた２進のデジタル信号に復原でき
るようにしたものである。また、図４に示されている本
発明のデジタル信号の送受装置の実施例は、前記した図
２に示されている本発明のデジタル信号の送受装置の実
施例が、同期信号を送信側から受信側に伝送するように
しているように構成されているのを、同期信号を受信側
から送信側に伝送するように構成したものである。

【００３３】図２及び図４とにおいて、４２は１ワード
がＭＮビット（ただし、ＭとＮとはともに２以上の自然
数）からなる送受の対象にされる２進のデジタル信号の
信号源である。図示の例では送受の対象にされる１ワー
ドがＭＮビットの２進のデジタル信号が、Ｍ＝２，Ｎ＝
４の場合の８ビットのシリアル信号形態の信号の実施例
を示しているために、図中に示してある送受の対象にさ
れるデジタル信号の信号源４２には８ビットシリアル信
号のような表記を行なっている。また、図２及び図４に
関する以下の説明も送受の対象にされる２進のデジタル
信号が、１ワードが８ビットの２進のデジタル信号であ
るとして行なわれている。

【００３４】以下、図２に示されている実施例について
詳細に説明する。前記した送受の対象にされるデジタル
信号の信号源４２では、送信側の制御信号発生回路１６
から線４１を介して与えられる同期信号によって１ワー
ドが８ビット（ＭＮビット）のシリアル信号形態の２進
のデジタル信号を、４ビット(Ｎビット)ずつ送出して、
それを伝送路２を介して直並列信号変換回路３に供給す
る。直並列信号変換回路３には、送信側の制御信号発生
回路１６で発生された直並列信号変換用クロック信号
が、線４０を介して供給されていることにより、前記の
ように送受の対象にされるデジタル信号の信号源４２か
ら、伝送路２を介して供給されている４ビット（Ｎビッ
ト）のシリアル信号形態の２進のデジタル信号を伝送路
４を介して信号変換回路５の入力側に供給する。なお、
図２中の１６ａは水晶発振子である。

【００３５】信号変換回路５は、それに入力されたＮビ
ットのデジタル信号を、Ｋ進のデジタル信号（ただし、
Ｋは２のＮ乗）｝に信号変換できるような機能を有する
ものとして構成されている。図２に示す実施例における
信号変換回路５では、それに入力された４ビットのデジ
タル信号を２の４乗進のデジタル信号、すなわち１６進
のデジタル信号に信号変換して、１６進の０から１５ま
での各数値の信号をそれぞれ別個の出力線、すなわち、
総数１６本の別々の出力線に出力する。そして、信号変
換回路５から出力された１６進（Ｋ進）のデジタル信号
における数値０及び数値１５（一般的な表示では数値Ｋ
−１）と対応する信号が出力される２本の出力線からな
る伝送路４３は、図２中にブロック８によって示されて
いる０，１５検出部（Ｋ進のデジタル信号における数値
Ｋ−１と数値０とを検出する検出部）８に対して、信号
変換回路５から出力された１６進（Ｋ進）のデジタル信
号における数値０及び数値１５（一般的な表示では数値
Ｋ−１）と対応する信号を供給する。

【００３６】前記したＫ進のデジタル信号における数値
Ｋ−１と数値０とを検出する検出部８では、それにＫ進
のデジタル信号における数値Ｋ−１と対応する信号、ま
たは数値０と対応する信号が与えられた場合に、その信
号を伝送路９を介して先行データとの比較部１０に供給
する。前記した先行データとの比較部１０は、それに与
えられた数値１５（一般的な表示では数値Ｋ−１）と数
値０との数値を、それらの数値が１標本化周期前にも検
出されていたか否かを検出して、同一の数値が連続して
いる場合には信号を出力しないように構成されていて、
この先行データとの比較部１０から出力される２ビット
の情報は、それぞれ対応して設けられている伝送路４
４，４５を介して前記した１６ビット（Ｋビット）の各
データラッチ４８，４９に与えられている。また、前記
した信号変換回路５から出力された１６進（Ｋ進）のデ
ジタル信号における数値０と数値１５（一般的な表示で
は数値Ｋ−１）との２個の数値と対応する信号を除く１
４個の数値と対応する信号、すなわち数値２から数値Ｋ
−２までの各数値の信号は、信号変換回路５からそれぞ
れ別個の出力線（総計１４本の出力線）からなる伝送路
４６，４７等を介して信号変換回路５から直接に１６ビ
ット（Ｋビット）のデータラッチ４８，４９に与えられ
ている。

【００３７】そして、前記した各データラッチ４８，４
９には、１６進の各数値のデジタル信号、すなわち数値
０，１，２，…１３，１４，１５の総計１６個の数値に
それぞれ対応するデジタル信号が、最小値の数値から最
大値の数値まで、数値の大きさの順序に整列した状態で
ラッチされうるように、前記した先行データとの比較部
１０から伝送路４４，４５を介して供給される数値０と
対応するデジタル信号や数値１５と対応するデジタル信
号に関する情報と、信号変換回路５から伝送路４６，４
７等を介して供給される数値１〜１４と対応するデジタ
ル信号とが、各データラッチ４８，４９における特定の
ものに供給されるのである。前記のように、１６ビット
（Ｋビット）のデータラッチ４８，４９によってラッチ
されるデジタル信号は、Ｎビット（４ビット）からなる
１ワードの信号毎に信号変換回路５から出力された１６
進のデジタル信号における数値と対応する信号である
が、それはＮビット（４ビット）からなる１ワードの信
号毎に最大で１ビットの信号となっている。

【００３８】前記の２個の１６ビットのデータラッチ４
８，４９には、前記のように信号変換回路５で信号変換
された同一の１６進のデジタル信号が入力されている
が、前記した１６ビットのデータラッチ４８は送信側の
制御信号発生回路１６から線５４を介してラッチパルス
が与えられた場合だけに、信号変換回路５で信号変換さ
れた１６進のデジタル信号をラッチでき、また、前記し
た１６ビットのデータラッチ４９は、送信側の制御信号
発生回路１６から線５５を介してラッチパルスが与えら
れた場合だけに、信号変換回路５で信号変換された１６
進のデジタル信号をラッチできる。そして、前記した１
６ビットのデータラッチ４８には、送受の対象にされる
デジタル信号の信号源４２から、伝送路２を介して送出
されている１ワードが８ビットの２進のデジタル信号に
おけるＬＳＢ側の４ビット（Ｎビット）の２進のデジタ
ル信号について、信号変換回路５が信号変換を行なった
場合に出力される１６進のデジタル信号がラッチされ、
また前記した１６ビットのデータラッチ４９には、送受
の対象にされるデジタル信号の信号源４２から、伝送路
２を介して送出されている１ワードが８ビットの２進の
デジタル信号におけるＭＳＢ側の４ビット（Ｎビット）
の２進のデジタル信号について、信号変換回路５が信号
変換を行なった場合に出力される１６進のデジタル信号
がラッチされるというように、制御信号発生回路１６は
信号変換回路５が信号変換を行なって出力した順次の１
６進のデジタル信号が、前記した２個の１６ビットのデ
ータラッチ４８，４９に対して順次交互にラッチされる
ように、線５４または線５５を介して前記の各１６ビッ
トのデータラッチ４８，４９にラッチパルスを与えてい
る。

【００３９】１６ビットのデータラッチ４８と１６ビッ
トのデータラッチ４９との双方が、信号変換回路５から
出力された１６進のデジタル信号（一般的にはＫ進のデ
ジタル信号として示される）と対応している信号をそれ
ぞれラッチした後に、制御信号発生回路１６は送信側の
並直列信号変換回路５６に線５２を介してロードパルス
を与えるとともに、線５３を介して送信側の並直列信号
変換回路５８にロードパルスを与え、次いで制御信号発
生回路１６は線５２を介して並直列信号変換回路５６に
並直列信号変換用クロック信号を供給するとともに、線
５３を介して並直列信号変換回路５８に並直列信号変換
用クロック信号を供給する。それにより前記の直列的に
接続されている２個(一般的にはＭ個として示される)の
並直列信号変換回路５６，５８は、前記した１６ビット
のデータラッチ４８，４９にそれぞれ保持されている各
１６進のデジタル信号を、伝送路５０，５１を介してそ
れぞれ個別にロードした後に、時間軸上で直列的な２個
のシリアル信号形態の１６進のデジタル信号として出力
し、それが線１７を介して発光素子１８ａと受光素子１
８ｂとによって構成されているフォトカプラ１８におけ
る発光素子に供給される。伝送路５７により直列接続さ
れた２個の並直列信号変換回路５６，５８から線１７に
送出されたそれぞれが１６進のデジタル信号（Ｋ進のデ
ジタル信号）よりなる２個(一般的にはＭ個）の１６進
のデジタル信号(Ｋ進のデジタル信号）は、１ワードが
８ビット（ＭＮビット）の２進のデジタル信号を、時間
軸上で連続する２個（Ｎ個）の１６進の信号に信号変換
された状態のものであるから、前記した線１７を介して
フォトカプラ８における発光素子８ａに供給される時間
軸上で直列的に配置されている２個の１６進のデジタル
信号は、送受の対象にされている１ワードが８ビット
（ＭＮビット）の２進のデジタル信号毎に２ビット（一
般的にはＭビット）の信号とされている。

【００４０】前記のように直列的に接続されている２個
の並直列信号変換回路３５，３７から線１７に送出され
る２個のシリアル信号形態の１６進のデジタル信号（Ｋ
進のデジタル信号）は、送受の対象にされているデジタ
ル信号の１標本化周期中に、時間軸上で直列的に配列さ
れている２個の各シリアル信号形態の１６進のデジタル
信号における各シリアル信号形態の１６進のデジタル信
号毎に、１６進による数値０から１６進による数値１５
までの１６個の数値（Ｋ個）の内のどの数値でも確実に
伝送することができるように、２個の１６進によるデジ
タル信号による３２個の数値が位置すべき３２個（２Ｋ
個）の時間位置が、前記した送受の対象にされているデ
ジタル信号の１標本化周期中に設定されていることが必
要であるから、制御信号発生回路１６から線５２を介し
て並直列信号変換回路５６に供給されている並直列信号
変換用クロック信号の周期と、制御信号発生回路１６か
ら線５３を介して並直列信号変換回路５８に供給されて
いる並直列信号変換用クロック信号の周期とが定められ
るべきことは当然である。すなわち、直列的に接続され
た２個（Ｍ個）の並直列信号変換回路５６，５８に供給
されるべき並直列信号変換用クロック信号の周期として
は、送受の対象にされているデジタル信号の標本化周期
の１／２Ｋ…（一般的には１／ＭＫとして示される）以
下の同一の周期となるように設定されるのである。そし
て前記した並直列信号変換回路５６，５８に供給される
前記した並直列信号変換用クロック信号の周期は、並直
列信号変換回路５６，５８から線１７に時間軸上で直列
的に送出されるシリアル信号形態の１６進のデジタル信
号（Ｋ進のデジタル信号）の伝送速度を示していること
になる。

【００４１】前記のように送受の対象にされているデジ
タル信号の１標本化周期中に、送受の対象にされている
１ワードが８ビット(ＭＮビット)の２進のデジタル信号
毎に直列的に接続された２個の並直列信号変換回路５
６，５８から線１７に時間軸上で直列的に送出されるシ
リアル信号形態の各１個の１６進のデジタル信号（Ｋ進
のデジタル信号）毎に各１個の１ビットの信号、すなわ
ち、計２ビット（Ｍビット）の信号は、各１個の１６進
のデジタル信号（Ｋ進のデジタル信号）毎の１６進によ
る数値０から１６進による数値１５までの１６個の数値
（Ｋ個）の内の各１つの数値に、それぞれ対応している
ものである。そして、並直列信号変換回路５６，５８か
ら線１７に時間軸上で直列的に送出されるシリアル信号
形態の２個の１６進のデジタル信号（Ｋ進のデジタル信
号）における各１６進のデジタル信号（Ｋ進のデジタル
信号）と対応している前記した各１ビットのデジタル信
号が、それぞれ１６進による数値０から１６進による数
値１５までの１６個の数値（Ｋ個）の内のどの数値であ
るのかは、前記した制御信号発生回路１６が線５３を介
して一方の並直列信号変換回路５８に供給したロードパ
ルスの時間位置の情報と、並直列信号変換用クロック信
号の周期の情報、すなわち送受の対象にされているデジ
タル信号の１標本化周期中に、送受の対象にされている
１ワードが８ビット(ＭＮビット)の２進のデジタル信号
毎に、直列的に接続されている２個（Ｍ個）の並直列信
号変換回路５６，３７から線１７に対して時間軸上で直
列的に送出されるシリアル信号形態の２個の１６進のデ
ジタル信号（Ｋ進のデジタル信号）の伝送の開始の時点
を示す信号と、前記したシリアル信号形態の１６進のデ
ジタル信号（Ｋ進のデジタル信号）の伝送速度を示す信
号とを用いれば知ることができる。

【００４２】それで、図２に示されている本発明のデジ
タル信号の送受装置の実施例においては、送受の対象に
されているデジタル信号の１標本化周期中に、送受の対
象にされている１ワードが８ビット(ＭＮビット)の２進
のデジタル信号毎に、送信側の直列的に接続されている
２個（Ｍ個）の並直列信号変換回路５６，５８から線１
７に送出されるシリアル信号形態の２個（Ｍ個）の１６
進のデジタル信号（Ｋ進のデジタル信号）の伝送の開始
の時点を示す信号や、前記したシリアル信号形態の１６
進のデジタル信号(Ｋ進のデジタル信号)の伝送速度を示
す信号として、例えば送信側の制御信号発生回路１６で
発生させて、線５４，５３を介して並直列信号変換回路
５６，５８に供給しているロードパルスや、線５４，５
３を介して並直列信号変換回路５６，５８に供給してい
る並直列信号変換用クロック信号とを用いて、前記の各
信号と４ビット（Ｎビット）のデジタル信号毎の同期信
号とからなる同期信号として、それを送信側の制御信号
発生回路１６から、線１９→発光素子２０ａと受光素子
２０ｂとからなるフォトカプラ２０→線２２→受信側の
制御信号発生回路２３の経路によって受信側の制御信号
発生回路２３に伝送するようにしている。

【００４３】図２に示されている本発明のデジタル信号
の送受装置の実施例において、前記のように送信側の直
列的に接続されている２個（Ｍ個）の並直列信号変換回
路５６，５８から線１７に対して時間軸上で直列的に送
出されたシリアル信号形態の２個の１６進のデジタル信
号(Ｋ進のデジタル信号)は、線１７→発光素子１８ａと
受光素子１８ｂとからなるフォトカプラ１８→伝送路２
１の経路によって受信側に設けられているアンド回路５
９，６０に対してそれぞれ供給されている。前記したア
ンド回路５９は受信側の制御信号発生回路２３から線７
７を介してゲート信号が供給されたときに、前記のよう
に伝送路２１を介してアンド回路５９に供給されている
時間軸上で直列的に送出されたシリアル信号形態の２個
の１６進のデジタル信号（Ｋ進のデジタル信号）の内の
所定の一方の１６進のデジタル信号（Ｋ進のデジタル信
号）を線６１を介して４ビットのデータラッチ６３にラ
ッチパルスとして供給する。また、前記したアンド回路
６０は受信側の制御信号発生回路２３から線７８を介し
てゲート信号が供給されたときに、前記のように伝送路
２１を介してアンド回路６０に供給されている時間軸上
で直列的に送出されたシリアル信号形態の２個の１６進
のデジタル信号（Ｋ進のデジタル信号）の内の所定の他
方の１６進のデジタル信号（Ｋ進のデジタル信号）を線
６２を介して４ビットのデータラッチ６４にラッチパル
スとして供給する。

【００４４】前記した２個（一般的にはＭ個として示さ
れる）の４ビットのデータラッチ６３，６４の内の一方
の４ビットのデータラッチ６３には受信側に設けられて
いる４ビットの計数器（Ｎビットの計数器)４２から伝
送路６１を介して、４ビット(Ｎビット）の計数器の計
数値が入力されており、また、他方の４ビットのデータ
ラッチ６４には受信側に設けられている４ビットの計数
器（Ｎビットの計数器)４２から伝送路６６を介して、
４ビット(Ｎビット）の計数器の計数値が入力されてい
る。そして、前記した４ビットのデータラッチ６４は送
信側の並直列信号変換回路３７から出力されたシリアル
信号形態の１６進のデジタル信号（Ｋ進のデジタル信
号）の１ビットの信号が、アンド回路６０と線６２とを
介してラッチパルスとして与えられた時点における前記
した４ビット(Ｎビット）の計数器４２の計数値をラッ
チして保持し、また、前記した４ビットのデータラッチ
６３は送信側の並直列信号変換回路３６から出力された
シリアル信号形態の１６進のデジタル信号（Ｋ進のデジ
タル信号）の１ビットの信号が、アンド回路５９と線６
１とを介してラッチパルスとして与えられた時点におけ
る前記した４ビット(Ｎビット）の計数器２４の計数値
をラッチして保持する。

【００４５】ところで、受信側に設けられている前記の
４ビット(Ｎビット）の計数器２４は、それの計数の開
始の時点が、受信側の制御信号発生回路２３から線３０
を介して与えられているリセット信号によって定めら
れ、また、それの計数速度が受信側の制御信号発生回路
２３から線３１を介して与えられている計数用クロック
信号によって定められている。そして、前記した受信側
の制御信号発生回路２３によって発生されるリセット信
号と、計数用クロック信号とは、送信側から既述のよう
に送信側の制御信号発生回路１６→線１９→発光素子２
０ａと受光素子２０ｂとからなるフォトカプラ２０→伝
送路２１→受信側の制御信号発生回路２３の経路によっ
て受信側の制御信号発生回路２３に伝送されて来た同期
信号、すなわち既述のように送受の対象にされているデ
ジタル信号の１標本化周期中に、送受の対象にされてい
るデジタル信号の１標本化周期中に、送受の対象にされ
ている１ワードが８ビット(ＭＮビット)の２進のデジタ
ル信号毎に、送信側の直列的に接続されている２個（Ｍ
個）の並直列信号変換回路５６，５８から線１７に送出
されるシリアル信号形態の２個（Ｍ個）の１６進のデジ
タル信号（Ｋ進のデジタル信号）の伝送の開始の時点を
示す信号や、前記したシリアル信号形態の１６進のデジ
タル信号(Ｋ進のデジタル信号)の伝送速度を示す信号
と、４ビット（Ｎビット）のデジタル信号毎の同期信号
とからなる同期信号に基づいて発生されているものであ
る。

【００４６】そして、受信側の制御信号発生回路２３か
ら４ビットの計数器２４に供給されている前記のリセッ
ト信号は、送信側から伝送されるシリアル信号形態の１
６進のデジタル信号（Ｋ進のデジタル信号）の伝送の開
始の時点に受信側の制御信号発生回路２３で発生され
て、線３０を介して４ビットの計数器２４に供給されて
いるものであり、また、受信側の制御信号発生回路２３
から４ビットの計数器２４に供給されている前記の計数
用クロック信号は、シリアル信号形態の１６進のデジタ
ル信号（Ｋ進のデジタル信号）の伝送速度を示す信号と
して用いられる送信側の並直列信号変換用クロック信号
と同じ周期を有するものとして受信側の制御信号発生回
路２３で発生され、それが線３１を介して４ビットの計
数器２４に供給されているものであるから、前記のよう
に４ビットのデータラッチ６４によってラッチされた４
ビットの計数器２４の計数値は送受の対象にされている
デジタル信号の信号源４２より、送信側の直並列信号変
換回路３に供給された８ビット(ＭＮビット)からなる１
ワードのデジタル信号におけるＭＳＢ側の４ビットのデ
ジタル信号と同一のビット配列を有しているＮビットの
２進のデジタル信号になっており、また、前記のように
４ビットのデータラッチ６３によってラッチされた４ビ
ットの計数器２４の計数値は送受の対象にされているデ
ジタル信号の信号源４２から送信側の直並列信号変換回
路３に供給された８ビット(ＭＮビット)からなる１ワー
ドのデジタル信号におけるＬＳＢ側の４ビットのデジタ
ル信号と同一のビット配列を有しているＮビットの２進
のデジタル信号になっていることは容易に理解できる。

【００４７】前記した４ビットのデータラッチ６４に保
持されている４ビットの計数器２４の計数値、すなわ
ち、送信側の直並列信号変換回路２に供給された８ビッ
ト(ＭＮビット)からなる１ワードのデジタル信号におけ
るＭＳＢ側の４ビットのデジタル信号と同一のビット配
列を有している４ビットの２進のデジタル信号と、送信
側の直並列信号変換回路３に供給された８ビット(ＭＮ
ビット)からなる１ワードのデジタル信号におけるＬＳ
Ｂ側の４ビットのデジタル信号と同一のビット配列を有
している４ビットの２進のデジタル信号とは、受信側の
制御信号発生回路２３から線１０６を介して受信側の並
直列信号変換回路６９にロードパルスが与えられた時点
に、各４ビットのデータラッチ６３，６４から受信側の
並直列信号変換回路６９にロードされ、次いで、受信側
の制御信号発生回路２３から線１０６を介して受信側の
並直列信号変換回路６９に供給される並直列信号変換用
クロック信号によって、シリアル信号形態の２進のデジ
タル信号として線３２を介して出力端子３３に送出され
る。以上の説明から明らかなように、本発明のデジタル
信号の送受装置においては１ワードがＭＮビットからな
る送受の対象にされる２進のデジタル信号が、最大Ｍビ
ットの信号として送信側から受信側に伝送され、受信側
では受信した最大Ｍビットのデジタル信号から１ワード
がＭＮビットからなる送受の対象にされた２進のデジタ
ル信号に復原できるのである。

【００４８】これまでに図２を参照して説明した本発明
のデジタル信号の送受装置の実施例においては、同期信
号を送信側の制御信号発生回路１６で発生し、それを受
信側の制御信号発生回路２３に対して伝送するようにし
ていたが、図４に示す本発明のデジタル信号の送受装置
の実施例においては、水晶発振子３７ａを備えて構成さ
れている受信側の制御信号発生回路３７で同期信号を発
生し、それを送信側の制御信号発生回路３４に対して伝
送するようにしている点が異なるだけで、その他の構成
は既述した図２に示されているデジタル信号の送受装置
の実施例の場合と同様であり、この図４に示されている
デジタル信号の送受装置においても、図２に示されてい
るデジタル信号の送受装置について説明したデジタル信
号の送受動作と同様なデジタル信号の送受動作が行なわ
れることは容易に理解できるので、それの具体的な説明
は省略する。

【００４９】本発明の実施に当り、例えば２の補数によ
る１３ビットのデジタルオーディオ信号の送受を行なう
場合に、例えば最大出力信号レベル０デジベルでは４ビ
ット伝送、出力信号レベルー２４デシベル以下では３ビ
ット伝送、出力信号レベルー４８デシベル以下では２ビ
ット伝送、出力信号レベルー７２デシベル以下では１ビ
ット伝送、無信号時には０ビット伝送を行なう、という
ようにすると、出力信号レベルが低い程、送受するビッ
ト数が少なくなるためにＳ／Ｎ感の向上が得られる。

【００５０】

【発明の効果】以上、詳細に説明したところから明らか
なように本発明のデジタル信号の送受装置は、１ワード
がＮビット（ただしＮは２以上の自然数）からなる送受
の対象にされる２進のデジタル信号を信号変換回路によ
りＫ進（ただし、Ｋは２のＮ乗）のデジタル信号に信号
変換して得たＫ進のデジタル信号を、数値Ｋ−１と数値
０との検出部で検出し、検出された数値Ｋ−１と数値０
との数値を、それらの数値が１標本化周期前にも検出さ
れていたか否かを検出して、同一の数値が連続している
場合には信号を出力しないように構成されている先行デ
ータとの比較部に与えて、前記した先行データとの比較
部から出力される２ビットの情報と、前記したＫ進のデ
ジタル信号における数値１から数値Ｋ−２までの数値と
を、Ｋビットのデータラッチに保持し、前記のＫビット
のデータラッチに保持されたＫ進のデジタル信号をシリ
アル信号として受信側に伝送するとともに、前記したシ
リアル信号形態のＫ進のデジタル信号の伝送の開始の時
点を示す信号と、前記したシリアル信号形態のＫ進のデ
ジタル信号の伝送速度を示す信号とからなる同期信号も
送信側から受信側に伝送し、前記のシリアル信号形態の
Ｋ進のデジタル信号は、受信側に設けられているＮビッ
トのデータラッチにラッチパルスとして使用し、前記の
Ｎビットのデータラッチには、Ｎビットの計数器から出
力されているＮビットの計数値を入力させておき、前記
のＮビットの計数器の計数動作が送信側から伝送された
シリアル信号形態のＫ進のデジタル信号の伝送の開始の
時点を示す信号によって開始されるとともに、前記した
シリアル信号形態のＫ進のデジタル信号の伝送速度を示
す信号に基づいて、送信側から伝送されたシリアル信号
形態のＫ進のデジタル信号の伝送速度に一致して行なわ
れるようにすることにより、１ワードがＮビットからな
る送受の対象にされる２進のデジタル信号を、最大１ビ
ットの信号として送信側から受信側に伝送し、受信側で
は受信した１ビットのデジタル信号から１ワードがＮビ
ットからなる送受の対象にされた２進のデジタル信号に
復原でき、また１ワードがＭＮビット（ただし、ＭとＮ
とはともに２以上の自然数）からなる送受の対象にされ
る２進のデジタル信号におけるＮビットの２進のデジタ
ル信号毎に、信号変換回路によりＫ進（ただし、Ｋは２
のＮ乗）のデジタル信号に信号変換して得たＫ進のデジ
タル信号を、数値Ｋ−１と数値０との検出部で検出し、
検出された数値Ｋ−１と数値０との数値を、それらの数
値が１標本化周期前にも検出されていたか否かを検出し
て、同一の数値が連続している場合には信号を出力しな
いように構成されている先行データとの比較部に与え
て、前記した先行データとの比較部から出力される２ビ
ットの情報と、前記したＫ進のデジタル信号における数
値１から数値Ｋ−２までの数値とを、Ｍ個のＫビットの
データラッチに保持し、そのＭ個のＫ進のデジタル信号
をＭ個のＫビットのデータラッチによって保持させ、そ
れを時間軸上で直列的なＭ個のシリアル信号として受信
側に伝送するとともに、前記した時間軸上で直列的なＭ
個のシリアル信号形態のＫ進のデジタル信号の伝送の開
始の時点を示す信号と、前記した時間軸上で直列的なＭ
個のシリアル信号形態のＫ進のデジタル信号の伝送速度
を示す信号とからなる同期信号をも送信側から受信側に
伝送し、一方、受信側にはＭ個のＮビットのデータラッ
チを設けておき、前記のＮビットのデータラッチは前記
した時間軸上で直列的なＭ個のシリアル信号形態のＫ進
のデジタル信号の対応するものがラッチパルスとして使
用されるようにし、さらに前記したＭ個のＮビットのデ
ータラッチには、Ｎビットの計数器から出力されている
Ｎビットの計数値が選択的に入力されていて、前記のＮ
ビットの計数器を送信側から伝送されたシリアル信号形
態のＫ進のデジタル信号の伝送の開始の時点を示す信号
によって計数動作が開始さるとともに、送信側から伝送
されたシリアル信号形態のＫ進のデジタル信号の伝送速
度に一致して計数動作を行なわせることにより、１ワー
ドがＭＮビットからなる送受の対象にされる２進のデジ
タル信号が、最大Ｍビットの信号として送信側から受信
側に伝送され、受信側では受信したＭビットのデジタル
信号から１ワードがＮビットからなる送受の対象にされ
た２進のデジタル信号に復原できるから、本発明によれ
ば既述した問題点を良好に解決することができるのであ
る。

【図面の簡単な説明】

【図１】本発明のデジタル信号の送受装置の実施例を示
すブロック図である。

【図２】本発明のデジタル信号の送受装置の実施例を示
すブロック図である。

【図３】本発明のデジタル信号の送受装置の実施例を示
すブロック図である。

【図４】本発明のデジタル信号の送受装置の実施例を示
すブロック図である。

【図５】先行データとの比較部の構成例を示すブロック
図である。

【図６】従来装置のインターフェース回路である。

【符号の説明】

１，４２…送受の対象にされるデジタル信号の信号源、
３…直並列信号変換回路、５…信号変換回路、８…０，
１５の検出部、１０…先行データとの比較部、１２，４
８，４９…データラッチ、１５，２９，５６，５８，６
９…並直列変換回路、１６，３４…送信側の制御信号発
生回路、２４…計数器、２３，３７…送信側の制御信号
発生回路、

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 25/00 H04L 7/00 H03M 7/00

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 １ワードがＮビット（ただしＮは２以上
   の自然数）からなる送受の対象にされる２進のデジタル
   信号をＫ進（ただし、Ｋは２のＮ乗）のデジタル信号に
   信号変換する信号変換手段と、前記の信号変換手段によ
   って信号変換されたＫ進のデジタル信号における数値Ｋ
   −１と数値０とを検出する検出部と、前記の検出部で検
   出された数値Ｋ−１と数値０との数値について、それら
   の数値が１標本化周期前にも検出されていたか否かを検
   出して、同一の数値が連続している場合には信号を出力
   しないように構成されている先行データとの比較部と、
   前記した先行データとの比較部から出力される２ビット
   の情報と、前記した信号変換手段によって信号変換され
   たＫ進のデジタル信号における数値１から数値Ｋ−２ま
   での数値とを、Ｋビットのデータラッチに保持させる手
   段と、前記のＫビットのデータラッチに保持されたＫ進
   のデジタル信号をシリアル信号として受信側に伝送する
   手段と、前記したシリアル信号形態のＫ進のデジタル信
   号の伝送の開始の時点を示す信号と、前記したシリアル
   信号形態のＫ進のデジタル信号の伝送速度を示す信号と
   からなる同期信号を送信側から受信側に伝送する手段と
   を送信側に設け、また、送信側から伝送されたＫ進のデ
   ジタル信号がラッチパルスとして与えられるＮビットの
   データラッチと、前記したＮビットのデータラッチにＮ
   ビットの計数値を入力させるＮビットの計数器と、送信
   側から伝送されたシリアル信号形態のＫ進のデジタル信
   号の伝送の開始の時点を示す信号と、前記したシリアル
   信号形態のＫ進のデジタル信号の伝送速度を示す信号と
   からなる同期信号に基づいて、前記したＮビットの計数
   器を送信側から伝送されたシリアル信号形態のＫ進のデ
   ジタル信号の伝送の開始の時点に計数動作を開始させる
   ためのリセット信号と、前記のＮビットの計数器におけ
   る計数動作が、送信側から伝送されたシリアル信号形態
   のＫ進のデジタル信号の伝送速度に一致して行なわれる
   ようにするための計数用クロック信号やその他の信号と
   を発生させる制御信号発生手段と、前記したシリアル信
   号形態のＫ進のデジタル信号の伝送の開始の時点に前記
   したＮビットの計数器の計数動作を開始させるととも
   に、前記のＮビットの計数器における計数動作が、シリ
   アル信号形態のＫ進のデジタル信号の伝送速度に一致し
   て行なわれるようにする手段と、前記したＮビットの計
   数器の計数値をラッチした前記のＮビットのデータラッ
   チに保持されているＮビットのデジタル信号を時間軸上
   で直列的に出力させる手段とを受信側に設けてなるデジ
   タル信号の送受装置。
2. 【請求項２】 １ワードがＮビット（ただしＮは２以上
   の自然数）からなる送受の対象にされる２進のデジタル
   信号をＫ進（ただし、Ｋは２のＮ乗）のデジタル信号に
   信号変換する信号変換手段と、前記の信号変換手段によ
   って信号変換されたＫ進のデジタル信号における数値Ｋ
   −１と数値０とを検出する検出部と、前記の検出部で検
   出された数値Ｋ−１と数値０との数値について、それら
   の数値が１標本化周期前にも検出されていたか否かを検
   出して、同一の数値が連続している場合には信号を出力
   しないように構成されている先行データとの比較部と、
   前記した先行データとの比較部から出力される２ビット
   の情報と、前記した信号変換手段によって信号変換され
   たＫ進のデジタル信号における数値１から数値Ｋ−２ま
   での数値とを、Ｋビットのデータラッチに保持させる手
   段と、前記のＫビットのデータラッチに保持されたＫ進
   のデジタル信号をシリアル信号として受信側に伝送する
   手段と、受信側から伝送された同期信号に基づいて１ワ
   ードがＮビットからなる送受の対象にされる２進のデジ
   タル信号を得るためのタイミング信号及びシリアル信号
   形態のＫ進のデジタル信号の伝送の開始の時点を示す信
   号ならびにシリアル信号形態のＫ進のデジタル信号の伝
   送速度を示す信号やその他の信号を発生する制御信号発
   生手段とを送信側に設け、また、送信側から伝送された
   Ｋ進のデジタル信号がラッチパルスとして与えられるＮ
   ビットのデータラッチと、前記したＮビットのデータラ
   ッチにＮビットの計数値を入力させるＮビットの計数器
   と、１ワードがＮビットからなる送受の対象にされる２
   進のデジタル信号を得るためのタイミング信号及びシリ
   アル信号形態のＫ進のデジタル信号の伝送の開始の時点
   を示す信号ならびにシリアル信号形態のＫ進のデジタル
   信号の伝送速度を示す信号とからなる同期信号やその他
   の信号を発生する制御信号発生手段と、前記したシリア
   ル信号形態のＫ進のデジタル信号の伝送の開始の時点を
   示す信号と、前記したシリアル信号形態のＫ進のデジタ
   ル信号の伝送速度を示す信号とに基づいて、前記したＮ
   ビットの計数器を前記したシリアル信号形態のＫ進のデ
   ジタル信号の伝送の開始の時点に計数動作を開始させる
   ためのリセット信号によって前記したＮビットの計数器
   の計数動作を開始させるとともに、前記のＮビットの計
   数器における計数動作が、シリアル信号形態のＫ進のデ
   ジタル信号の伝送速度に一致して行なわれるようにする
   手段と、前記した受信側のＮビットのデータラッチに保
   持されたＮビットのデジタル信号を出力させる手段とを
   受信側に設けてなるデジタル信号の送受装置。
3. 【請求項３】 １ワードがＭＮビット（ただしＮとＭと
   は共に２以上の自然数）からなる送受の対象にされる２
   進のデジタル信号におけるＮビットの２進のデジタル信
   号毎にＫ進（ただし、Ｋは２のＮ乗）のデジタル信号に
   信号変換する信号変換手段と、前記の信号変換手段によ
   って信号変換されたＭ個のＫ進のデジタル信号における
   各Ｋ進のデジタル信号毎の数値Ｋ−１と数値０とを検出
   する検出部と、前記の検出部で検出された各Ｋ進のデジ
   タル信号毎の数値Ｋ−１と数値０との数値について、そ
   れらの数値が対応するＫ進のデジタル信号における１標
   本化周期前にも検出されていたか否かを検出して、同一
   の数値が連続している場合には信号を出力しないように
   構成されている先行データとの比較部と、前記した先行
   データとの比較部から出力される各Ｋ進のデジタル信号
   毎の各２ビットの情報と、前記した信号変換手段によっ
   て信号変換された各Ｋ進のデジタル信号の数値１から数
   値Ｋ−２までの数値とを、それぞれ対応するＫビットの
   データラッチに保持させる手段と、前記のＭ個のＫビッ
   トのデータラッチに保持されたＫ進のデジタル信号を時
   間軸上で直列的なＭ個のシリアル信号として受信側に伝
   送する手段と、前記した時間軸上で直列的なＭ個のシリ
   アル信号形態のＫ進のデジタル信号の伝送の開始の時点
   を示す信号と、前記した時間軸上で直列的なＭ個のシリ
   アル信号形態のＫ進のデジタル信号の伝送速度を示す信
   号とからなる同期信号を送信側から受信側に伝送する手
   段とを送信側に設け、また、送信側から伝送された時間
   軸上で直列的なＭ個のＫ進のデジタル信号がラッチパル
   スとして与えられるＭ個のＮビットのデータラッチに対
   して、それぞれ対応するラッチパルスが供給されるよう
   にする信号切換手段と、前記したＭ個のＮビットのデー
   タラッチに、それぞれ対応するＮビットの計数値を入力
   させるＮビットの計数器と、送信側から伝送された時間
   軸上で直列的なＭ個のシリアル信号形態のＫ進のデジタ
   ル信号の伝送の開始の時点を示す信号と、前記した時間
   軸上で直列的なＭ個のシリアル信号形態のＫ進のデジタ
   ル信号の伝送速度を示す信号とからなる同期信号に基づ
   いて、前記したＮビットの計数器を送信側から伝送され
   た時間軸上で直列的なＭ個のシリアル信号形態のＫ進の
   デジタル信号のそれぞれの伝送の開始の時点に計数動作
   を開始させるためのリセット信号と、前記のＮビットの
   計数器における計数動作が、送信側から伝送されたシリ
   アル信号形態のＫ進のデジタル信号の伝送速度に一致し
   て行なわれるようにするための計数用クロック信号やそ
   の他の信号とを発生させる制御信号発生手段と、前記し
   た時間軸上で直列的なＭ個のシリアル信号形態のＫ進の
   デジタル信号の伝送の開始の時点に前記したＮビットの
   計数器の計数動作を開始させるとともに、前記のＮビッ
   トの計数器における計数動作が、時間軸上で直列的なＭ
   個のシリアル信号形態のＫ進のデジタル信号の伝送速度
   に一致して行なわれるようにする手段と、前記したＮビ
   ットの計数器の計数値を、それぞれ所定の時点にラッチ
   している前記のＭ個のＮビットのデータラッチに保持さ
   れているＮビットのデジタル信号を時間軸上で直列的に
   出力させる手段とを受信側に設けてなるデジタル信号の
   送受装置。
4. 【請求項４】 １ワードがＭＮビット（ただしＮとＭと
   は共に２以上の自然数）からなる送受の対象にされる２
   進のデジタル信号におけるＮビットの２進のデジタル信
   号毎にＫ進(ただし、Ｋは２のＮ乗)のデジタル信号に信
   号変換する信号変換手段と、前記の信号変換手段によっ
   て信号変換されたＭ個のＫ進のデジタル信号における各
   Ｋ進のデジタル信号毎の数値Ｋ−１と数値０とを検出す
   る検出部と、前記の検出部で検出された各Ｋ進のデジタ
   ル信号毎の数値Ｋ−１と数値０との数値について、それ
   らの数値が対応するＫ進のデジタル信号における１標本
   化周期前にも検出されていたか否かを検出して、同一の
   数値が連続している場合には信号を出力しないように構
   成されている先行データとの比較部と、前記した先行デ
   ータとの比較部から出力される各Ｋ進のデジタル信号毎
   の各２ビットの情報と、前記した信号変換手段によって
   信号変換された各Ｋ進のデジタル信号の数値１から数値
   Ｋ−２までの数値とを、それぞれ対応するＫビットのデ
   ータラッチに保持させる手段と、前記のＭ個のＫビット
   のデータラッチに保持されたＫ進のデジタル信号を時間
   軸上で直列的なＭ個のシリアル信号として受信側に伝送
   する手段と、受信側から伝送された同期信号に基づいて
   １ワードがＭＮビットからなる送受の対象にされる２進
   のデジタル信号を得るためのタイミング信号及び時間軸
   上で直列的なＭ個のシリアル信号形態のＫ進のデジタル
   信号の伝送の開始の時点を示す信号ならびに時間軸上で
   直列的なＭ個のシリアル信号形態のＫ進のデジタル信号
   の伝送速度を示す信号やその他の信号を発生する制御信
   号発生する手段とを送信側に設け、また送信側から伝送
   された時間軸上で直列的なＭ個のＫ進のデジタル信号が
   ラッチパルスとして与えられるＭ個のＮビットのデータ
   ラッチに対してそれぞれ対応するラッチパルスが供給さ
   れるようにする信号切換手段と、前記したＭ個のＮビッ
   トのデータラッチに、それぞれ対応するＮビットのデジ
   タル信号を入力させるＮビットの計数器と、１ワードが
   ＭＮビットからなる送受の対象にされる２進のデジタル
   信号を得るためのタイミング信号及びシリアル信号形態
   のＫ進のデジタル信号の伝送の開始の時点を示す信号な
   らびにシリアル信号形態のＫ進のデジタル信号の伝送速
   度を示す信号とからなる同期信号やその他の信号を発生
   する制御信号発生手段と、前記した時間軸上で直列的な
   Ｍ個のシリアル信号形態のＫ進のデジタル信号の伝送の
   開始の時点を示す信号と、前記した時間軸上で直列的な
   シリアル信号形態のＫ進のデジタル信号の伝送速度を示
   す信号とに基づいて、前記したＮビットの計数器を前記
   したシリアル信号形態のＫ進のデジタ前記したＮビット
   の計数器の計数動作を開始させるとともに、前記のＮビ
   ットの計数器における計数動作が、時間軸上で直列的な
   Ｍ個のシリアル信号形態のＫ進のデジタル信号の伝送速
   度に一致して行なわれるようにする手段と、前記したＮ
   ビットの計数器の計数値を、それぞれ所定の時点にラッ
   チしている前記のＭ個のＮビットのデータラッチに保持
   されたＮビットのデジタル信号を時間軸上で直列的に出
   力させる手段とを受信側に設けてなるデジタル信号の送
   受装置。